JP2014127922A

JP2014127922A - ジッタ関連データを生成する方法および装置

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Publication number: JP2014127922A
Application number: JP2012284561A
Authority: JP
Inventors: Kensuke Yoshida; 憲右吉田
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Filing date: 2012-12-27
Publication date: 2014-07-07
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Abstract

【課題】ジッタに関連するデータを生成するジッタ関連データ生成器を提供する
【解決手段】ジッタ関連データ生成器１００は、第１回路１０２と、第２回路１０４と、第３回路１０６とを含む。第１回路１０２は、受けたデジタル入力から、第１と第２のジッタに共通の第１の周波数帯域Ｂ１の周波数成分を含む出力を、第１ジッタに関連したデジタル・データとして生成する。第２回路１０４は、受けたデジタル入力から、第１と第２のジッタの差に対応する第２の周波数帯域Ｂ２の周波数成分を含む出力を差分デジタル・データとして生成する。第３回路１０６は、受けた第１ジッタ関連デジタル・データと差分デジタル・データとから、第１と第２の周波数帯域Ｂ１，Ｂ２を含む第３の周波数帯域Ｂ３の周波数成分を含む出力を、第２ジッタに関連したデジタル・データとして生成する。
【選択図】図１

Description

本発明は、ジッタに関連するデータを生成する方法および装置、並びにこれを用いたアイパターン・データを生成する方法および装置に関する。

テレビジョン・システムで用いられるシリアル・デジタル・インターフェース（ＳＤＩ）信号では、信号内におけるジッタに関し、SMPTE 259M、SMPTE 292-1、SMPTE 424M等の規格が存在する。これら規格では、観測するジッタの帯域として、１０Ｈｚ以上、１ｋＨｚ以上、１００ｋＨｚ以上の３つが定められている。これらジッタの観測方法としては、SMPTE RP192規格において、アイパターンによる観測法が提案されている。アイパターンによる観測法では、ジッタは、そのアイパターンに見られる信号の立ち上がりと立ち下がりの交点の横軸方向の幅を測定することによって観測される。このアイパターンを用いたジッタの観測法では、ジッタが１ＵＩ（ＵＩ：ユニットインターバル（unit interval））以上存在するときには、アイパターンからジッタを求めることは困難となる。１ＵＩ以上のジッタを観測する方法としては、位相復調型のジッタ検波回路がSMPTE RP192規格で提案されている。

今日のテレビジョン・システムに用いられる波形モニタ製品には、ＳＤＩ信号に含まれているジッタ観測のために、アイパターン表示機能と位相復調によるジッタ検波機能の両方を搭載していることが多い。波形モニタ製品においては、そのアイパターンはジッタを観測するためだけではなく、ＳＤＩ信号の振幅やスリューレートに関する値が規格値を満たしているかを確認するためにも用いられている。ＳＤＩ信号波形が規格を満足しているかを観測するためには、アイパターン上に存在するジッタが少ないほうが、測定の精度、確度が良好となるため、観測に用いるアイパターンはタイミング・ジッタのアイパターンよりも、アライメント・ジッタのものが使用されることが多い。

尚、用語「ジッタ」、「タイミング・ジッタ」、「アライメント・ジッタ」、「ＵＩ」などの種々の用語については、例えばSMPTE RP192規格において定義されている。

上記のSMPTE RP192規格に提案されているアイパターンによるジッタ観測回路の従来回路では、アライメント・ジッタ用のＰＬＬ回路とタイミング・ジッタ用のＰＬＬ回路とが設けられている。これらＰＬＬ回路から生成されるサンプリング・クロックのうちの一方を選択して使用することにより、ＳＤＩ信号をサンプリングしてアライメント・ジッタ用のアイパターン・データまたはタイミング・ジッタ用のアイパターン・データを生成する。

しかし、この従来回路には種々の問題がある。第１の問題として、それらＰＬＬ回路のループ帯域を切り替えて使用するため、アライメント・ジッタ観測とタイミング・ジッタ観測との間でループ帯域の設定を切り替えると、ＰＬＬ回路のロックが外れ、表示されるアイパターン画像が乱れる。また、そのＰＬＬ回路のロックが外れることにより、アイパターン波形品位の自動測定が継続できず、さらに、ＰＬＬ回路のロックが復帰する時間が必要であるため再測定に時間がかかるという問題がある。

また、第２の問題として、上記のようにアイパターンＰＬＬ回路を切り替えて使用するため、タイミング・ジッタとアライメント・ジッタのアイパターン・データを同時に取得すすることができない。タイミング・ジッタをアイパターンで観測をしつつ、このアイパターンからＳＤＩ信号の波形品位の測定を行うと、精度、確度が落ちる可能性がある。このため、検査などで、たとえばタイミング・ジッタをアイパターンで観測し、自動測定でＳＤＩ信号波形が規格を満足しているかをみるときに問題となる。

さらに、第３の問題として、上記第２の問題を解決するために、上記のようなサンプリング回路とＡＤコンバータをアライメント・ジッタとタイミング・ジッタ用のために2系統設けることも可能であるが、高速なＳＤＩ信号に対応するための回路を2系統もつことは、コストアップや、性能のばらつきを抑える点で好ましくない。

したがって、本発明の目的は、アライメント・ジッタやタイミング・ジッタなどの少なくとも２つのジッタを観測するための、アイパターン・データのようなジッタ関連データを、より簡単に生成できるジッタ関連データを生成する方法および装置を提供することである。

本発明の別の目的は、上記方法および装置において使用するのに適した方法および装置を提供することである。

本発明の１実施形態によれば、第１のジッタと第２のジッタに関連したデジタル出力を生成する方法は、デジタル入力から第１と第２のデジタル出力を生成するステップであって、該第１のデジタル出力は、前記第１のジッタに関連し、該第１のデジタル出力は、前記第１と第２のジッタに共通の第１の周波数帯域の周波数成分を含み、該第２のデジタル出力は、前記第１と第２のジッタの差に対応する第２の周波数帯域の周波数成分を含む、ステップと、前記第１のデジタル出力と前記第２のデジタル出力とから、前記第２ジッタに関連した第３のデジタル出力を生成するステップであって、前記第３のデジタル出力は第３の周波数帯域の周波数成分を含み、前記第３の周波数帯域は前記第１と第２の周波数帯域を含む、ステップと、を含む。

本発明の別の実施形態によれば、第１のジッタと第２のジッタに関連したデジタル出力を生成する生成回路は、デジタル入力を受け、該デジタル入力から、前記第１のジッタに関連した第１のデジタル出力を生成する第１の回路であって、前記第１のデジタル出力は、前記第１と第２のジッタに共通の第１の周波数帯域の周波数成分を含む、第１の回路と、前記デジタル入力を受け、該デジタル入力から、第２のデジタル出力を生成する第２の回路であって、前記第２のデジタル出力は、前記第１と第２のジッタの差に対応する第２の周波数帯域の周波数成分を含む、第２の回路と、前記第１のデジタル出力と前記第２のデジタル出力とから、前記第２のジッタに関連した第３のデジタル出力を生成する第３の回路であって、前記第３のデジタル出力は、第３の周波数帯域の周波数成分を含み、前記第３の周波数帯域は前記第１と第２の周波数帯域を含む、第３の回路と、を含む。

本発明の更に別の実施形態によれば、２つの周波数帯域の周波数成分を合成する方法は、第１の周波数帯域の周波数成分を含む第１のデジタル・データをメモリに書き込むステップであって、該書き込みのための書込アドレスは、前記第１のデジタル・データに関連したタイミング情報から生成する、ステップと、前記第１のデジタル・データを、前記メモリから読み出すステップであって、該読み出しのための読出アドレスを、第２の周波数帯域の周波数成分を含む第２のデジタル・データと前記書込アドレスとから生成し、前記メモリから読み出されたデジタル・データが、第３の周波数帯域の周波数成分を含み、前記第３の周波数帯域は前記第１と第２の周波数帯域を含む、ステップと、を含む。

本発明の更に別の実施形態によれば、２つの周波数帯域の周波数成分を合成する合成回路であって、メモリと、第１の周波数帯域の周波数成分を含む第１のデジタル・データをメモリに書き込むための書込アドレスを、前記第１のデジタル・データに関連したタイミング情報から生成する書込アドレス生成回路と、前記第１のデジタル・データを、前記メモリから読み出すための読出アドレスを、第２の周波数帯域の周波数成分を含む第２のデジタル・データと前記書込アドレスとから生成する読出アドレス生成回路であって、前記メモリから読み出されたデジタル・データが第３の周波数帯域の周波数成分を含み、前記第３の周波数帯域は前記第１と第２の周波数帯域の周波数成分とを含む、読出アドレス生成回路と、を含む。

図１は、本発明の１実施形態によるジッタ関連データ生成器を示すブロック図。図２は、第１と第２と第３との３つの周波数帯域Ｂ１〜Ｂ３の関係を示す概略図。図３は、図１のジッタ関連データ生成器をより具体化した１実施形態のアイパターン・データ生成器を示すブロック図。図４は、図３のアイパターン・データ生成器内の各部の波形を示すタイミング図。図５は、図３のアイパターン・データ生成器内の各部の波形を示すタイミング図。図６は、図３の合成回路の詳細を示すブロック図。図７は、図６の合成回路において生成される書込アドレスと、読出アドレスと、差分デジタル・データとの関係を示すタイミング図。図８は、図３のアイパターン・データ生成器の動作を、周波数帯域の面から説明するための周波数帯域図。図９は、図３のアイパターン・データ生成器により生成されたアイパターン・データＡとアイパターン・データＴとを使って波形モニタで表示されるアイパターン表示の例を示す。図１０は、図３のアイパターン・データ生成器により生成されたアイパターン・データＡとアイパターン・データＴとを使って波形モニタで表示されるアイパターン表示の別の例を示す。図１１は、図３のアイパターン・データ生成器に含まれる回路部分の変更実施形態を示すブロック図。図１２は、図３のアイパターン・データ生成器に含まれる回路部分の変更実施形態を示すブロック図。図１３は、図３のアイパターン・データ生成器に含まれる回路部分の変更実施形態を示すブロック図。図１４は、図３のアイパターン・データ生成器に含まれる回路部分、あるいは図１１〜図１３の回路部分の変更実施形態を示すブロック図。

以下、図面を参照して本発明の種々の実施形態について詳細に説明する。
図１は、本発明の１実施形態によるジッタ関連データ生成器１００を示すブロック図である。このジッタ関連データ生成器１００は、デジタル入力を受け、そしてこのデジタル入力に関係した２つのジッタ、すなわち第１と第２のジッタに関連したデジタル・データを生成する。この生成器１００は、第１回路１０２と、第２回路１０４と、第３回路１０６とを備えている。第１回路１０２は、そのデジタル入力を受けるための入力を有し、そして入力に受けたデジタル入力から、第１と第２のジッタに共通の第１の周波数帯域Ｂ１の周波数成分を含む出力を、第１ジッタに関連したデジタル・データとして生成する。第２回路１０４は、同じくデジタル入力を受けるための入力を有し、そして入力に受けるデジタル入力から、第１と第２のジッタの差に対応する第２の周波数帯域Ｂ２の周波数成分を含む出力を差分デジタル・データとして生成する。第３回路１０６は、第１回路１０２の出力と第２回路１０４の出力にそれぞれ接続された２つの入力を有し、これら入力に受ける第１ジッタ関連デジタル・データと差分デジタル・データとから、第１と第２の周波数帯域Ｂ１，Ｂ２を含む第３の周波数帯域Ｂ３の周波数成分を含む出力を、第２ジッタに関連したデジタル・データとして生成する。

図２は、それら第１と第２と第３との３つの周波数帯域Ｂ１〜Ｂ３の関係を示す概略図である。図示のように、第１ジッタが対象とする帯域は第１周波数帯域Ｂ１であり、第２ジッタが対象とする帯域は第３周波数帯域Ｂ３であり、そしてその差分の帯域として第２の周波数帯域Ｂ２がある。本発明の１実施形態では、第１周波数帯域Ｂ１と第２周波数帯域Ｂ２を組み合わせて第３周波数帯域Ｂ３をカバーする。したがって、ジッタ関連データ生成器１００では、第１と第２のジッタ関連デジタル・データを、択一的に生成するのではなく同時に両方を生成する。また、このジッタ関連データ生成器１００では、第１ジッタ関連デジタル・データから第２ジッタ関連デジタル・データを生成するため、第１ジッタ関連デジタル・データを生成するのと同様の回路を、第２ジッタ関連デジタル・データの生成に対し設ける必要がない。

次に、図３のブロック図を参照して、図１のジッタ関連データ生成器をより具体化した１実施形態のアイパターン・データ生成器３００について説明する。この生成器３００は、入力としてＳＤＩ信号を受け、そしてアライメント・ジッタをアイパターンとして表示するためのアイパターン・データＡと、タイミング・ジッタをアイパターンとして表示するためのアイパターン・データＴとを出力として生成する。この実施形態の例では、アライメント・ジッタとタイミング・ジッタとは、規格SMPTE 292-1に規定されたもので説明する。尚、下記の表は、異なった規格におけるアライメント・ジッタとタイミング・ジッタの関係する値を示している。

まず、アイパターン・データＡの生成について説明すると、アイパターン・データ生成器３００は、クロック抽出／分周回路３０２と、ＰＬＬ回路３０４と、サンプリング回路３０６と、ジッタ検波回路３０８と、ローパス・フィルタ３１０と、合成回路３１２とを備えている。尚、クロック抽出／分周回路３０２とＰＬＬ回路３０４とサンプリング回路３０６とが図１の第１回路１０２に対応し、クロック抽出／分周回路３０２とジッタ検波回路３０８とローパス・フィルタ３１０とが図１の第２回路１０４に対応し、合成回路３１２が図１の第３回路１０６に対応している。

図４も参照してさらに詳しく説明すると、クロック抽出／分周回路３０２は、ＳＤＩ信号（図４(ａ)）を受ける入力を有し、この入力で受けるＳＤＩ信号から、クロックを抽出し（図４（ｂ））そしてさらに分周してその結果を分周クロック（図４（ｃ）または時間軸を縮小した図４（ｄ））として出力に生成する。このクロック抽出／分周回路３０２は、具体的には例えばイコライザと、リクロッカと、分周器とを備えることで構成することができる。イコライザは、入力されたＳＤＩ信号を後段で処理しやすくするために信号波形を整え、次のリクロッカは、ＳＤＩ信号に重畳されたクロックを抽出し、そして分周器はこの抽出されたクロックを分周する。リクロッカから出力されるクロックは、２７０ＭＨｚ、１４８５ＭＨｚあるいは２９７０ＭＨｚと幅広い周波数帯となるため、このクロックを分周器によって後段回路での処理に適する周波数へと下げる。尚、分周クロック出力には、ＳＤＩ信号に含まれるジッタが含まれている。

分周クロックを受ける入力を有するＰＬＬ回路３０４は、分周クロックからサンプリング回路３０６で使用するサンプリング・クロック（図４（ｅ））を作成して出力に発生する。このＰＬＬ回路３０４は、アライメント・ジッタの検出のため１００ｋＨｚ以下のループ帯域をもっている。したがって、アライメント・ジッタを表示するアイパターンにおいては、１００ｋＨｚ以下のジッタ成分が、１００ｋＨｚ以下の帯域をもつサンプリング・クロックによるサンプリングによって相殺されるため、観測されるジッタ量は少なくなる。より詳細には、ＰＬＬ回路３０４は、具体的には、例えば、フラクショナルＮ−ＰＬＬ等で構成することができ、分周クロックに対して位相同期し、そしてサンプリング・クロックを作り出す。このＰＬＬ回路３０４の目的の１つは、分周クロック(ＳＤＩ信号)に含まれるジッタのうち、後述するように高域成分（１００ｋＨｚ以上）をカットしたサンプリング・クロックを作ることである。もう１つの目的は、サンプリング回路３０６において実施する等価時間型サンプリング用の周波数をサンプリング・クロックに持たせることである。

次に、サンプリング回路３０６からのサンプリング・クロック（図４（ｅ））を受ける入力と、ＳＤＩ信号（図４（ａ）の時間軸を縮小した波形を示す図４（ｆ））を受ける入力とを有するサンプリング回路３０６は、具体的には、例えばトラックホールド回路と、ＡＤコンバータとで構成することができ、そしてそのサンプリング・クロックを用いてＳＤＩ信号をサンプリングし、その結果のサンプリングしたデータをアイパターン・データＡ（図４（ｇ））として出力する。ここでのサンプリング方式は、等価時間型サンプリングである。したがって、全帯域のジッタを含むＳＤＩ信号を、アライメント・ジッタの周波数帯域の下限周波数である１００ｋＨｚよりも低域のジッタしか含まないサンプリング・クロックでその等価時間型サンプリングを行うと、それら両方に含まれるジッタ成分は打ち消されるため、アイパターン・データＡは、アライメント・ジッタに対応する１００ｋＨｚ以上の周波数帯域の周波数成分のみが含まれる。

次に、図５も参照して差分デジタル・データの生成について説明すると、クロック抽出／分周回路３０２からの分周クロック（図５（ａ）に再度図示）を受ける入力を有するジッタ検波回路３０８は、従来公知の回路であって、具体的には、例えばＰＬＬ回路と、ジッタ検波アナログ回路部と、ＡＤコンバータとで構成することができ、そして分周クロックに含まれるジッタを検出してその結果のジッタ検波出力を生成する。尚、図５においては、図４（ｃ）や（ｄ）には示していないジッタをハッチングで示している。より詳細には、そのＰＬＬ回路は１０Ｈｚ以上の周波数帯域のタイミング・ジッタを検出する機能を備えている。このＰＬＬ回路では、入力された分周クロックとこのＰＬＬ回路内にあるＶＣＸＯまたはその後段の分周器から出力されたクロックの位相を位相比較器に入力して、位相比較した結果の位相比較器出力を作り出す。この位相比較器出力をループフィルタ(タイミング・ジッタ測定用に設定)に通し、その信号がＶＣＸＯに入力される。このＰＬＬ回路中に含まれる位相比較器出力に対しジッタ検波アナログ回路部でフィルタ処理やアンプ処理を施すことにより、ジッタ検波アナログ・データを生成する。このジッタ検波アナログ・データを上記ＡＤコンバータにてデジタル信号に変換し、ジッタ検波データ（図５（ｄ））として次のローパス・フィルタ３１０に送る。尚、図５（ｄ）では、ジッタ検波データを、低域成分（点線で示す）とこれに重畳された高域成分（実線で示す）を含む波形として示しているが、その高域成分は、１００ｋＨｚ以上の周波数帯域にあるアライメント・ジッタを概念的に示している。

次に、ジッタ検波データ（図５（ｄ））を受ける入力を有するローパス・フィルタ３１０は、具体的には、例えばＦＰＧＡで構成することができ、そしてアライメント・ジッタの周波数帯域である１００ｋＨｚ以上にある高域成分をカットし、そしてその結果を差分デジタル・データ（図５（ｅ））として出力する。

次に、アイパターン・データＴの生成について説明すると、サンプリング回路３０６からのアイパターン・データＡとローパス・フィルタ３１０からの差分デジタル・データとをそれぞれ受ける入力を有する合成回路３１２は、具体的には、例えばＦＰＧＡで構成することができ、そしてアイパターン・データＡと差分デジタル・データとを組み合わせてアイパターン・データＴを出力に生成する。

ここで、図６のブロック図および図７のタイミング図を参照して合成回路３１２の詳細について説明する。図６に示すように、合成回路３１２は、ランダムアクセスメモリ（ＲＡＭ）６００と、このメモリの書込および読出を制御する制御回路６１０とを備えている。詳細には、ＲＡＭ６００は、アイパターン・データＡを受ける入力を有し、そして出力にアイパターン・データＴを出力する。制御回路６１０は、アイパターン・データＡを受ける入力と差分デジタル・データ（図７（ｂ）参照）を受ける入力とを有し、そしてＲＡＭ６００への書込のための書込アドレス（図７（ａ）の点線参照）を発生する出力と、ＲＡＭ６００からの読出のための読出アドレス（図７（ａ）の実線参照）を発生する出力とを有している。尚、このＲＡＭ６００は、アイパターンを表示する波形モニタなどの表示装置においては、表示処理を行う回路部分内に配置することもできる。

より詳細には、本発明の１実施形態によれば、制御回路６１０は、カウンタ６１２と加減算器６１４とを備えている。カウンタ６１２は、入力にアイパターン・データＡを受け、そしてこのデータをカウントした結果を書込アドレスとして出力する。一方、加減算器６１４は、この書込アドレスと差分デジタル・データとをそれぞれ受ける２つの入力を有し、そして受けた書込アドレスに対し差分デジタル・データを加算し、その結果を読出アドレスとして出力する。

図６の回路の動作を示すタイミング図を示す図７から分かるように、カウンタ６１２は、アイパターン・データＡを受けるとカウントアップし、そして最大値に達すると０に戻ることによって、アドレス０からその最大値に対応するアドレスＭまでを繰り返しアドレス指定することによって、アイパターン・データＡをＲＡＭ６００に書き込む。ここで、ＲＡＭ６００は、カウンタ６１２の最大値と同様のアドレス範囲をもち、データ幅はアイパターン・データＡのビット幅に対応する。尚、このＲＡＭとしては、後述する読出アドレスが連続した値になるとは限らないため、例えばスタティックＲＡＭ（ＳＲＡＭ）を用いることができる。このＳＲＡＭは、例えば外付けのＳＲＡＭとすることができるが、ＦＰＧＡで構成することも可能である。

一方、加減算器６１４は、その書込アドレスに対し差分デジタル・データを加算することによって、差分デジタル・データが正のときには書込アドレスを増加させる一方、差分デジタル・データが負のときには書込アドレスを減少させて読出アドレスを形成する。アイパターンにおけるジッタは横方向すなわち時間軸方向のゆれであるため、読出アドレスの調整によって、アイパターン・データＡの読み出し順番を、差分デジタル・データにて変更することができ、これによってアイパターン・データＡにおけるジッタ成分に対し、差分デジタル・データに含まれるジッタ成分を加算することができる。詳細には、差分デジタル・データが０のときは、書込アドレスと読出アドレスは一致しているため、ＲＡＭに蓄積されたデータを、書き込まれた順番で出力する結果、アイパターン・データＡと同じアイパターン・データＴが得られる。しかし、差分デジタル・データが変動していると、例えばジッタが負側になっている場合、書込アドレスに格納されたデータ(例えば破線の円で示すデータ)は、読出時においては実際にサンプリングされた時間よりも後に読み出される(実線の円で示す)。このようにしてＲＡＭ６００から読み出されたアイパターン・データＴは、タイミング・ジッタ表示のために使用することができる。

ここで、図８を参照して、図３のアイパターン・データ生成器３００の動作を、周波数帯域の面から再度説明する。まず、図８（ａ）に示す周波数帯域は、入力であるＳＤＩ信号並びにクロック抽出／分周回路３０２の出力である分周クロックに含まれるジッタの周波数帯域である。図８（ｂ）に示す周波数帯域は、ＰＬＬ回路３０４の出力するサンプリング・クロックの周波数帯域であり、上述のように、１００ｋＨｚ以上がカットされている。図８（ｃ）に示すアイパターン・データＡのジッタの周波数帯域は、図８（ａ）の帯域から図８（ｂ）の帯域を除いた帯域、すなわちアライメント・ジッタの周波数帯域となる。次に、図８の（ｄ）は、ジッタ検波回路３０８のジッタ検波出力の周波数帯域を示しており、タイミング・ジッタの周波数帯域に対応している。次に、図８（ｅ）に示すローパス・フィルタ３１０の出力である差分デジタル・データの周波数帯域は、１００ｋＨｚ以上の周波数帯域がカットされた帯域、すなわちアライメント・ジッタとタイミング・ジッタの差に対応する周波数帯域である。次に図８（ｆ）は、合成回路３１２が出力するアイパターン・データＴの周波数帯域を示し、これは、図８（ｃ）と図８（ｅ）とが合成された帯域である。以上のようにして、図３のアイパターン・データ生成器３００は、アライメント・ジッタを表示するためのアイパターン・データＡと、タイミング・ジッタを表示するためのアイパターン・データＴとを生成することができる。

以上のようにして生成されたアイパターン・データＡとアイパターン・データＴとは、従来と同様にして、波形モニタ（図示せず）の画面にその両方を同時に表示することができる。また、アイパターン・データＡは、アイパターン波形品位を自動測定する従来の回路（図示せず）に入力することによって、波形品位を示す種々のパラメータを計算することができる。それらパラメータは、振幅（Ａｍｐ）、立ち上がり時間（Ｔｒ）、立ち下がり時間（Ｔｆ）、立ち上がりエッジのオーバーシュート（Ｏｒ）、立ち下がりエッジのオーバーシュート（Ｏｆ）である。

図９は、図３のアイパターン・データ生成器３００により生成したアイパターン・データＡとアイパターン・データＴとを使って波形モニタで表示された例を示している。すなわち、図９には、上から、タイミング・ジッタのアイパターン、このアイパターンの波形品位の表示、アライメント・ジッタのアイパターンを示している。

同様に、図１０は、アイパターン・データＡとアイパターン・データＴとを使った波形モニタでの別の表示例を示しており、上から、アライメント・ジッタのアイパターン、このアイパターンの波形品位の表示、タイミング・ジッタのアイパターンを示している。

以上のように、本発明の実施形態によれば、アライメント・ジッタとタイミング・ジッタとのアイパターンを同時に表示することができる。このため、ユーザは、それら両方のアイパターンを観測しながらＳＤＩ信号を出力する製品の検査、調整等を行うことができる。

当業者には理解されるように、以上の説明した本発明の実施形態に対し種々の変更を行うことができる。例えば、上記実施形態においては、規格SMPTE 292-1に定められたジッタを対象としているが、その他の規格例えばSMPTE259M、SMPTE424Mや、テレビジョン・システム以外の規格に対しても、同様に適用することが可能である。その場合、ＰＬＬ回路の入出力周波数やループ帯域等の設定や、ローパス・フィルタのカットオフ周波数を規格などに応じて適宜変更すればよい。

さらに、図１１〜図１４に示すような別の変更実施形態も可能である。
すなわち、図１１は、図３のクロック抽出／分周回路３０２、ＰＬＬ回路３０４およびジッタ検波回路３０８を含む回路部分の変更実施形態を示している。この図１１の例では、図３のクロック抽出／分周回路３０２のうちのクロック抽出回路部分をクロック抽出回路３０２Ａとし、残りの分周回路部分をＰＬＬ回路３０４とジッタ検波回路３０８にそれぞれ設けることによってＰＬＬ回路３０４Ａとジッタ検波回路３０８Ａとしている。

図１２は、図１１の回路に対しクロック抽出回路３０２Ａ’をＰＬＬ回路３０４Ａの入力側に追加したものである。
図１３は、クロック抽出／分周回路を、ＰＬＬ回路３０４と、ジッタ検波回路３０８にそれぞれ内蔵させて、ＰＬＬ回路３０４Ｂとジッタ検波回路３０８Ｂとしたものである。

図１４は、図３において、合成回路３１２に対しサンプリング回路３０６の出力のみを供給し、ＰＬＬ回路３０４の出力であるサンプリング・クロックを供給しないように変更した実施形態である。すなわち、サンプリング回路３０６Ｃは、ＰＬＬ回路３０４から受けたサンプリング・クロックをデータイネーブル信号に変換し、そしてこれを出力するアイパターン・データＡに追加する。このデータイネーブル付きアイパターン・データＡを受ける合成回路３１２Ｃは、その受けたデータのうちのデータイネーブル信号を検出して図３と同様のサンプリング・クロックを再現する。したがって、ＰＬＬ回路３０４のサンプリング・クロックは、必ずしも合成回路に供給される必要はない。図１４の変更は、図１１〜１３の変更実施形態に対しても同様に適用できる。

さらにまた、図６の回路は、異なるジッタ周波数成分の合成だけでなく、その他の任意の周波数成分の合成にも使用することできる。この場合、アイパターン・データＡとして、第１の周波数帯域の周波数成分を含む第１のデジタル・データを受け、差分ジッタ・データとして、第２の周波数帯域の周波数成分を含む第２のデジタル・データを受け、そしてアイパターン・データＴとして第１と第２の周波数帯域の周波数成分を含む第３のデジタル・データを出力することができる。また、場合によっては、２つのジッタ関連データの同時生成だけでなく、３つ以上のジッタ関連データの同時生成も拡大可能である。

１００ジッタ関連データ生成器
３００アイパターン・データ生成器
３０２クロック抽出／分周回路
３０４ＰＬＬ回路
３０６サンプリング回路
３０８ジッタ検波回路
３１０ローパス・フィルタ
３１２合成回路
６１０制御回路

Claims

第１のジッタと第２のジッタに関連したデジタル出力を生成する方法であって、
デジタル入力から第１と第２のデジタル出力を生成するステップであって、該第１のデジタル出力は、前記第１のジッタに関連し、該第１のデジタル出力は、前記第１と第２のジッタに共通の第１の周波数帯域の周波数成分を含み、該第２のデジタル出力は、前記第１と第２のジッタの差に対応する第２の周波数帯域の周波数成分を含む、ステップと、
前記第１のデジタル出力と前記第２のデジタル出力とから、前記第２ジッタに関連した第３のデジタル出力を生成するステップであって、前記第３のデジタル出力は第３の周波数帯域の周波数成分を含み、前記第３の周波数帯域は前記第１と第２の周波数帯域を含む、ステップと、
を含む、方法。
請求項１記載の方法において、
前記デジタル入力は、シリアル・デジタル・インターフェース（ＳＤＩ）信号であり、
前記第１のジッタは、アライメント・ジッタであり、
前記第２のジッタは、タイミング・ジッタであり、
前記第１のデジタル出力は、前記アライメント・ジッタを示すための第１のアイパターンを生成するのに使用され、
前記第３のデジタル出力は、前記タイミング・ジッタを示すための第２のアイパターンを生成するために使用される、
方法。
請求項１または２に記載の方法において、
前記デジタル入力から前記第１のデジタル出力を生成することは、前記デジタル入力をサンプリングすることを含み、
前記デジタル入力から前記第２のデジタル出力を生成することは、前記デジタル入力からジッタを検波することを含む、
方法。
請求項３に記載の方法において、
前記第２のジッタに関連した第３のデジタル出力を生成するステップは、
前記第１のデジタル出力に関連したタイミング情報を受けることを含む、方法。
第１のジッタと第２のジッタに関連したデジタル出力を生成する生成回路であって、
デジタル入力を受け、該デジタル入力から、前記第１のジッタに関連した第１のデジタル出力を生成する第１の回路であって、前記第１のデジタル出力は、前記第１と第２のジッタに共通の第１の周波数帯域の周波数成分を含む、第１の回路と、
前記デジタル入力を受け、該デジタル入力から、第２のデジタル出力を生成する第２の回路であって、前記第２のデジタル出力は、前記第１と第２のジッタの差に対応する第２の周波数帯域の周波数成分を含む、第２の回路と、
前記第１のデジタル出力と前記第２のデジタル出力とから、前記第２のジッタに関連した第３のデジタル出力を生成する第３の回路であって、前記第３のデジタル出力は、第３の周波数帯域の周波数成分を含み、前記第３の周波数帯域は前記第１と第２の周波数帯域を含む、第３の回路と、
を含む、生成回路。
請求項５に記載の生成回路において、
前記第１回路は、サンプリング回路を含み、
前記第２回路は、ジッタ検波回路を含む、
生成回路。
請求項６に記載の生成回路において、
前記第３の回路は、
メモリと、
前記メモリへの前記第１のデジタル出力の書込および読出を、前記第１のデジタル出力に関連したタイミング情報および前記第２のデジタル出力とに基づいて制御する制御回路と、
を含む、生成回路。
請求項７記載の生成回路において、
前記制御回路は、
前記第１のデジタル出力を前記メモリに書き込むための書込アドレスを、前記第１のデジタル出力に関連したタイミング情報から生成する書込アドレス生成回路と、
前記第１のデジタル出力を、前記メモリから読み出すための読出アドレスを、前記書込アドレスと前記第２のデジタル出力とから生成する読出アドレス回路と、
を含む、生成回路。
請求項５から８のいずれかに記載の生成回路において、
前記デジタル入力は、シリアル・デジタル・インターフェース（ＳＤＩ）信号であり、
前記第１のジッタは、前記ＳＤＩ信号のアライメント・ジッタであり、
前記第２のジッタは、前記ＳＤＩ信号のタイミング・ジッタであり、
前記第１のデジタル出力は、前記アライメント・ジッタを示すための第１のアイパターンを生成するために使用され、
前記第３のデジタル出力は、前記タイミング・ジッタを示すための第２のアイパターンを生成するために使用される、
生成回路。
２つの周波数帯域の周波数成分を合成する方法であって、
第１の周波数帯域の周波数成分を含む第１のデジタル・データをメモリに書き込むステップであって、該書き込みのための書込アドレスは、前記第１のデジタル・データに関連したタイミング情報から生成する、ステップと、
前記第１のデジタル・データを、前記メモリから読み出すステップであって、該読み出しのための読出アドレスを、第２の周波数帯域の周波数成分を含む第２のデジタル・データと前記書込アドレスとから生成し、前記メモリから読み出されたデジタル・データが、第３の周波数帯域の周波数成分を含み、前記第３の周波数帯域は前記第１と第２の周波数帯域を含む、ステップと、
を含む、方法。
請求項１０記載の方法において、
前記第１と第２の周波数帯域の周波数成分は、ジッタ周波数成分である、方法。
請求項１０または１１記載の方法において、
前記第１と第２のデジタル・データは、シリアル・デジタル・インターフェース（ＳＤＩ）信号に関係し、
前記第１の周波数帯域の周波数成分は、前記ＳＤＩ信号のアライメント・ジッタに関連し、
前記第３の周波数帯域の周波数成分は、前記ＳＤＩ信号のタイミング・ジッタに関連した、
方法。
２つの周波数帯域の周波数成分を合成する合成回路であって、
メモリと、
第１の周波数帯域の周波数成分を含む第１のデジタル・データをメモリに書き込むための書込アドレスを、前記第１のデジタル・データに関連したタイミング情報から生成する書込アドレス生成回路と、
前記第１のデジタル・データを、前記メモリから読み出すための読出アドレスを、第２の周波数帯域の周波数成分を含む第２のデジタル・データと前記書込アドレスとから生成する読出アドレス生成回路であって、前記メモリから読み出されたデジタル・データが第３の周波数帯域の周波数成分を含み、前記第３の周波数帯域は前記第１と第２の周波数帯域の周波数成分とを含む、読出アドレス生成回路と、
を含む、合成回路。
請求項１３に記載の合成回路において、
前記第１と第２の周波数帯域の周波数成分は、ジッタ周波数成分である、合成回路。
請求項１３または１４に記載の合成回路において、
前記第１と第２のデジタル・データは、シリアル・デジタル・インターフェース（ＳＤＩ）信号に関係し、
前記第１の周波数帯域の周波数成分は、前記ＳＤＩ信号のアライメント・ジッタに関連し、
前記第３の周波数帯域の周波数成分は、前記ＳＤＩ信号のタイミング・ジッタに関連した、
合成回路。
第１の周波数成分を含む第１のデジタル・データの記憶手段への書込または読出を、第２の周波数成分を有する第２のデジタル・データを用いて制御することにより、前記第１と第２の周波数成分を合成する合成回路。