JP2006074740A - ビデオパラメータを調整することによるビデオ同期化 - Google Patents
ビデオパラメータを調整することによるビデオ同期化 Download PDFInfo
- Publication number
- JP2006074740A JP2006074740A JP2005208725A JP2005208725A JP2006074740A JP 2006074740 A JP2006074740 A JP 2006074740A JP 2005208725 A JP2005208725 A JP 2005208725A JP 2005208725 A JP2005208725 A JP 2005208725A JP 2006074740 A JP2006074740 A JP 2006074740A
- Authority
- JP
- Japan
- Prior art keywords
- video
- ranges
- pixel clock
- rate
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/06—Generation of synchronising signals
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/12—Synchronisation between the display unit and other units, e.g. other display units, video-disc players
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
- H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/02—Graphics controller able to handle multiple formats, e.g. input or output formats
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2370/00—Aspects of data communication
- G09G2370/04—Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/18—Timing circuits for raster scan displays
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/641—Multi-purpose receivers, e.g. for auxiliary information
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
【解決手段】 オーディオ/ビデオストリームを再生する時に、多くの再生デバイスは、エンコードに使用されたオーディオクロックおよびビデオクロックの再作成を試みる。そのようなクロックを再作成するのに通常使用される手段の1つに、位相ロックループ(PLL)回路の使用が含まれる。オーディオとビデオは、同期化されたままにならなければならない。しかし、多くの適度なコストのPLLは、エンコーディングに使用された正確なビデオクロックを再作成することができない。オーディオへのビデオの同期化は、再作成されるビデオを定義する範囲(または他の変数)の1つまたは複数を調整することによって解決することができる。ビデオの範囲(または他の変数)を変更することによって、PLLの出力周波数を実施できる値に調整できるようになる。
【選択図】 図5
Description
1.M1、M2、およびP1を、0または32にすることはできない;
2.P2が、64、65、または66の値を有することはできない;
3.In(M1+1)および(In(M1+1)(M2+1))/(P1+1)は、520MHzを超え、1040MHz未満でなければならない;
4.複数のルールが前の制約を満足する場合に、(In(M1+1)/(P1+1))*(In(M1+1)(M2+1))/(P1+1)を、できる限り62500に近くしなければならない;
5.前のすべてのルールに合格し、ルール3が同一の値を生成する場合に、(In(M1+1))+((In(M1+1)(M2+1))/(P1+1))を最小にしなければならない。
1.VCO 546(VCO1)およびVCO 548(VCO2)が、520〜1040Hzの範囲の周波数を有する;
2.M1が、1と64の間であるが33でない;
3.P1が、2と32の間である;
4.M2が、2と32の間である;
5.P2が、2と128の間であるが;P2が、65、66、および67でない;
6.PD 542(PD2)への入力が、50〜100Hzの間である;
7.PD2*VCO2が、26000〜104000Hzの範囲にある(範囲は狭いほどよい)。
/* PLLによって生成することができるクロック */
#include <stdio.h>
#include <stdlib.h>
#include <math.h>
#define XTAL_FREQ 27
#define PD2_VCO2_MIDRANGE ((100000.0 + 25000.0) / 2.0)
unsigned long gcd (unsigned long a, unsigned long b)
{
unsigned long i, num, den, tmp;
i = 1;
num = a; den = b;
if (num<den) {
tmp = num;
num = den;
den = tmp;
}
while (i!=0) {
i = num - (num/den)*den;
if (i!=0) {
num = den;
den = i;
i = l;
}
}
return den;
}
/* VCO1 最小値 520 最大値 1040
VCO2 最小値 520 最大値 1040
P2 最小値 50 最大値 100
VCO1 + VCO2 = power
PD2*VCO2 最小値 26000 最大値 104000 範囲は狭いほどよい
*/
int main (long argc, char **argv)
{
int m1, p1, m2, p2;
int vcomax, pdmax;
double vco1, vco2, pd2;
if (argc<3) {
fprintf(stderr, "%s VCOmax PDmax\n", argv[0]);
exit(-1);
}
vcomax = atoi(argv[1]);
pdmax = atoi(argv[2]);
/* PLLが処理できるすべての組合せを生成する */
/* 第1フィードバック分周器 */
for (m1=2; m1<=64; m1++) {
/* 27MHz入力を使用して第1VCOを範囲内に保つ */
if ((m1*XTAL_FREQ) < (vcomax/2)) continue;
if ((m1*XTAL_FREQ) > vcomax) continue;
if (m1==33) continue; /* この値は使用不能 */
if (m1==65) continue; /* この値は使用不能 */
if (m1==97) continue; /* この値は使用不能 */
/* 第1出力分周器 */
for (p1=2; p1<=32; p1++) {
/* 第2位相検出器BWを範囲内に保つ範囲 */
if ((m1*XTAL_FREQ) < (pdmax*p1)/2) continue;
if ((m1*XTAL_FREQ) > (pdmax*p1)) continue;
/* 第2フィードバック分周器 */
for (m2=2; m2<=32; m2++) {
/* 第2VCOを範囲内に保つ範囲 */
if ((m1*m2*XTAL_FREQ) < (vcomax*p1)/2)
continue;
if ((m1*m2*XTAL_FREQ) > (vcomax*p1)) continue;
/* 最終出力分周器 */
for (p2=2; p2<=128; p2++) {
if (p2==65) continue; /* 使用不能 */
if (p2==66) continue; /* 使用不能 */
if (p2==67) continue; /* 使用不能 */
/* 出力を24〜270MHzに保つ */
if ((m1*m2*XTAL_FREQ) < (24*p1*p2))
continue;
if ((m1*m2*XTAL_FREQ) > (270*p1*p2))
continue;
vco1 = XTAL_FREQ * m1;
pd2 = vco1 / p1;
vco2 = pd2 * m2;
fprintf(stdout, "%11.71f, deltamid=%10.31f, vcol+2=%5.01f, f= %3d / %3d (p2=%3d, m2=%2d, p1=%2d, m1=%2d, vco1=%4.11f, pd2=%4.11f, vco2=%6.11f, pd2*vco2=%6.01f, reg=Ox%X)\n", (vco2 / p2) - .0000000495, /* .00000005は丸めの影響を逆転するため切り捨てが必要! */
fabs( (pd2 * vco2) - PD2_VCO2_MIDRANGE ),
vco1 + vco2,
(m1*m2)/gcd(m1*m2, p1*p2)),
((p1*p2)/gcd(m1*m2, p1*p2)),
p2-1, m2-1, p1-1, m1-1,
vco1, pd2, vco2, pd2 * vco2,
((p2-1) << 16) | ((m2-1) << 11) | ((p1-1)
<< 6) | (m1-1) );
}
}
}
}
return 0;
}
Claims (40)
- 第1ピクセルクロックレートに対応する、ビデオレートと1つまたは複数の範囲の第1セットとの表示にアクセスするステップと、
位相ロックループ回路で入力クロック信号を受信するステップと、
前記表示に応答して、前記入力クロック信号および1つまたは複数の範囲の第2セットにより第2ピクセルクロックレートを有する出力クロックを作成するステップと
を備えたクロック生成回路を構成する方法。 - ビデオを受信するステップと、
前記範囲の第2セットによって定義されるように前記ビデオを変更するために前記ビデオのビデオデータを変更するステップと
をさらに備えたことを特徴とする請求項1に記載の方法。 - 前記ビデオデータを変更するステップは、ビデオの走査線あたりピクセル数を変更するステップを含むことを特徴とする請求項2に記載の方法。
- 前記ビデオの走査線あたりピクセル数を変更するステップは、水平帰線消去領域の幅を変更するステップを含むことを特徴とする請求項3に記載の方法。
- 前記1つまたは複数の範囲の第1セットは、前記ビデオ内の走査線の第1個数および走査線あたりピクセルの第1個数を含み、
前記ビデオ内の第1個数の走査線は、アクティブ領域および帰線消去領域を含み、
前記走査線あたりの第1個数のピクセルは、アクティブ領域および帰線消去領域を含み、
前記ビデオデータを変更するステップは、前記ビデオ内の第1個数の走査線を変更するステップを含む
ことを特徴とする請求項2に記載の方法。 - 前記走査線の第1個数を変更するステップは、垂直帰線消去領域の高さを変更するステップを含むことを特徴とする請求項5に記載の方法。
- 位相ロックループ回路が前記第1ピクセルクロックレートの前記出力クロックを作成できないことを自動的に決定するステップと、
前記範囲の第2セットを識別することを含む、ビデオの1つまたは複数の範囲に対して行われる変更を自動的に決定するステップと、
前記範囲の第2セットに従うように前記ビデオを自動的に変更するステップと
をさらに備えたことを特徴とする請求項1に記載の方法。 - ビデオの新しい範囲に関するオプションを提供するステップと、
前記範囲の第2セットに対応する、前記オプションのうちの1つの選択を受信するステップと、
前記範囲の第2セットに従うように前記ビデオを自動的に変更するステップと
をさらに備えたことを特徴とする請求項1に記載の方法。 - ビデオの新しい範囲に関するオプションを提供するステップと、
前記範囲の第2セットに対応する第1オプションの選択を受信するステップと、
前記第1オプションに従ってイメージを表示するステップと、
前記イメージが表示された後に受信され、前記第1オプションに従って前記入力ビデオを変更する要求を受信するステップと、
前記範囲の第2セットに従うように前記ビデオを自動的に変更するステップと
をさらに備えたことを特徴とする請求項1に記載の方法。 - 前記表示へのアクセスの後に、前記位相ロックループ回路により、前記第1ピクセルクロックレートの前記出力クロックを作成できないことの決定に応答して実行され、前記位相ロックループ回路によって実行され、前記第1ピクセルクロックレートの前記出力クロックを作成できないことを自動的に決定するステップをさらに備えたことを特徴とする請求項1に記載の方法。
- 前記位相ロックループ回路により、前記第1ピクセルクロックレートの前記出力クロックを作成できないことを自動的に決定するステップは、前記位相ロックループ回路の達成可能モードのルックアップテーブルにアクセスするステップを含むことを特徴とする請求項10に記載の方法。
- 前記出力クロックを作成する位相ロックループ回路によって達成可能として前記第2ピクセルクロックおよび前記範囲の第2セットを識別するステップと、
前記第2ピクセルクロックレートを達成するために前記位相ロックループ回路のパラメータを識別するステップと、
前記パラメータに従って前記位相ロックループ回路をプログラミングするステップと
をさらに備えたことを特徴とする請求項1に記載の方法。 - 前記第1ピクセルクロックレートを計算するステップと、
前記出力クロックを作るために位相ロックループ回路を用いて前記範囲の第1セットを使用して前記第1ピクセルクロックレートが達成可能でないことを決定するステップと、
前記位相ロックループ回路の達成可能な構成のセットを決定するステップと、
前記範囲の第2セットに対応する、前記達成可能な構成の1つを選択するステップと
をさらに備えたことを特徴とする請求項1に記載の方法。 - 前記達成可能な構成の1つの選択するステップは、前記ビデオからビデオデータを減らす構成よりも前記ビデオにビデオデータを追加する構成を優先することを特徴とする請求項13に記載の方法。
- 前記達成可能な構成の1つの選択するステップは、前記ビデオの走査線あたりのピクセル数を変更する構成よりも前記ビデオの走査線数を変更する構成を優先することを特徴とする請求項13に記載の方法。
- 前記第1ピクセルクロックレートを計算するステップと、
前記第1ピクセルクロックレートに対応する前記事前に格納されたデータ内のデータを探すことを含む、許容される出力クロックレートを示す事前に格納されたデータにアクセスするステップと、
前記第1ピクセルクロックレートが許容されないと決定するステップと、
前記範囲の第2セットに対応する、前記許容される出力クロックレートからの前記第2ピクセルクロックレートを選択するステップと
をさらに備えたことを特徴とする請求項1に記載の方法。 - 前記1つまたは複数の範囲の第1セットは、走査線あたりピクセル数の値およびフレームあたり走査線数の値を含むことを特徴とする請求項1に記載の方法。
- 前記ビデオレートは、リフレッシュレートであることを特徴とする請求項1に記載の方法。
- 前記ビデオレートおよび1つまたは複数の範囲の第1セットの表示は、ユーザによって提供されることを特徴とする請求項1に記載の方法。
- 前記ビデオレートおよび1つまたは複数の範囲の第1セットの表示は、モニタによって提供されることを特徴とする請求項1に記載の方法。
- 前記ビデオレートおよび1つまたは複数の範囲の第1セットの表示は、ストレージデバイスから読み取られることを特徴とする請求項1に記載の方法。
- 前記出力クロックは、ピクセルクロックであることを特徴とする請求項1に記載の方法。
- 前記出力クロックは、2xピクセルクロックであることを特徴とする請求項1に記載の方法。
- 前記出力クロックは、12xピクセルクロックであることを特徴とする請求項1に記載の方法。
- 1つまたは複数のプログラマブル分周器のセットを含む位相ロックループ回路と、
前記1つまたは複数のプログラマブル分周器の前記セットと通信して、第1ピクセルクロックレートに対応するビデオレートおよび1つまたは複数の範囲の第1セットの選択にアクセスされた選択に応答して、1つまたは複数の範囲の異なるセットにより第2ピクセルクロックレートのピクセルクロックを作成するために前記プログラマブル分周器をプログラミングする制御回路と
を含むことを特徴とするクロック合成回路。 - 前記制御回路が、CPU、ノースブリッジ、およびインターフェース回路を含むことを特徴とする請求項25に記載のクロック合成回路。
- 入力ビデオを受信し、および前記ビデオレートおよび前記1つまたは複数の範囲の異なるセットに従って出力ビデオ信号を作成するビデオ処理回路をさらに含むことを特徴とする請求項25に記載のクロック合成回路。
- 前記ビデオ処理回路は、前記出力ビデオ信号を作成するために、前記入力ビデオの走査線数を変更することを特徴とする請求項27に記載のクロック合成回路。
- 前記ビデオ処理回路は、前記出力ビデオ信号を作成するために、前記入力ビデオの走査線あたりのピクセル数を変更することを特徴とする請求項27に記載のクロック合成回路。
- 前記1つまたは複数の範囲の第1セットは、前記ビデオ内の走査線の第1個数および走査線あたりのピクセルの第1個数を含み、
前記ビデオ内の前記第1個数の走査線は、アクティブ領域および帰線消去領域を含み、
走査線あたりの前記第1個数のピクセルは、アクティブ領域および帰線消去領域を含み、
前記ビデオ処理回路は、水平帰線消去領域の幅を変更することによって、走査線あたりピクセルの前記第1個数を変更する
ことを特徴とする請求項25に記載のクロック合成回路。 - 前記制御回路は、レジスタのセットを含み、前記レジスタは、前記分周器を制御する値を格納し、前記制御回路は、前記レジスタにデータをロードすることによって前記分周器をプログラミングすることを特徴とする請求項25に記載のクロック合成回路。
- 前記制御回路は、前記位相ロックループ回路が前記第1ピクセルクロックレートを実施できないことを自動的に決定し、決定に応答して前記第2ピクセルクロックレートを選択することを特徴とする請求項25に記載のクロック合成回路。
- 前記制御回路は、前記位相ロックループ回路が、前記第1ピクセルクロックレートを実施できないことを決定し、前記範囲の第1セットの1つまたは複数を変更することによって前記位相ロックループを使用して実施できるピクセルクロックレートのセットを決定し、および実施できるピクセルクロックレートの前記セットから、前記1つまたは複数の範囲の第2セットに対応する前記第2ピクセルクロックレートを選択することを特徴とする請求項25に記載のクロック合成回路。
- 位相ロックループ回路を含むクロック生成回路を構成する方法であって、
第1ピクセルクロックレートに対応する、ビデオレートおよび1つまたは複数の範囲の第1セットの表示にアクセスするステップと、
前記位相ロックループ回路を使用して前記第1ピクセルクロックレートを実施してはならないと決定するステップと、
前記範囲の第1セットの1つまたは複数を変更することによって前記位相ロックループ回路を使用して実施できるピクセルクロックレートのセットを決定するステップと、
1つまたは複数の範囲の第2セットに対応する、実施できるピクセルクロックレートの前記セットからの第2ピクセルクロックレートを選択するステップと、
前記範囲の第2セットにより、前記位相ロックループ回路を使用して前記第2ピクセルクロックレートの出力クロックを提供するステップと
を備えたことを特徴とする方法。 - 第1ビデオを受信するステップと、
前記第1ビデオにより、前記範囲の第2セットによって定義される出力ビデオを提供するステップと
をさらに備えたことを特徴とする請求項34に記載の方法。 - 前記出力クロックを提供するステップは、フレームの追加または削除なしで実行される
ことを特徴とする請求項35に記載の方法。 - 表示にアクセスする前記ステップ、前記第1ピクセルレートを実施してはならないと決定する前記ステップ、ピクセルクロックレートのセットを決定する前記ステップ、および出力クロックを提供する前記ステップは、自動的に実行されることを特徴とする請求項34に記載の方法。
- 前記選択のステップは、
ビデオの新しい範囲に関するオプションを提供するステップと、
前記範囲の第2セットに対応する第1オプションの選択を受信するステップと、
前記第1オプションに従ってイメージを表示するステップと、
前記イメージが表示された後に受信され、前記第1オプションを進行する要求を受信するステップと、
進行の前記要求に応答して、前記範囲の第2セットに従うように出力ビデオを自動的に構成するステップと
を含むことを特徴とする請求項34に記載の方法。 - 前記選択のステップは、前記第2ピクセルクロックレートが実施できるピクセルクロックレートの前記セットに関して前記第1ピクセルクロックレートからの変更を最小にするので、前記第2ピクセルクロックレートを自動的に選択するステップを含むことを特徴とする請求項34に記載の方法。
- 前記位相ロックループ回路を使用して前記第1ピクセルクロックレートを実施してはならないと決定するステップは、前記第1ピクセルクロックレートをピクセルクロックレートの事前に格納されたセットと比較するステップを含むことを特徴とする請求項34に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/897,278 | 2004-07-22 | ||
US10/897,278 US7388618B2 (en) | 2004-07-22 | 2004-07-22 | Video synchronization by adjusting video parameters |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011252459A Division JP2012075156A (ja) | 2004-07-22 | 2011-11-18 | ビデオパラメータを調整することによるビデオ同期化 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2006074740A true JP2006074740A (ja) | 2006-03-16 |
JP2006074740A5 JP2006074740A5 (ja) | 2008-10-30 |
JP4912630B2 JP4912630B2 (ja) | 2012-04-11 |
Family
ID=35106768
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005208725A Expired - Fee Related JP4912630B2 (ja) | 2004-07-22 | 2005-07-19 | ビデオパラメータを調整することによるビデオ同期化 |
JP2011252459A Pending JP2012075156A (ja) | 2004-07-22 | 2011-11-18 | ビデオパラメータを調整することによるビデオ同期化 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011252459A Pending JP2012075156A (ja) | 2004-07-22 | 2011-11-18 | ビデオパラメータを調整することによるビデオ同期化 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7388618B2 (ja) |
EP (1) | EP1619878A3 (ja) |
JP (2) | JP4912630B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090172456A1 (en) * | 2008-01-02 | 2009-07-02 | Samsung Electronics Co., Ltd. | Method and apparatus for controlling data processing module |
JP2010506538A (ja) * | 2006-10-10 | 2010-02-25 | エルエスアイ コーポレーション | マルチメディアシステムにおける、最小数の水晶を用いたクロック発生 |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7091967B2 (en) * | 2003-09-01 | 2006-08-15 | Realtek Semiconductor Corp. | Apparatus and method for image frame synchronization |
KR100622351B1 (ko) * | 2005-01-07 | 2006-09-19 | 삼성전자주식회사 | 비디오 화소 클록 생성방법 및 이를 이용한 비디오 화소클록 생성장치 |
US9082199B1 (en) * | 2005-07-14 | 2015-07-14 | Altera Corporation | Video processing architecture |
US8094685B2 (en) * | 2006-10-04 | 2012-01-10 | Siemens Medical Solutions Usa, Inc. | Systems and methods for synchronizing multiple video streams |
JP4932517B2 (ja) * | 2007-02-08 | 2012-05-16 | Necディスプレイソリューションズ株式会社 | 画像表示装置及びその周波数調整方法 |
DE102007045774B4 (de) * | 2007-09-25 | 2010-04-08 | Continental Automotive Gmbh | Verfahren und Vorrichtung zur Synchronisation einer Bildanzeige in einem Kraftfahrzeug |
US8300056B2 (en) | 2008-10-13 | 2012-10-30 | Apple Inc. | Seamless display migration |
US9165493B2 (en) | 2008-10-14 | 2015-10-20 | Apple Inc. | Color correction of electronic displays utilizing gain control |
JP4581012B2 (ja) * | 2008-12-15 | 2010-11-17 | 株式会社東芝 | 電子機器、及び表示制御方法 |
US8508538B2 (en) * | 2008-12-31 | 2013-08-13 | Apple Inc. | Timing controller capable of switching between graphics processing units |
US9542914B2 (en) * | 2008-12-31 | 2017-01-10 | Apple Inc. | Display system with improved graphics abilities while switching graphics processing units |
US20100164966A1 (en) * | 2008-12-31 | 2010-07-01 | Apple Inc. | Timing controller for graphics system |
US9380260B2 (en) * | 2009-01-21 | 2016-06-28 | Texas Instruments Incorporated | Multichannel video port interface using no external memory |
US8797334B2 (en) * | 2010-01-06 | 2014-08-05 | Apple Inc. | Facilitating efficient switching between graphics-processing units |
US8648868B2 (en) | 2010-01-06 | 2014-02-11 | Apple Inc. | Color correction to facilitate switching between graphics-processing units |
US20120198507A1 (en) * | 2011-01-31 | 2012-08-02 | Reinold Geiling | Multichannel Video Player System |
US10319333B2 (en) | 2012-09-26 | 2019-06-11 | Apple Inc. | Refresh rate matching for displays |
KR102568911B1 (ko) | 2016-11-25 | 2023-08-22 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 구동 방법 |
TWI707339B (zh) * | 2019-08-27 | 2020-10-11 | 瑞昱半導體股份有限公司 | 影像處理電路以及影像處理方法 |
US11893925B2 (en) * | 2021-09-16 | 2024-02-06 | Apple Inc. | Always-on display signal generator |
CN116193044B (zh) * | 2023-04-28 | 2023-08-15 | 深圳市微智体技术有限公司 | 多路图像帧同步显示的方法、装置、设备及介质 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06334972A (ja) * | 1993-05-24 | 1994-12-02 | Nippon Steel Corp | テレビ信号変換装置 |
JPH10304221A (ja) * | 1997-03-13 | 1998-11-13 | Deutsche Thomson Brandt Gmbh | ディジタル化された映像信号を直交した行及び列に配置する方法及び装置 |
JP2000039878A (ja) * | 1998-07-22 | 2000-02-08 | Sony Corp | ピクセルクロック信号生成装置および同期信号生成装置 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02101873A (ja) * | 1988-10-11 | 1990-04-13 | Fujitsu Ltd | フレーム同期クロック生成回路 |
US5229853A (en) * | 1991-08-19 | 1993-07-20 | Hewlett-Packard Company | System for converting a video signal from a first format to a second format |
US5335074A (en) * | 1993-02-08 | 1994-08-02 | Panasonic Technologies, Inc. | Phase locked loop synchronizer for a resampling system having incompatible input and output sample rates |
US5506932A (en) * | 1993-04-16 | 1996-04-09 | Data Translation, Inc. | Synchronizing digital audio to digital video |
DE4423214C2 (de) * | 1994-07-01 | 1998-02-12 | Harris Corp | Multinorm-Dekoder für Videosignale und Verfahren zum Dekodieren von Videosignalen |
JPH09162730A (ja) * | 1995-11-29 | 1997-06-20 | Internatl Business Mach Corp <Ibm> | Pll回路 |
JP3652009B2 (ja) * | 1996-06-07 | 2005-05-25 | ローム株式会社 | クロックジェネレータ |
US5825431A (en) * | 1996-12-18 | 1998-10-20 | Eastman Kodak Company | H-sync to pixel clock phase detection circuit |
US6166772A (en) * | 1997-04-01 | 2000-12-26 | Compaq Computer Corporation | Method and apparatus for display of interlaced images on non-interlaced display |
US5995570A (en) * | 1997-06-27 | 1999-11-30 | International Business Machines Corporation | Recovering a clock signal in a multimedia network using time stamps |
US6317161B1 (en) * | 1997-07-31 | 2001-11-13 | Texas Instruments Incorporated | Horizontal phase-locked loop for video decoder |
JP3776600B2 (ja) * | 1998-08-13 | 2006-05-17 | Tdk株式会社 | 有機el素子 |
US6385267B1 (en) * | 1998-12-22 | 2002-05-07 | Microsoft Corporation | System and method for locking disparate video formats |
WO2001001386A1 (en) * | 1999-06-30 | 2001-01-04 | Aurora Systems | Multistandard liquid crystal display with automatic adjustment of timing signals |
JP2001296842A (ja) * | 2000-02-07 | 2001-10-26 | Casio Comput Co Ltd | 信号生成装置 |
TW461218B (en) * | 2000-02-24 | 2001-10-21 | Acer Peripherals Inc | Digital image display which can judge the picture image resolution based on the clock frequency of the pixel |
JP2002258824A (ja) * | 2001-03-05 | 2002-09-11 | Sony Corp | 同期周波数の変換回路 |
JP2003304414A (ja) * | 2002-04-08 | 2003-10-24 | Sharp Corp | 同期信号生成回路、映像信号処理回路、および映像表示装置 |
US8542258B2 (en) * | 2004-05-05 | 2013-09-24 | Mstar Semiconductor, Inc. | Apparatus and method for increasing pixel resolution of image using coherent sampling |
-
2004
- 2004-07-22 US US10/897,278 patent/US7388618B2/en not_active Expired - Fee Related
-
2005
- 2005-07-18 EP EP05106555A patent/EP1619878A3/en not_active Withdrawn
- 2005-07-19 JP JP2005208725A patent/JP4912630B2/ja not_active Expired - Fee Related
-
2011
- 2011-11-18 JP JP2011252459A patent/JP2012075156A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06334972A (ja) * | 1993-05-24 | 1994-12-02 | Nippon Steel Corp | テレビ信号変換装置 |
JPH10304221A (ja) * | 1997-03-13 | 1998-11-13 | Deutsche Thomson Brandt Gmbh | ディジタル化された映像信号を直交した行及び列に配置する方法及び装置 |
JP2000039878A (ja) * | 1998-07-22 | 2000-02-08 | Sony Corp | ピクセルクロック信号生成装置および同期信号生成装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010506538A (ja) * | 2006-10-10 | 2010-02-25 | エルエスアイ コーポレーション | マルチメディアシステムにおける、最小数の水晶を用いたクロック発生 |
US20090172456A1 (en) * | 2008-01-02 | 2009-07-02 | Samsung Electronics Co., Ltd. | Method and apparatus for controlling data processing module |
US8245071B2 (en) * | 2008-01-02 | 2012-08-14 | Samsung Electronics Co., Ltd. | Method and apparatus of processing data independently and synchronizing and outputting processed data |
Also Published As
Publication number | Publication date |
---|---|
EP1619878A2 (en) | 2006-01-25 |
US7388618B2 (en) | 2008-06-17 |
EP1619878A3 (en) | 2008-08-27 |
JP4912630B2 (ja) | 2012-04-11 |
JP2012075156A (ja) | 2012-04-12 |
US20060017847A1 (en) | 2006-01-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4912630B2 (ja) | ビデオパラメータを調整することによるビデオ同期化 | |
US7253842B2 (en) | Locking display pixel clock to input frame rate | |
JP6422946B2 (ja) | ビデオデータを表示するための装置および方法 | |
KR100280041B1 (ko) | 디지털 디스플레이 유닛내의 클록 복구 방법 및 장치 | |
TWI220368B (en) | Method and apparatus for bridging different video format | |
US8756451B2 (en) | Frequency synthesis methods and systems | |
US20060012540A1 (en) | Method and apparatus for image processing | |
WO2020140207A1 (zh) | 频率调节器及其频率调节方法、电子设备 | |
CN106341127A (zh) | 一种视频时钟恢复的方法和装置 | |
US7460113B2 (en) | Digital pixel clock generation circuit and method employing independent clock | |
JP2024528388A (ja) | 最適化された時間スケールと正確な提示タイムスタンプを提供するためのシステム及び方法 | |
US6067411A (en) | Adaptive frequency synthesizer with synchronization | |
CN104754371B (zh) | 用于促进呈现同步视频的计算机实现的方法及其装置 | |
JPH10341413A (ja) | 映像信号処理装置 | |
JP2003158512A (ja) | デジタル信号処理方式及びデータ処理装置 | |
CN110515890A (zh) | 多处理器片上系统mpsoc的数据解析方法及系统 | |
CN109787620B (zh) | 一种基于数字分频器的校准频率的方法及装置 | |
CN101964656A (zh) | 一种锁相环 | |
US6954843B2 (en) | Data driven information processor capable of internally processing data in a constant frequency irrespective of an input frequency of a data packet from the outside | |
JP2007088994A (ja) | トラヒックシェーピング装置、およびトラヒックシェーピング方法 | |
JP2004180078A (ja) | クロック発生ic、およびシステムボード | |
CN118550356A (zh) | 时钟产生装置、时钟产生方法及电子设备 | |
WO2010113378A1 (ja) | 水平同期生成回路、映像信号処理lsiおよび映像システム | |
JP2003347933A (ja) | クロック生成回路 | |
CN113746477A (zh) | 精确定时方法、装置以及信号空位预留方法、装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080718 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080911 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090901 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091008 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110329 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110406 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110628 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110719 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111118 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20111129 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111220 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120118 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150127 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees | ||
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |