JPH02101873A - フレーム同期クロック生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする課題課題を解決す
るための手段 作用 実施例 発明の効果 〔概要〕 ビデオ信号を直接処理するビデオレート画像処理装置に
おいて、入力となるアナログ画像信号をサンプルするク
ロック１■と、ディジタル画像をビデオレートで処理す
る内部回路で取り扱う伝播クロック２■とが異なる場合
に、次々と入力される画像のフレーム単位の同期をとる
為のクロックを生成する回路に関し、 画像処理時間を長くして、且つ、フレーム間で画像のぶ
れが生じることのないフレーム同期クロック生成回路を
構成することを目的とし、上記サンプルクロック１■と
、伝播クロック２■を１つの原クロック■から分周して
生成する同期クロック生成回路と、画像のフレーム有効
信号（ＦＢＩＯ〜）■をサンプルクロック同期から伝播
クロック同期へ変換するフレーム有効信号変換回路と、
該変換されたフレーム有効信号（ＰＥＩＩ〜）■を伝播
クロック同期からサンプルクロック同期へ逆変換するフ
レーム有効信号逆変換回路とを有し、Ｔ１周期で画像を
サンプルして、１ライン周期（１Ｈ）＝７１ｘｎ（ｎは
１ラインの画素数で、正の整数）としたとき、上記伝播
クロック２■の取り得る周期Ｔ２として、Ｔ２　＝　Ｔ
Ｉ　Ｘ　Ｋ／ｍ　、但し、には５２５×ｎの約数、ｍは
１〜（ｋ−１）の値のどれかであって。

且つ、上記Ｔ２の周期で画像の有効画素が全て転送でき
ることの条件によって決定されるように構成する。

〔産業上の利用分野〕

本発明は、ビデオ信号を直接処理するビデオレート画像
処理装置において、入力となるアナログ画像信号をサン
プルするクロック１■と、ディジタル画像をビデオレー
トで処理する内部回路で取り扱う伝播クロック２■とが
異なる場合に、次々と入力される画像のフレーム単位の
同期をとる為のクロックを生成する回路に関する。

最近の画像処理技術の進歩に伴って、ファクトリオート
メーション（ＦＡ）等の産業分野における視覚検査の自
動化や９部品の自動識別等を、該画像処理によって実時
間で行うことが求められている。

この場合、テレビカメラからのビデオ信号を直接処理す
ることになるが、一般に、ビデオ信号には無効区間があ
ることに着目すると、入力となる該テレビカメラからの
アナログ画像信号をサンプルするクロックに比較して、
該サンプルされたディジタル画像をビデオレートで処理
する内部回路で取り扱う画像の伝播クロックの周期を、
上記フレーム間の無効区間を使用して長くすることが該
内部回路の構成上望ましい。

このようにすると、該サンプルクロックと該伝播クロッ
クとが異なることになる為、フレーム間で画像のぶれが
生じることがあることから、該ぶれが生じることなく、
且つ画像処理時間を長くすることができる２つのクロッ
クを生成することが要求される。

〔従来の技術と発明が解決しようとする課題〕第３図は
、従来のビデオレート画像処理装置の構成例を示した図
であり、（ａ）は画像サンプルクロックと伝播クロック
とを同じクロックとした場合を示し、（ｂ）は画像サン
プルクロックと伝播クロックとが異なる場合を示してお
り、第４図はビデオ信号内の画像無効区間を示した図で
ある。

第３図（ａ）に示した画像サンプルクロックと伝播クロ
ックとを同じクロックとした場合においては、フレーム
間で画像がぶれることはないが、テレビ画像をディジタ
ル化した画像を、該サンプルクロックに同期して、その
侭処理しなければならず、ビデオレート画像処理装置５
内部の画像演算回路５１の高速化が要求される。

ところが、ビデオ信号は、第４図に示したように、１ラ
インの内１１５．８．及び１フレーム内の１／１３の時
間が無効なデータとなっている。

この点に着目して、該ビデオレート画像処理装置５内の
画像演算回路５１において、該無効時間を有効に使用す
ることにより、画素を転送するクロック　（伝播クロッ
ク）の周波数を小さくして、該画像処理装置内部の速度
を落とすことが可能になる。

然し、この場合には、第３図（ｂ）に示したように、画
像バッファ装置６におけるサンプルクロック（−）と、
伝播クロック（Ｒ）の周波数が、非同期に異なることに
なり、フレーム間で画像のぶれが生じることがあるとい
う問題があった。

本発明は上記従来の欠点に鑑み、ビデオ信号を直接処理
するビデオレート画像処理装置において、入力となるア
ナログ画像信号をサンプルするクロック１■と、ディジ
タル画像をビデオレートで処理する内部回路で取り扱う
伝播クロック２■とが異なる場合に、次々と入力される
画像のフレーム単位の同期をとり、且つ、ビデオ信号の
無効区間の有効利用を図って、フレーム間で画像のぶれ
のないサンプルクロック１■と、伝播クロック２■とを
生成するフレーム同期クロック生成回路を提供すること
を目的とするものである。

〔課題を解決するための手段〕

第１図は本発明のフレーム同期クロック生成回路の原理
図である。

上記の問題点は下記の如（に構成されるフレーム同期ク
ロック生成回路によって解決される。

ビデオ信号を直接処理するビデオレート画像処理装置に
おいて、 入力となるアナログ画像信号をサンプルするクロック１
■と、ディジタル画像をビデオレートで処理する内部回
路で取り扱う伝播クロック２■とが異なる場合に、次々
と入力される画像のフレーム単位の同期をとる為のクロ
ックを生成する回路であって、 上記サンプルクロック１■と、伝播クロック１■を１つ
の原クロック■から分周して生成する同期クロック生成
回路１と、 画像のフレーム有効信号（ＦＢＩＯ〜）■をサンプルク
ロック同期から伝播クロック同期へ変換するフレーム有
効信号変換回路２と、 該変換されたフレーム有効信号（Ｆｌ！１１〜）■を伝
播クロック同期からサンプルクロック同期へ逆変換する
フレーム有効信号逆変換回路３とを有し、１１周期で画
像をサンプルして、ｌライフ周期（１Ｈ）＝Ｔ１×ｎ　
（ｎは１ラインの画素数で、正の整数）としたとき、 上記伝播クロック２の取り得る周期Ｔ２として、Ｔ２　
＝　ＴＩ　Ｘ　Ｋ／ｍ 但し、Ｋは５２５×ｎの約数 …は１〜（ｋ−１）の値のどれか であって、且つ、上記Ｔ２の周期 で画像の有効画素が全て転送でき ること の条件によって決定するように構成する。

〔作用〕

即ち、本発明によれば、ビデオ信号を直接処理するビデ
オレート画像処理装置において、入力となるアナログ画
像信号をサンプルするクロック１■と、ディジタル画像
をビデオレートで処理する内部回路で取り扱う伝播クロ
ック２■とが異なる場合に、次々と入力される画像のフ
レーム単位の同期をとる為のクロックを生成するように
する。

ビデオ信号の１フレームは、米国電子工学会（Ｅ■＾：
　Ｅ！１ｅｃｔｒｏｎｉｃ　Ｉｎｄｕｓｔｒｉｅｓ　Ａ
ｓ５ｏｃｉａｔｉｏｎ）のｒＲＳ−１７０規格」による
と、画像の無効区間を含めて、５２５ライン／６３．５
μｓと定められている。

今、該画像をＴＩ同周期サンプルした場合（このサンプ
ルクロックをクロック１■と呼ぶ）、該１ラインの総画
素数をｎとすると、 １ライン周期（１Ｈ）　＝Ｔ１×ｎ ここで、ビデオレート画像処理装置内の演算回路での伝
播クロック２■の周期をＴ２とすると、ＴＩ＜７２であ
って、該クロック１■にフレーム単位で同期し、１フレ
ームの画像の有効画素数（これは、一般に、１フレ一ム
間での全画素数の約８０％といわれている）を実時間で
転送できる必要があり、できる限り長い周期である必要
がある。

又、該同期クロック１■、クロツク２■を生成する為の
同期クロック生成回路でのハードウェア量はできる限り
少ないことが必要となる。

従って、２つのクロック１■、クロック２■がフレーム
単位で同期している為には、該２つのクロックは１つの
原クロック■から分周して作り、該２つのクロックの間
に約数の関係があるようにすれば、該２つのクロックは
、該約数に対応した所で、その相対関係が決まることに
なる。

そして、該約数は、ハードウェア量の関係からできる限
り小さい値が望ましい。

そこで、本発明においては、 Ｔ２＝ＴｉＸｋ／ｍ 但し、ｋは（５２５ｘｎ）の約数 ｌは１〜（ｋ−１）の値のどれか 且つ、Ｔ２の周期で画像の有効画素 （全画素数の約８０％）が転送で きること。

の条件を満たすクロック１■、クロツク２■を生成し、
該２つのクロックを用いて、テレビカメラからのフレー
ム同期信号を用いて、ビデオレート画像処理装置内で使
用されるフレーム有効信号（ＦＢ　１１〜）を生成し、
逆に、ビデオレート画像処理装置の内部のクロック２■
で動作しているフリップフロップ（ＦＦ）を使用して、
該画像処理結果を出力する為のフレーム有効信号（ＦＥ
　１２〜）を生成するようにする。

（５２５×ｎ）の約数（ｋ）として、ハードウェア量の
制限からできる限り小さい５′を選ぶと、該Ｔ２をでき
る限り長くして、且つ、該Ｔ２の周期で画像の有効画素
（全画素数の約８０％）が転送できる条件を満たす、ｍ
としては、（５２５×ｎ）の約数（ｋ）−１・４が妥当
な値となる。

該ｋを大きくすると、原クロックからクロック１■、ク
ロック２■を生成する回路のハードウェア量が多くなる
ので、適切でない。

又、Ｉをもっと小さい値にすると、演算時間に余裕がで
てくるが、該Ｔ２（・Ｔｌ　×ｋ／ｍ）の周期で有効画
素数（前述のように、全画素数の８０％を目安とすると
、Ｋ／ｍ　＃１．２５となる）を１フレームの時間内で
全て転送できなくなるので、この場合には、°４”が最
も適切な値となる。

フレーム同期クロック生成回路を、このように構成する
ことにより、画像のサンプルクロック（クロック１）よ
り遅い、画像の伝播クロック（クロック２）を用いるこ
とが可能となり、ビデオ信号の多大な画像無効区間を有
効に使用することで、画像処理回路の演算サイクルタイ
ムをそれだけ遅くでき、且つ、該クロック１とクロック
２とはフレーム単位で同期しているので、画像のぶれを
無くすることができる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図は本発明のフレーム同期クロック生成回路
の原理図であり、第２図は本発明の一実施例を示した図
であって、（イ）は同期クロック生成回路の例を示し、
（ロ）はフレーム有効信号変換回路（クロックｌ−＞ク
ロック２）の例を示し、（ハ）はフレーム有効信号逆変
換回路（クロック２→クロツクｌ）の例を示し、（ロ）
、（ハ）において、（ａ）は回路例を示し、（ｂ）は動
作タイムチャートを示しており、第１図、第２図におけ
る同期クロツク生成回路１．フレーム有効信実施するの
に必要な手段である。尚、企図を通して同じ符号は同じ
対象物を示している。

以下、第１図を参照しながら第２図によって、本発明の
フレーム同期クロック生成回路の構成と動作を説明する
。

本実施例においては、前述の約数ｋ・５，ｍ・４の場合
を例にして説明する。勿論、他の約数であってでも良い
わけであるが、ｋ＋ｍを大きくすると、同期クロック生
成回路の構成に必要なハードウェア量が増加し、逆に、
ｋ，ｍを小さくすると、ｋ／ｉ比を全画素数／有効画素
数の比に近い適切な値に保てなくなるので、本実施例が
最も適切な例といえる。

先ず、本実施例においては、例えば、画像を回転した時
等に画像の歪が出ないようにすることを前提として、画
素の縦／横＝１／１とすると、前述のＥＩＡ　Ｒ３−１
７０規格で決まる有効画素数（４８ｏライン×６４０画
素）から、画像のサンプルクロック（クロック１）の周
波数＝１２．２５７　ＭＢ２　（周期（ＴＩ）−８１，
５８６ｎｓ　）　となる。

すると、■ライン周期（１Ｈ）＝Ｔｌ×ｎがら、ｎ＝６
３．５μｓ　／８１．５８６　ｎｓ　＝７７９となる。

前述のようにして、５２５×ｎの約数であるに＝５とし
、ｎ＋＝に−１・４とすると、Ｔ２／Ｔｌ・ｋ／ｓ＝５
／４となるので、伝播クロック（Ｔ２）　（クロック２
）の周期＝８１．５８６Ｘ５／４　＝１０１．９８３　
ｎｓ　（周波数＝９．８０６　ＭＢ２となり、分周して
、該クロ７り１　（ＴＩ）■、クロック２　（Ｔ２）■
を得る為の原クロック■の周期＝ＴＩＸＩ／４−Ｔ２Ｘ
１１５　＝２０．３９７　ｎｓ　　（周波数＝４９．０
２８Ｍ　Ｈｚ　）　となる。

この原クロック■を使用して、上記クロック１■、クロ
ック２■を生成する為の同期クロック生成回路１の具体
例を第２図（イ）に示しである。

該同期クロック生成回路１のカウンタ１１においては、
リップルキャリーが出力される毎に、ロード値３．ロー
ド値４が、それぞれ、“１′に設定されるので、１６進
数で°１２′がロードされることになり、２ビツト目の
出力（ＱＢ）で見ていると、００１１′の繰り返しパタ
ーンが得られる。　（（ロ）、（ハ）図のクロック１参
照） 同様にして、カウンタ１２においては、リップルキャリ
ーが出力される毎に、ロード値１．ロード値２．及びロ
ード値４が、それぞれ、１′　に設定されるので、１６
進数で°１１゛がロードされることになり、２ビツト目
の出力（ＱＢ）で見ていると、°００１１１’　の繰り
返しパターンが得られる。　（（ロ）。

（ハ）図のクロック２参照） 尚、この場合、該クロック２■の「オン／オフ比」は５
０％でなくなるが、図示していない補正回路で５０％に
補正して使用される。

第２図（ロ）はフレーム有効信号変換回路２の構成例と
、その動作タイムチャートを示している。

本フレーム有効信号変換回路２においては、テレビカメ
ラからのフレーム同期信号（ＦＳ）を、ＣＫレジスタ２
１において、上記クロック１■で捕捉して有効フレーム
イネーブル（Ｆｉｌ！　ｉｏ、ＦＢ　２０．・−）■を
生成し、該有効フレームイネ−プル（ＦＢ　１０．ＦＢ
　２０．・−・）■を画像演算回路２２においては、同
様のＣＫレジスタ２２１において、上記クロック２■で
捕捉することで、該画像演算回路２２での演算期間を規
定する有効フレームイネーブル（ＦＢ　１１゜ＦＥ　２
１．・・−）を出力するように動作する。

従って、該画像演算回路２２においては、該有効フレー
ムイネーブル（ＦＢ　１１．ＦＥ　２１．−’）内のク
ロック２■を用いて、画像処理を行うことになる。

（ロ）図（ｂ）の動作タイムチャートから明らかな如く
、有効フレームイネーブル（ＦＥ　１０．ＦＥ　２０゜
・−・）■と有効フレームイネーブル（ＦＲ１１，ＦＢ
　２１゜・・）との相対関係は、本実施例の場合、テレ
ビカメラからのフレーム同期信号（ＦＳ）とクロック１
■との相対関係によって、５つのパターンが得られるが
、−度、何れかのパターンに同期すると、以降は、同じ
タイミングで有効フレームイネーブル（ＰＨ１１，ＰＥ
、　２１．・・−）が得られるので、フレーム間で画像
にぶれが生じることはない。

又、該画像演算回路２２内でのクロック２■のサンプル
タイムは、前述のように、１０１．９８３　ｎｓである
ので、サンプルクロック　（クロック１）のサイクルタ
イム８１．５８６　ｎｓから１０１．９８３　ｎｓに落
として使用でき、ビデオ信号の無効期間を有効に使用し
て画像処理を行うことができることになる。

第２図（ハ）はフレーム有効信号逆変換回路３の構成例
と、その動作タイムチャートを示している。

本フレーム有効信号逆変換回路３においては、画像演算
回路２２内でのクロック２■によって動作するフリップ
フロップ（ＦＰ）の出力信号を、ＣＫレジスタ３１にお
いて、上記クロック２■で捕捉して有効フレーム・イネ
ーブル（ＦＥ　１１．ＦＥ　２１．−・−）■を生成し
、該有効フレームイネーブル（ＦＥ　１１．Ｆｅ１２．
・・・−）■を該フレーム有効信号逆変換回路３におい
ては、同様のＣＫレジスタ３２において、上記クロック
１■で捕捉することで、該画像演算回路２２での出力タ
イミングを規定する有効フレ−ムイネーブル（ＦＥ　１
２．ＰＨ２２，・−・・）を出力するように動作する。

従って、該フレーム有効信号逆変換回路３においては、
該有効フレームイネーブル（ＦＢ　１２．ＦＢ　２２゜
−）内のクロック１■を用いて、画像処理結果を外部に
出力することになる。

（ハ）図（ｂ）の動作タイムチャートから明らかな如く
、有効フレームイネーブル（ＦＩＥ　１１．ＦＥ２１゜
−・・）■とフレームイネーブル（ＦＥ　１２．ＦＥ　
２２．−＞との相対関係は、本実施例の場合、画像演算
回路２２からのフリップフロップ（ＦＰ）出力とクロッ
ク２■との相対関係によって、５つのパターンが得られ
るが、−度、何れかのパターンに同期すると、以降は、
同じタイミングで有効フレームイネーブル（ＦＥ　１２
．ＦＢ　２２．−・−）が得られるので、フレーム間で
出力画像にぶれが生じることはない。

このように、本発明は、ビデオ信号を直接処理するビデ
オレート画像処理装置において、入力となるアナログ画
像信号をサンプルするクロック１■と、ディジタル画像
をビデオレートで処理する内部回路で取り扱う伝播クロ
ック２■とが異なる場合に、次々と入力される画像のフ
レーム単位の同期をとる為のクロックを生成するのに、
原クロック■を分周して、クロック１■と、クロック２
■とを生成すると共に、該クロック２■をクロック１■
の（１フレームの無効期間を含めた区間で扱うことがで
きる全画素数（５２５ｎ）の約数に／該約数ｋから少な
くとも１′を引いた値ｍ）倍して求めることで、クロッ
ク１のとクロック２■との同期を取りながら、該クロッ
ク２■の周期（Ｔ２）で画像の有効画素（全画素数の約
８０％）の全てを転送でき、且つクロック１■より周期
を長（して演算時間を長くするようにした所に特徴があ
る。

〔発明の効果〕

以上、詳細に説明したように、本発明のフレーム同期ク
ロック生成回路は、ビデオ信号を直接処理するビデオレ
ート画像処理装置において、入力となるアナログ画像信
号をサンプルするクロック１■と、ディジタル画像をビ
デオレートで処理する内部回路で取り扱う伝播クロック
２■とが異なる場合に、次々と入力される画像のフレー
ム単位の同期をとる為のクロックを生成する回路を構成
するのに、上記サンプルクロック１■と、伝播クロック
２■を１つの原クロック■から分周して生成する同期ク
ロック生成回路と、画像のフレーム有効信号（ＦＥＩＯ
〜）■をサンプルクロック同期がら伝播クロック同期へ
変換するフレーム有効信号変換回路と、該変換されたフ
レーム有効信号（ＦＢ１１〜）■ヲ伝播クロック同期か
らサンプルクロック同期へ逆変換するフレーム有効信号
逆変換回路とを有し、Ｔ１周期で画像をサンプルして、
１ライン周期（１Ｈ）＝Ｔ１ｘｎ　（ｎは１ラインの画
素数で、正の整数）としたとき、上記伝播クロック２の
取りえる周期Ｔ２として、Ｔ２＝ＴＩＸＫ／ｍ　、但し
、Ｋは５２５×ｎの約数９ｍは１〜（ｋ−１）の値のど
れがであって、且つ、上記Ｔ２の周期で画像の有効画素
が全て転送できることの条件によって決定するようにし
たものであるので、画像のサンプルクロック　（クロッ
ク１）■より遅い、画像の伝播クロック　（クロック２
）■を用いることが可能となり、ビデオ信号の多大な画
像無効区間を有効に使用することで、画像処理回路の演
算サイクルタイムをそれだけ遅くでき、且つ、該クロッ
ク１■とクロック２■とはフレーム単位で同期している
ので、画像のぶれを無くすることができる効果がある。

【図面の簡単な説明】

第１図は本発明のフレーム同期クロック生成回路の原理
図。 第２図は本発明の一実施例を示した図。 第３図は従来のビデオレート画像処理装置の構成例を示
した図。 第４図はビデオ信号内の画像無効区間を示した図。 である。 図面において、 １は同期クロック生成回路。 １１．１２はカウンタ。 ２はフレーム有効信号変換回路（クロック１峙りロック
２）。 ２１，２２１はＣＫレジスタ、２２は画像演算回路。 ３はフレーム有効信号逆変換回路（クロック２悼クロツ
ク１）。 ３１．３２はＣＫレジスタ。 ５はビデオレート画像処理装置。 ５１は画像演算回路、　　６は画像バッファ装置。 ■はクロック１゜ ■はクロック２．又は伝播クロック２゜■は原クロック
。 ■はフレーム有効信号、又は、有効フレームイネプル（
ＦＢＩＯ〜）。 ■はフレーム有効信号、又は、有効フレームイネーブル
（ＦＥＩＩ〜）１ 本金朗め フレーム同甚月クロッ２生１６ｑ、ｌ１ｉｉｌ路の源（
１図（イ） 木金明ｎ−実方己例ｔ　７ｒ、Ｌｋ図 ｙ６２　　図（イのす

Claims (1)

1. 【特許請求の範囲】 ビデオ信号を直接処理するビデオレート画像処理装置に
   おいて、 入力となるアナログ画像信号をサンプルするクロック１
   （［１］）と、ディジタル画像をビデオレートで処理す
   る内部回路で取り扱う伝播クロック２（２）とが異なる
   場合に、次々と入力される画像のフレーム単位の同期を
   とる為のクロックを生成する回路であって、上記サンプ
   ルクロック１（［１］）と、伝播クロック１（［２］）
   を１つの原クロック（［３］）から分周して生成する同
   期クロック生成回路（１）と、画像のフレーム有効信号
   （ＦＥ１０〜）（［４］）をサンプルクロック同期から
   伝播クロック同期へ変換するフレーム有効信号変換回路
   （２）と、 該変換されたフレーム有効信号（ＦＥ１１〜）（［３］
   ）を伝播クロック同期からサンプルクロック同期へ逆変
   換するフレーム有効信号逆変換回路（３）とを有し、 Ｔ１周期で画像をサンプルして、１ライン周期（１Ｈ）
   ＝Ｔ１×ｎ（ｎは１ラインの画素数で、正の整数）とし
   たとき、 上記伝播クロック２（［２］）の取り得る周期Ｔ２とし
   て、 Ｔ２＝Ｔ１×ｋ／ｍ 但し、ｋは５２５×ｎの約数 ｍは１〜（ｋ−１）の値のどれかであって、且つ、 上記Ｔ２の周期で画像の有効画素が全て転送できること の条件によって決定されることを特徴とするフレーム同
   期クロック生成回路。