JPH03289232A - 非同期読み出し回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル回路にネ・いてＮビットデータバス
上のデータのＮビット出力バスへの非同期読み出し回路
に関するものである。

〔従来の技術〕

従来、ＮビットデータバスのＮビット出力バスへのデー
タ読み出しでは、Ｎビットデータバス上のデータに同期
した所定周期のタイミング信号とデータ読み出し非同期
リード信号と論理積回路へ入力し、この論理積回路の出
力をサンプリング信号としてＮビットデータバス上のデ
ータ’ｔ−Ｄ　Ｗ　７リツプフロツプ回路にラッチして
いた。

〔発明が解決しようとする課題〕

上述した従来の非同期読み出し回路では、タイミング信
号と非同期リード信号の位相が接近したとき、論理積回
路の出力パルス幅が非常に狭いものとなる場合がある。

このとき、Ｎビットデータバス上のデータをラッチする
Ｄ型フリップ７０ツブ回路□シいて、各ビットに対応す
るフリップフロップ回路で上記論理積回路の出力パルス
がラッチパルスとして有効となるかどうか不安定な状態
となシ、データバス上のデータを正確にラッチできない
という課題があった。

〔課題を解決するための手段〕

本発明の非同期読み出し回路は、システム内のＮビット
構成のデータバス上にあるデータを、Ｎビット構成の出
力バスに読み出す非同期読み出し回路にかいて、Ｎビッ
トデータバス上のデータに同期した所定周期のタイミン
グ信号と、データ読み出し非同期リード信号とを入力し
同期リード信号を出力する第１のＤ型フリップフロップ
回路と、この第１のＤ型りリップフロツブ回路から出力
される同期リード信号と上記Ｎビットデータバス上のデ
ータに同期した所定周期のタイミング信号を入力しサン
プリング信号を出力する論理積回路と、この論理積回路
からのサンプリング信号を入力しＮビットデータバス上
のデータをラッチする第２のＤｆｆｉフリップフロップ
回路と、データ読み出し非同期リード信号を入力し、ラ
ッチされたＮビットデータｔ−Ｎビット出力バスへ出力
するスリーステートバッファ回路を有し、Ｎビットデー
タバス上のデータを非同期にＮビット出力バスへ読み出
せるようにしたものである。

〔作用〕

本発明にかいては、ディジタル回路に）いてＮビットデ
ータバス上のデータのＮビット出力バスへの非同期読み
出しの際、データバス上のデータを常に正確に読み出す
。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明の一実施例を示すブロック図である。

図において、１はシステム内の入力ディジタル信号１０
’を入力してカウント動作を行うＮビットカウンタ回路
、２，３はインバータ回路、４はＮビットデータバス上
のデータに同期した所定周期のタイミング信号と、デー
タ読み出し非同期リード信号とを入力し同期リード信号
５０ｔ−出力するＤ型フリップフロップ回路、５はこの
Ｄ型フリップ７０ツブ回路４から出力される同期リード
信号５０とＮビットデータバス上のデータに同期した所
定周期のタイミング信号４０を入力しサンプリング信号
６０を出力する論理積回路、６はこの論理積回路５から
のサンプリング信号６０を入力しＮビットデータバス上
のデータをラッチするＤ型フリップフロップ回路、７は
データ読み出し非同期リード信号を入力し、ラッチされ
たＮビットデータｉＮビット出力バスへ出力するスリー
ステートバッファ回路、８は出力バスである。

第２図は第１図の動作説明に供するタイムチャートで、
（、）は入力ディジタル信号ｌＯを示したものであシ、
（ｂ）は非同期リード信号３０　、　（ｅ）はタイミン
グ信号４０　、（ｄ）は同期リード信号５０　、（ｅ）
はサンプリング信号６０　、（ｆ）＃ｉ出力パス８を示
したものである。

そして、（ｆ）に示す出力バス８にシける亀はノ・イ・
インピーダンスを示し、ｂはデータを示す。

つぎに第１図に示す実施例の動作を第２図を参照して説
明する。

い筐、本発明の実施例としてシステム内ディジタル信号
を入力してカウント動作を行うＮビット構成のカウンタ
出力を、Ｎビット出力バスへ非同期で読み出す場合につ
いて説明する。つｇ、上述したＮビットデータバス上の
データがＮビットカウンタのカウント出力に相当する。

１ず、Ｎビット構成のＮビットカウンタ回路１は入力デ
ィジタル信号１０が立ち上がる度にカウント動作を行い
、その結果をＮビットデータ信号２０として出力する。

そして、入力ディジタル信号１０と非同期のカウンタ出
力データ読み出し信号である非同期リード信号３０は、
データ読み出し状態でない場合ｒＬＪとなっている。こ
のとき、Ｄ型フリップフロップ回路４の出力である同期
リード信号５０はｒＨＪとなる。

そして、入力ディジタル信号１０と同一クロックで動作
しているシステム内の一定周期信号であるタイミング信
号４０は、同期リード信号５０と論理積回路５で論理積
をとられサンプリング信号６０となりＳＮビットカウン
タ回路１の出力信号をラッチするＤ型フリップフロップ
回路６へ入力される。

いま、同期リード信号５０がｒＨＪなのでタイミング信
号４０は、そのままサンプリング信号６０となる。この
サンプリング信号６０がｒＬＪからｒＨＪに変化する度
にカウンタ出力のＮビットデータ信号２０ｔ−Ｄ型フリ
ップ７０ツブ回路６がラッチする。

つぎに、入力ディジタル信号１０と非同期のカウンタ出
力読み出し信号である非同期リード信号３０がデータ読
み出し状態である「Ｈ」（時刻１１）となった場合、ス
リーステートバッファ回路７の出力はハイ・インピーダ
ンス状態からＤ型フリップフロップ回路６の出力信号へ
と変化し、出力バス８ヘデータが出力される。また、非
同期リード信号３０はＤ型フリップフロップ回路４で入
力ディジタル信号１０と同期しているタイミング信号４
０の立ち下がシで同期がとられ、入力ディジタル信号ｌ
Ｏに同期した同期リード信号５０となる。

このとき、同期リード信号５０は入力ディジタル信号１
０に同期したタイミングでｒＨＪから「Ｌ」へ変化する
（時刻ｔｚ）。このため、論理積回路５の出力であるサ
ンプリング信号６０Ｆｉ、ｒＬＪ　Ｋ固定され、Ｄ型り
リップフロツブ回路６はラッチ動作を停止し出力データ
をその１１保持する。

つぎに、非同期リード信号３０がデータ読み出し停止状
態であるｒＬＪに戻ったとき（時刻ｔｓ）、スリーステ
ートバッファ回路７の出力は再びハイ・インピーダンス
状態になる。さらに、非同期リード信号３０の変化がＤ
型フリップフロップ回路４に伝わると、タイミング信号
４０によシ入カデイジタル信号１０と同期したタイミン
グに変換され、その結果、同期リード信号５０はｒＬＪ
からｒＨＪに変わる（時刻１４）。そして、論理積回路
５の出力であるサンプリング信号６０はｒＬＪ固定状態
からタイミング信号４０と同じ動作となる。

この結果、Ｎビットカウンタ回路１の出力のラッチ金行
なうＤ型フリップ７０ツブ回路６＃ｉ再びカウンタ出力
のラッチ動作を行なう。

〔発明の効果〕

以上説明したように本発明は、ディジタル回路において
Ｎビットデータバス上のデータのＮビット出力バスへの
非同期読み出しの際、データバス上のデータを常に正確
に読み出すことができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作説明に供するタイムチャートである。 １・・・・Ｎビットカウンタ回路、２．３−−・・イン
バータ回路、４・・・・Ｄ型７リツプフロツプ回路、５
・・・・論理積回路、６・・・・Ｄ型フリップ７０ツブ
回路、７・・・・スリーステートバッファ回路、８ａ・
・・出力バス。

Claims (1)

【特許請求の範囲】
1. システム内のＮビット（ｎ：データのビット数を表わす
   正の整数）構成のデータバス上にあるデータを、Ｎビッ
   ト構成の出力バスに読み出す非同期読み出し回路におい
   て、Ｎビットデータバス上のデータに同期した所定周期
   のタイミング信号と、データ読み出し非同期リード信号
   とを入力し同期リード信号を出力する第１のＤ型フリッ
   プフロップ回路と、この第１のＤ型フリップフロップ回
   路から出力される同期リード信号と前記Ｎビットデータ
   バス上のデータに同期した所定周期のタイミング信号を
   入力しサンプリング信号を出力する論理積回路と、この
   論理積回路からのサンプリング信号を入力しＮビットデ
   ータバス上のデータをラッチする第２のＤ型フリップフ
   ロップ回路と、データ読み出し非同期リード信号を入力
   し、ラツチされたＮビットデータをＮビット出力バスへ
   出力するスリーステートバッファ回路を有し、Ｎビット
   データバス上のデータを非同期にＮビット出力バスへ読
   み出せるようにしたことを特徴とする非同期読み出し回
   路。