JPH0432824Y2 - - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） 本考案は１：ｎのデマルチプレクサ回路に関す
るものである。

（従来の技術） 従来のデマルチプレクサ回路は、文献、電子通
信学会技術研究報告ED85−155（1986年１月22日）
第97頁〜第104頁に開示され、第２図ａに示す
１：４デマルチプレクサ回路について述べられて
いる。第２図ａに示すように、このデマルチプレ
クサ回路は、フリツプフロツプ（以下FFという）
３０とFF３１で1/4分周回路を構成し、FF３２
〜FF３５がシフトレジスタを構成し、FF３６〜
FF３９がデータ出力用回路を構成している。こ
の動作は、まずデータ端子DAから入力された外
部データ入力信号ｄ（第２図ｂ参照）がFF３２〜
FF３５のシフトレジスタに読み込まれる。この
シフトレジスタに出力Ｑは、データ出力用回路の
FF３６〜３９のデータ入力Ｄに接続され、また
FF３６〜３９のクロツク入力Ｃには1/4分周回路
の出力Ｑが接続されているためシフトレジスタか
らデータ出力用回路へのデータの転送は外部クロ
ツク入力信号ｃ（第２図ｂ参照）の周期の４倍の
周期で行われる。そのためFF３６〜３９からは、
第２図ｂに示すように、外部データ入力信号ｄの
うち外部クロツク入力信号ｃの４クロツクごとに
対応し、かつそれぞれ１クロツク分だけずれた部
分のデータ出力信号３６ｑ〜３９ｑを出力するこ
とによつて、外部データ入力信号ｄの〜にそ
れぞれ対応する出力信号３６ｑ〜３９ｑを出力し
デマルチプレクサ回路の動作を行つている。

（考案が解決しようとする問題点） しかしながら、前記構成のデマルチプレクサ回
路では、構成するFFのうち一部のFF（第２図ａ
の例ではFF３２〜FF３５）のクロツク入力及び
データ入力に、共に高速信号である外部クロツク
入力信号及び外部データ入力信号が入力されるた
め、これらのFFによつてデマルチプレクサ回路
の動作速度が制限され且つ安定な動作をしないと
いう問題点があつた。さらに、異なるタイミング
で出力されるクロツク信号で動作するFF間で転
送する部分（第２図ａの例ではFF３２とFF３
６、FF３３とFF３７、FF３４とFF３８、FF３
５とFF３９の各組合わせ）がありタイミングの
調整が難しいという問題点があつた。

そこでこの発明の目的は、動作速度が速く且つ
安定に動作するデマルチプレクサ回路を提供する
ことにある。

（問題点を解決するための手段） 本考案は前記問題点を解決するために、１：ｎ
のデマルチプレクサ回路において、複数のフリツ
プフロツプから成り、クロツク信号を１／ｎ（ｎ
は２以上の整数）に分周した分周信号を出力した
分周回路と複数のフリツプフロツプ、好ましくは
ｎ＋１個のフリツプフロツプから成り、前記分周
信号と前記クロツク信号とが入力され前記分周信
号をシフトしたシフト信号を出力するシフト回路
と、ｎ個のフリツプフロツプから成り、データ信
号を前記シフト信号に応じて取り込みこの取り込
み信号を出力するデータ取り込み回路と、ｎ個の
フリツプフロツプから成り、前記取り込み信号を
前記シフト信号に応じて出力するデータ出力回路
とを設けたものである。

（作用） 本考案によれば、以上説明したようにデマルチ
プレクサ回路を構成する全てのFFにおいて、同
一のFFのクロツク入力及びデータ入力の両方に
高速信号である外部クロツク入力信号及び外部デ
ータ入力信号が入力されることがなく、かつ異な
るタイミングで出力されるクロツク信号で動作す
るFF間でのデータを転送する部分がなく一部の
FFに動作速度が制限されることなく安定な動作
を行うデマルチプレクサ回路を得ることができ
る。

（実施例） 第１図ａは、本考案の実施例を説明するための
１：４デマルチプレクサの回路図であり、第１図
ｂは第１図ａに示したデマルチプレクサ回路の動
作を説明するためのタイムチヤートである。以
下、図面を用いて説明する。

まず、第１図ａに示すように、本考案のデマル
チプレクサ回路は、FF１０１とFF１０２とで構
成される1/4分周回路と、FF１０３〜FF１０
７で構成されるシフトレジスタと、FF１０８
〜FF１１１で構成されるデータ取り込み回路
と、FF１１２〜FF１１５で構成されるデータ出
力回路とで構成されている。その動作は、クロ
ツク端子CKから1/4分周回路に入力される外部
クロツク入力信号ｃ（第１図ｂ参照）がこの1/4分
周回路において1/4分周され、次段のシフトレ
ジスタにおいて１クロツクずつシフトした信号
が出力され、データ取り込み回路においてこの
シフトした信号をクロツク入力としてデータ端子
DAからの外部データ入力信号ｄ（第１図ｂ参照）
を読み込み、データ出力回路において、1/4分
周されたクロツク信号をクロツク入力としてデー
タ取り込み回路からの出力を読み込むことによ
り、各データが同一タイミングで出力されるよう
にしている。

第１図ｂにおいて、ｃは外部クロツク入力信
号、ｄは外部データ入力信号、１０１ｑ〜１１５
ｑはそれぞれFF１０１〜FF１１５の出力信号を
示している。第１図ｂに示すように、シフトレジ
スタへの入力は、ランダム信号ではなく外部ク
ロツク入力信号ｃを1/4分周した信号１０２ｑを
考慮すればよく、シフトレジスタの最適化、高
速化が行いやすい。また、データ取り込み回路
の読み込み動作としては、FF１０８〜FF１１１
のデータ入力に入力される外部データ入力信号ｄ
とクロツク入力Ｃに入力される信号１０３ｑ〜１
０６ｑのタイミングが問題であるが、本構成の場
合、FF１０８〜FF１１１のクロツク入力Ｃに入
力される信号は、FF１０３〜FF１０７で構成さ
れるシフトレジスタからの出力信号であるので
タイミングを変えることはできないが、データ入
力Ｄに入力される信号は外部からの信号であるの
でタイミングを調整することが可能である。その
ためFF１０８〜FF１１１のデータ入力Ｄとクロ
ツク入力Ｃに入力される信号のタイミングを調整
することが可能となり高速でかつ安定な読み込み
動作をさせることが可能となる。また、本考案の
実施例ではFF１０１，FF１０２で構成される分
周回路の出力信号１０２ｑあるいはＦ１０３〜
Ｆ１０７で構成されるシフトレジスタの各段の
出力信号１０３ｑ〜１０６ｑのフアンアウトを同
一にするためにFF１０７の出力信号１０７ｑを
データ出力回路のクロツク入力として用いてい
るが、フアンアウトが無視できる場合、分周回路
の出力信号１０１ｑ，１０２ｑあるいはFF１
０３〜FF１０６の出力信号１０３ｑ〜１０６ｑ
のうちの１つを用いても良い。この場合当然なが
らフリツプフロツプFF１０７は不要となる。

一般に、FFの動作として問題となるのは、FF
のデータ入力Ｄに入力される信号とクロツク入力
Ｃに入力される信号とのタイミング及びそれらの
周期である。第２図ａに示す従来の回路ではシフ
トレジスタを構成するFF３２〜FF３５のクロツ
ク入力Ｃに入力される信号ｃの周期とデータ入力
Ｄに入力される信号ｄの幅が同一であり最も厳し
い条件となる。これに対して第１図ａに示す本考
案の構成ではFF１０１〜FF１０７のクロツク入
力Ｃには第１図ｂに示すように外部クロツク入力
信号ｃが入力されるがデータ入力Ｄには外部クロ
ツク信号ｃの４倍の周期の信号が入力される。ま
たFF１０８〜FF１１１のデータ入力Ｄには外部
クロツク入力信号ｃの周期と同じ幅の信号が入力
されるがクロツク入力Ｃにはその４倍の周期の信
号が入力される。またFF１１２〜FF１１５に
は、データ入力Ｄにもクロツク入力Ｃにも周期の
長い信号が入力される。以上のように、本考案の
実施例によれば各FFは最適化しやすくなる。

また、第２図ａに示す従来の回路では、データ
取り込み回路のシフトレジスタ（FF３２〜
３５）からの各出力信号３２ｑ〜３５ｑと、デー
タ出力用のFF３６〜FF３９のクロツク入力Ｃに
入力される分周回路の出力信号３１ｑとのタイ
ミングが動作に大きく影響する。ところで、第１
のFFの出力Ｑを次段の第２のFFのデータ入力Ｄ
に入力する場合、この２つのFFのクロツク入力
Ｃに共通のクロツク信号が印加されている場合に
は、シフトレジスタの構成からもわかるように第
２のFFのデータ入力Ｄに入る信号とクロツク信
号のタイミングは自動的に良好なタイミングとな
る。ところが第１のFFと第２のFFのクロツク信
号が共通でない場合には、第２のFFのクロツク
信号とデータ信号のタイミングは自動的には良好
ではない。そのためそこを最適化しなければなら
ない。従来の回路ではFF３６〜FF３９のデータ
入力ＤにはFF３２〜FF３５の出力Ｑが接続され
ているが、FF３２〜FF３５のクロツク信号と
FF３６〜FF３９のクロツク信号は別のものを用
いている。（FF３２〜FF３５のクロツク信号に
対してFF３６〜FF３９に入力されるクロツク信
号はFF３０とFF３１の遅延分だけのずれがあ
る）そのため、FF３６〜FF３９のデータ入力Ｄ
とクロツク入力Ｃに入力される信号のタイミング
は最適になるように調整しなければならない。し
かもこの部分は前述したようにデマルチプレクサ
回路の動作に大きく影響する部分である。

一方、第１図ａに示す本考案の回路では分周回
路からシフトレジスタの部分でＱ出力とＤ入
力の接続があるが、これらのFFは同一のクロツ
クで動作している。またFF１０３〜１０７のシ
フトレジスタからの信号１０３ｑ〜１０７ｑは同
一のタイミングで出力されておりFF１０８〜FF
１１１とFF１１２〜１１５は同じタイミングで
出力されるクロツク信号により動作することにな
り、FF１０８〜FF１１１とFF１１２〜FF１１
５の間のデータの転送は、自動的に良好なタイミ
ングで行われる。このように本考案では、異なる
タイミングで出力されるクロツク信号で動作する
FF間でのデータの転送がないため安定に動作す
るデマルチプレクサ回路が得られる。

（考案の効果） 以上、詳細に説明したように本考案によれば、
１：ｎデマルチプレクサ回路を動作させる際に問
題となる信号間のタイミングにおいて大きなマー
ジンを有しているので、高速で安定なデマルチプ
レクサ回路が構成できる。また、その動作速度に
ついては、FFの動作限界周波数近くで動作可能
なデマルチプレクサ回路が得られる。

【図面の簡単な説明】

第１図ａは、本考案の実施例を説明するための
１：４デマルチプレクサの回路図であり、第１図
ｂはその動作を説明するためのタイムチヤートで
あり、第２図ａは従来の１：４デマルチプレクサ
回路図であり、第２図ｂはその動作を説明するた
めのタイムチヤートである。 ……分周回路、……シフトレジスタ、…
…データ取り込み回路、……データ出力回路、
DA……データ端子、CK……クロツク端子、１
０１〜１１５，３０〜３９……FF、Ｄ……デー
タ入力、Ｃ……クロツク入力、Ｑ，……出力、
ｃ……外部クロツク入力信号、１０１ｑ〜１１５
ｑ，３０〜３９ｑ……出力信号、ｄ……外部デー
タ入力信号、〜……各対応の出力信号。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) 複数のフリツプフロツプからなり、クロツク
   信号を１／ｎ（ｎは２以上の整数）に分周した
   信号を出力する分周回路と、 ｎ個またはｎ＋１個のフリツプフロツプから
   なり、前記分周信号と前記クロツク信号とが入
   力され、初段から最終段のフリツプフロツプに
   わたり順次１クロツクずつシフトしたシフト信
   号を出力するシフト回路と、 ｎ個のフリツプフロツプからなり、各段のフ
   リツプフロツプに前記１クロツクずつシフトし
   たシフト信号がクロツク信号として順次入力さ
   れ、前記シフト信号に応じてデータ信号を取り
   込み該取り込み信号を出力するデータ取り込み
   回路と、 ｎ個のフリツプフロツプからなり、前記１ク
   ロツクずつシフトしたシフト信号のうちの１つ
   がクロツク信号として入力され、前記取り込み
   信号を前記シフト信号に応じて出力するデータ
   出力回路と を備えてなることを特徴とするデマルチプレク
   サ回路。 (2) 前記シフト回路がｎ＋１個のフリツプフロツ
   プからなり、その最終段のフリツプフロツプか
   ら出力される前記シフト信号が、クロツク信号
   として前記データ出力回路に入力されることを
   特徴とする実用新案登録請求の範囲第１項記載
   のデマルチプレクサ回路。