JPS5972227A - 直並列変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する分野〕 本発明は、直列入力データを並列出力データに、あるい
は並列入力データを直列出力データに、高速に変換する
回路に関するものである。

〔従来技術〕

第１図に従来の直並列変換回路の構成例を示す。

第１図は４ビット単位の直列信号を並列信号に、あるい
は並列信号を直列信号に変換する回路で、４〜７は直列
（並列）信号入力端子、８〜１１＆ま並列（直列）信号
出力端子、■−１〜１−４（まＤタイプフリップフロッ
プで構成されるシフトレジスタ、２−１〜２−４は同じ
くＤタイプクリップで構成されるレジスタ、３−１〜３
−４　＋−１４人力１出力のセレクタ、１５はメインク
ロック、１６と１７＆！セレクタの制御信号を示してい
る。第２図は該直並列変換回路の動作を説明するための
タイミングチャートである。

入力端子４にはメインクロック１５に同期してり。、Ｄ
ｌいＤ２ｏ、Ｄ３い・・・と順番に４ビット単位の信号
が入って来る。同様に、入力端子５にはＤｏｌ、Ｄｌｌ
、Ｄ　　Ｄ、・・・、入力端子６にはり。２、Ｄｌ２、
Ｄ２□、Ｄ３□、２１％　　　　ｓｔ ・・・、入力端子７にはり。３、Ｄ１３、Ｄ２３、Ｄ３
３、・・・と順番に４ビツト単位の信号が人って来る。

メインクロック１５により４ビツト分の信号がそれぞれ
シフトレジスタ１−１〜１−４に転送されると、各４ビ
ツトの信号はそれぞれ４ピツト構成のレジスタ２−１〜
２−４に同時に格納される。４人力１出力のセレクタ３
−１〜３−４はレジスタ２−１〜２−４の定まった箇所
よりデータを収集し、制御信号１６と１７に従い、かつ
、メインクロック１５に同期して、それぞれ１ビツトず
つ出力端子８〜１１に出力していく。例えば制御信号１
６と１７が共に°゛Ｏ″のときは、４人力のうち２−１
からの信号を出力し、制御信号１６がＮ　１　ｕで１７
がＮ　Ｏ１１のときは２−２からの信号を出力する。

このようにして、入力端子４の直列入力（ＩＪｏｏ、Ｄ
ｌいＤ２ｏ、Ｄ３゜）は回路で決まる・時間遅りの後、
並列データ（Ｄｏｏ、ＤｌＧ”２０．Ｄｌ０　）に変換
されて出力される。入力端子５．６，７の直着入力（Ｄ
ｏｌｌ、ｒＤｌｌ、Ｄ２１、Ｄ３１）、（Ｄｏ２、Ｄ１
□、Ｄ２２、Ｄ３゜）、（＝Ｄｏ３、ＤｌＢ、Ｄ２３、
Ｄ３３）についても同様である。また、入力端子４〜７
のデータを並列入力（Ｌ）。。、Ｌ）。０、Ｄ。□、Ｄ
ｏ３）とみなしたときには、直列出力（Ｄ。。、Ｄ０□
、Ｄｏ２、Ｄｏ３）が出力端子８．より得りれる。並列
入力（ＤｌいＤｌｌ、Ｄ１□、１Ｊ１３　）、（Ｄ２０
、Ｄ２Ｉ、ｉ）２□、Ｌ）２３）、（Ｌ）３０−　Ｄ３
８．１．）３３）についても同様である。

ところで、第１図で示される従来の直並列変換回路は、
シフトレジスタとそのジットレジスタに転送された情報
を同時に記憶するレジスタ及び情報分配の役目を司どる
セレクタから構成されて−・る。従って、レジスタを構
成するＤタイプフリップフロップの数が多く、かつセレ
クタへの信号線が複雑であり、回路規模ならびに信号伝
搬遅延が太きいという欠点がある。第１図は４ビツトの
直並列変換回路の例であるが、８ビツトあるし・をまそ
れ以上のビット数乞扱う直並列変換回路にお（・ても同
様の欠点がある。

〔発明の目的・概要〕

本発明は上記従来の欠点を解決すべく、ｎ　Ｘ　ｎのレ
ジスタの単位回路ごとにセレクタを設け、かつ、信号の
流れを水平方向（行方向）、垂直方向（列方向）と交互
に制御することにより、直列入力データを並列出力デー
タに、あるいは並列入力データを直列入力データに高速
に変換する回路を提供することにある。

〔発明の実施例〕

第３図は本発明の一実施例の構成図であって、第１図と
同様に４ビツトの直並列変換回路を示したものである。

第３図に〕ｒ６いて、４〜７は直列（並列）信号入力端
子、８〜１１は並列（直列）信号出力端子、１２は導通
・非導通に切替わるスイッチ、１３は２人力ｌ出力のセ
レクタである。また、■と２はＤタイプフリップフロッ
プ、１４は３値出力バツフア、１５はメインクロック、
１８はデータの流れを制御する信号である。

入力端子４〜７の信号はスイッチ１２す介し、左側ある
いは下側からセレクタ１３経由で７リツプフロツプ１に
入力される。該フリップフロップに格納されたデータは
、右方向及び上方向のどちらにも転送可能な結線となっ
ている。従って、出力信号は３値出力バツフア１４を介
して右側あるいは上側から出力端子８〜１１へ取り出さ
れる。

第４図は第３図の直並列変換回路の動作原理を説明する
図である。第４・図の４×４の格子は、第３図の中心部
のＤタイプノリツブフロップ１で構成される４×４のレ
ジスタに対応している。第４図（１）は初め左側からデ
ータ（ＤｏＯ，Ｄｏｌ、Ｄｏ２、ＤＯ３）が入力される
ことを示している。それぞれ４ビツト分のデータの入力
終了後、４×４のレジスタには第４１Ｊｔｚ）に示すデ
ータが保持される。第４図１３）は次の４ビツト分のデ
ータが入るときに、レジスタの下側より入るように制御
することを示している。この時、４Ｘ４のレジスタに格
納されていたデータのうち、上側４ビット分のデータ（
ＤＯ（１−Ｄｌｏ−Ｄ２０％　Ｄｌ０）が最新入力デー
タ（”００　、Ｅｏｌ、Ｅｏ２、Ｅ０３）に押し出され
、並列出力として出力端子８〜１１に現われる。第４図
（４）は下側からそれぞれ４ビツト分のデータが人力さ
れた時の４×４のレジスタの回答を示している。次に新
たなデータが入力される時、第４図（５）に示すように
経路を切換え、左から右へと水平方向にデータ転送する
ことで、並列出力か同様に得られる。

第８図に・はいて、左側及び下側に設けられて（するス
イッチ■２．２人力１出力セレクタ１３．３値出カバツ
ファ１４．ｔｌｉｌＪ　御信号１８は入力から出力まで
の１ｄ号転送１江路の方向を１ｌＩｌＩＩＩＩｌｊ′１
−る１妨ぎをしている。すなわち、水平方向に信号が転
送される場合（゛よ、ｔｔｎＪｉ＋＋ｉｌ　１ｇ号Ｉ８
により、ｌｄ側の４つのスイッチ１２力’ＯＮ１下側の
４つのスイッチ１２はＯＦ、Ｆ’、　２人力１出力セレ
クタ１３は左に位置するＤタイプフリソプフロツ１４は
ｄｉｓａｂｌｅとなって〕ｈイインビ−ダンス状態をＩ
呆つよ５に設定される。また、垂直方向に１ｇ号カー転
送される場合は、上記の逆の状）虎となる。このように
、スイッチ１２．２人力１出力セレクタ１３．８値出力
バツフア１１１を１ｌｆｌＪ御信号１８を用（・て交互
に切購えることにより、第２図で示した直並列変換機能
を実現できる。

以上述べた様に、第８図の直並列変換回路しま、第１図
の３−１〜３−４のセレクタを分数配置し、転送時に直
並列変」婆を行ってしまうと共に、第１図の２−１〜２
−４＋のレジスタに和尚する回路をＤタイプフリップフ
ロップ８個でＸ所マせることにより、ＩＩ−Ｊｌ　ｍ規
模の角υ６或、島己線の浅閂［さの゛すｆｉ白を図って
いる。

矢に、直並列変換回路のＬＳＩ化を考ｊ社して、本発明
の回路の特長を述べる。ここで、調理ＬＳＩに採用する
デバイスとしてＣＭＯ３）ランジスタを考え１．疼トラ
ンジスタ故で従来回路との比較を行うと、４・ビットの
直並列変換回路の場合、従来回路で１１６０個に対し、
本発明の回路では１０５６個、８ビツトの場合、従来回
路で３８７２１１ｄに対し、本発明の回路では１７２８
個が必我となる。直並列変換回路が取扱うビット数が増
加するほど両者の差は拡大し、１６ビツトの場合、従来
回路で１５９Ｈυに対し、本発明の回路は５５０４個で
（斉み、本−発明の回路は回路規模が少なくて同じ機能
を達成できることがわかる。

回路規模が少ないことに加えて、第１図と第８図を比較
すればわかるように、従来回路で存在するセレクタへの
複雑な配線が本発明の回路では存在せず、不発明の回路
がＬＳＩ化し易い構成であるとぎえる。

一方、訓１＋ｌｉ信号に関しては、従来回路ではセレク
タの１１１１制御信号にΦビットの場合には２本必要と
なり、本発明の回１・ｌ）では方向１１／ｌ侠え用の１
季で済むことから不発明の回路が有利といえる。また、
制御イｄ号発生回ｊ１もは１１ｆ米回路でも、不発明の
回路でも同じで矛）る。

１′ 以上、Ｃ〜ＩＯ８ではＬＳＩを作成する場・汀について
述べたが、ネジ６明の回路のイ丁する前艮は、ｎＪＣ／
ＤＭＯ８等の１１只のデバイスを用いた場合でも、また
、ＳＳＩ、ＭＳＩをノ月いてボードレベルで回路を作る
場合でも、１四ら変ることはない。

〔発明の′−力”４た〕 以上説明したように、奉・発明の＋＋ｉｆ並列変換回路
は回路規模が少な（，１記線も容易であることから、低
消′訛亀力で歩留りの艮いＬＳＩを作成するのに適して
おり、直並列変換回路の高性能化、神済化に大いに貢献
できる。

【図面の簡単な説明】

第１図はＵＥ来の直並列変換回路の構成図、第２図は？
Ｊ’ｙ　１図の動作を説明するためのタイミング図、第
８図はイ東：ＧＩＪＩの−′メｆ紬例の構成図、４４図
しよ第８し７１の励作原」１１１図であイ）。 １１，３・・・Ｄタイプフリップフロップ、４〜７・・
・・１１）号人力・端子、８〜１１・・・１イ号出力・
・晶子、】２・・・スイッチ、１３・・・セレクタ、】
４・・・８値出カー°（ソファ。 っ−″）、 代理人ノｆ埋士　　鈴　木　　　誠’、、’、　　’）
第４図 （１） 手続補正書（自発） 収入中）１（金１は［ ０１’１ ■、・Ｊｉ　ｌ’ｌの表７．り　　特願昭５７−１８３
４７６号２、発明　の名称　　直並列変換回路 ３、補正をする青 ・］１１ノ１との関係　　出願人 住　所東京都千代田区内幸町１丁目１番６号名　称　（
４２２）日本電信電話公社 代表者　真藤　恒 ４、代］；１ｉ人　　　う１５１ イ１　　所　　東）Ａ都／！（谷区代々木２丁目３８番
１２弓　２吊鶏ビル２０１弓５　補、Ｔｌ−によりＪ１
η加する発明の数　　なし６、補正の対象 明、ｉ′ｌｌｌ　＝Ａ：の「発明の詳細な説明」の欄７
、補正の内容 （１）明細訃第３頁丁から３行目の「直着人力」を「直
列人力」に訂正する。 （２）明細ＩＪ　２４Ｇ　４　）ｉｉ　５行目の’　（
１〕３０　％　１）３１、Ｄ３３、）」、を「九・、Ｄ
３□、Ｄ３□、Ｄ、３」に訂正する。 （３）明細・３ｇ８頁１５行目の「１５９６１１Ｎ」を
１１５２９６個」に訂正する。 （４）明細書第９貞９行目のｌ−ＣＭ（ＪＳでは」を「
Ｃへ一１ｏ５で」に訂正する。 以上

Claims (1)

【特許請求の範囲】
1. （１）ｎ個の入力端子とｎ個の出力端子とを有し、前ｉ
   Ｌ　ｎ個の人力ｙＨ’？ａ子にそれぞれ直列に入力する
   信号をＪＱ列信号に変換して前記ｎ個の出力端子から出
   力するか、あるいは前記ｎ個の入力端子に並列に入力す
   る（Ｍ号を直列信号に変換して前記ｎ個の出力端子から
   それぞれ出力する直並列変換回路において、行および列
   の両方向にデータ転送可能なｎ行ｎ列からなるレジスタ
   を設け、人力信号をｎ回行方同に転送した後、ｎ回列方
   向に出力する動作と、入力信号をｎ回列方向に転送した
   後、ｎ回行方向に出力する動作を交互に繰り返すことに
   より、直列入力信号を並列出力信号に、あるいは並列入
   力信号を直列出力信号に変換することを、侍畝とする直
   並列変換回路。