JPH0348520B2 - - Google Patents
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- JPH0348520B2 JPH0348520B2 JP60011205A JP1120585A JPH0348520B2 JP H0348520 B2 JPH0348520 B2 JP H0348520B2 JP 60011205 A JP60011205 A JP 60011205A JP 1120585 A JP1120585 A JP 1120585A JP H0348520 B2 JPH0348520 B2 JP H0348520B2
- Authority
- JP
- Japan
- Prior art keywords
- latch
- clock
- bit
- scrolling
- parallel data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- 230000000630 rising effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Description
産業上の利用分野
本発明は、並列データの水平スクロール回路に
関するものである。 従来の技術 従来の水平スクロール回路では、第６図に示す
ようにＭビツト並列データ２６をラツチクロツク
CK５にてラツチ２７に取り込み、さらにラツチ
２７の出力をドツトクロツクCK６で動作する
Mbitシフトレジスタ３３にロードクロツクCK７
にて取り込む構成が一般に用いられる。この場
合、スクロールの制御はロードクロツクCK７の
タイミングに変化させることにより行なわれる。
例えば基準位置よりｋ（ｋ＜Ｍ）ドツトスクロー
ルする場合、ドツトクロツクCK６の周期をT1と
すると、ロードクロツクCK７を前の状態のクロ
ツクに対してkT1遅らせばよいことになる。（例
えば、日経エレクトロニクス1984.5.21P252，
P253） 発明が解決しようとする問題点 このような従来の回路を用いた場合、Ｍビツト
並列データに対しては、シフトレジスタもまたＭ
ビツトとする必要があり、高速処理を要する並列
−直列変換部の規模が大きくなるのが避けられな
い。 一方、最近のIC技術の発展により、回路のIC
化の動きが活発であるが、例えばＭビツト並列デ
ータを処理する回路をICで構成する場合、問題
となることの一つにICピン数の不足がある。こ
れはＭが大きくなる程顕著であり、Ｍ＝32では入
出力合わせて64本のピンがデータピンとして占め
られ、制御信号に用いるピン数は大きく制約を受
ける。この対策の１つとして、先に述べたごと
く、Ｍビツトの並列出力をＮビツトずつｌ回に分
けて出力する方法が考えられる（ただしＭ＝ｌ×
Ｎである）。この場合出力ピンはＭ本からＮ本に
減らすことができる。しかしながら、Ｎビツトず
つｌ回に分割されたデータに対して水平スクロー
ルを行うには付加回路としてＭビツトのラツチを
設け、Ｎビツトの出力をｌ回取り込んで再びＭビ
ツトの並列データを構成した後に、前記従来例に
示す方式を適用しなければならないため、回路の
規模が大きくなる欠点がある。また水平スクロー
ル回路を全てIC内に組込むことは、シリアル出
力の周波数が高いため困難な場合が多い。 本発明では以上の点を考慮し、Ｍビツト並列デ
ータをｌ分割してＮビツト並列データ列とし、そ
の際、Ｎドツト単位の水平スクロール操作を同時
に行なうことを目的とする。 問題点を解決するための手段 本発明は上記問題点を解決するため、Ｍビツト
並列データを取り込む第１のラツチと第１のラツ
チの出力を取り込む第２のラツチおよびセレクタ
を設けることにより、Ｍビツト並列データを分割
してｌ個のＮビツト並列データを得、その際Ｎド
ツト単位のスクロールをも同時に行なえる構成と
したものである。 作 用 本発明は上記の構成により、Ｍビツト並列のデ
ータを取り込む第１および第２のラツチのクロツ
クおよびセレクタの制御コードを制御することに
より、Ｎドツト単位のスクロールが可能となる。 実施例 第１図は本発明における水平スクロール回路の
一実施例のブロツク図である。第１図において、
Ｍビツト並列データ１はラツチクロツクCKφに
てラツチ２に取り込まれ、さらにラツチ２の出力
４はラツチクロツクCK１にてラツチ６に取り込
まれる。ラツチ６に取り込まれたＭビツト並列デ
ータはセレクタ８においてＮビツトごとにｌ分割
され、その中の１つがセレクト信号９によりセレ
クトされてＮビツトのセレクタ出力１０となる。
（ただしＭ＝ｌ×Ｎである）。この時ラツチクロツ
クCKφ、ラツチクロツクCK１、およびセレクト
信号９を制御することによりＮビツト単位のデー
タシフトが可能となりＮドツト単位のスクロール
を行なうことができる。さらに１ドツト単位の水
平スクロールを行う場合には、Nbitのセレクタ
出力１０を並−直列変換するＮビツトシフトレジ
スタ１４のロードクロツクCK３のタイミングを
制御することにより、ドツト単位スクロールが可
能となる。 以上述べたように、本発明においては、Ｎドツ
ト単位スクロールはラツチ６へのラツチクロツク
CK１およびセレクタ８へのセレクト信号９によ
つて行なわれ、Ｎドツト単位以下のスクロールは
Ｎビツトシフトレジスタ１４へのロードクロツク
CK３によつて行なわれ、この両者を用いること
によりドツト単位スクロールが可能となる。 以下上記の実施例をさらに詳しく説明する。第
３図はＭ＝32ビツト、Ｎ＝８ビツトの場合の水平
スクロール回路である。第４図は第３図における
各信号のタイミング図である。第４図ａの32ビツ
トのデータ４０は、第４図ｂのラツチクロツク
CK８によりラツチ４１に取り込まれる。ラツチ
４３はラツチクロツクCK９によりラツチ４１の
データが取り込まれる。この場合において、ラツ
チクロツクCK９は第４図ｄのタイミング位置を
基準として第４図ｅのタイミング位置が８ドツト
スクロールに、第４図ｆのタイミング位置が16ド
ツトスクロールに、第４図ｇのタイミング位置が
24ドツトのスクロールにそれぞれ対応する。第４
図では、ハツチングを施したところが対応する32
ビツトデータ群である。 さらにラツチ４３で保持された32ビツトのデー
タは、セレクタ４８により８ビツトがセレクトさ
れ出力４９となる。このセレクタ４８のセレクト
信号STφ，ST１は、第４図ｄ〜ｇの各スクロー
ルに対して第４図ｈに示す位置のデータを取出す
よう、表１のように与えられる。
関するものである。 従来の技術 従来の水平スクロール回路では、第６図に示す
ようにＭビツト並列データ２６をラツチクロツク
CK５にてラツチ２７に取り込み、さらにラツチ
２７の出力をドツトクロツクCK６で動作する
Mbitシフトレジスタ３３にロードクロツクCK７
にて取り込む構成が一般に用いられる。この場
合、スクロールの制御はロードクロツクCK７の
タイミングに変化させることにより行なわれる。
例えば基準位置よりｋ（ｋ＜Ｍ）ドツトスクロー
ルする場合、ドツトクロツクCK６の周期をT1と
すると、ロードクロツクCK７を前の状態のクロ
ツクに対してkT1遅らせばよいことになる。（例
えば、日経エレクトロニクス1984.5.21P252，
P253） 発明が解決しようとする問題点 このような従来の回路を用いた場合、Ｍビツト
並列データに対しては、シフトレジスタもまたＭ
ビツトとする必要があり、高速処理を要する並列
−直列変換部の規模が大きくなるのが避けられな
い。 一方、最近のIC技術の発展により、回路のIC
化の動きが活発であるが、例えばＭビツト並列デ
ータを処理する回路をICで構成する場合、問題
となることの一つにICピン数の不足がある。こ
れはＭが大きくなる程顕著であり、Ｍ＝32では入
出力合わせて64本のピンがデータピンとして占め
られ、制御信号に用いるピン数は大きく制約を受
ける。この対策の１つとして、先に述べたごと
く、Ｍビツトの並列出力をＮビツトずつｌ回に分
けて出力する方法が考えられる（ただしＭ＝ｌ×
Ｎである）。この場合出力ピンはＭ本からＮ本に
減らすことができる。しかしながら、Ｎビツトず
つｌ回に分割されたデータに対して水平スクロー
ルを行うには付加回路としてＭビツトのラツチを
設け、Ｎビツトの出力をｌ回取り込んで再びＭビ
ツトの並列データを構成した後に、前記従来例に
示す方式を適用しなければならないため、回路の
規模が大きくなる欠点がある。また水平スクロー
ル回路を全てIC内に組込むことは、シリアル出
力の周波数が高いため困難な場合が多い。 本発明では以上の点を考慮し、Ｍビツト並列デ
ータをｌ分割してＮビツト並列データ列とし、そ
の際、Ｎドツト単位の水平スクロール操作を同時
に行なうことを目的とする。 問題点を解決するための手段 本発明は上記問題点を解決するため、Ｍビツト
並列データを取り込む第１のラツチと第１のラツ
チの出力を取り込む第２のラツチおよびセレクタ
を設けることにより、Ｍビツト並列データを分割
してｌ個のＮビツト並列データを得、その際Ｎド
ツト単位のスクロールをも同時に行なえる構成と
したものである。 作 用 本発明は上記の構成により、Ｍビツト並列のデ
ータを取り込む第１および第２のラツチのクロツ
クおよびセレクタの制御コードを制御することに
より、Ｎドツト単位のスクロールが可能となる。 実施例 第１図は本発明における水平スクロール回路の
一実施例のブロツク図である。第１図において、
Ｍビツト並列データ１はラツチクロツクCKφに
てラツチ２に取り込まれ、さらにラツチ２の出力
４はラツチクロツクCK１にてラツチ６に取り込
まれる。ラツチ６に取り込まれたＭビツト並列デ
ータはセレクタ８においてＮビツトごとにｌ分割
され、その中の１つがセレクト信号９によりセレ
クトされてＮビツトのセレクタ出力１０となる。
（ただしＭ＝ｌ×Ｎである）。この時ラツチクロツ
クCKφ、ラツチクロツクCK１、およびセレクト
信号９を制御することによりＮビツト単位のデー
タシフトが可能となりＮドツト単位のスクロール
を行なうことができる。さらに１ドツト単位の水
平スクロールを行う場合には、Nbitのセレクタ
出力１０を並−直列変換するＮビツトシフトレジ
スタ１４のロードクロツクCK３のタイミングを
制御することにより、ドツト単位スクロールが可
能となる。 以上述べたように、本発明においては、Ｎドツ
ト単位スクロールはラツチ６へのラツチクロツク
CK１およびセレクタ８へのセレクト信号９によ
つて行なわれ、Ｎドツト単位以下のスクロールは
Ｎビツトシフトレジスタ１４へのロードクロツク
CK３によつて行なわれ、この両者を用いること
によりドツト単位スクロールが可能となる。 以下上記の実施例をさらに詳しく説明する。第
３図はＭ＝32ビツト、Ｎ＝８ビツトの場合の水平
スクロール回路である。第４図は第３図における
各信号のタイミング図である。第４図ａの32ビツ
トのデータ４０は、第４図ｂのラツチクロツク
CK８によりラツチ４１に取り込まれる。ラツチ
４３はラツチクロツクCK９によりラツチ４１の
データが取り込まれる。この場合において、ラツ
チクロツクCK９は第４図ｄのタイミング位置を
基準として第４図ｅのタイミング位置が８ドツト
スクロールに、第４図ｆのタイミング位置が16ド
ツトスクロールに、第４図ｇのタイミング位置が
24ドツトのスクロールにそれぞれ対応する。第４
図では、ハツチングを施したところが対応する32
ビツトデータ群である。 さらにラツチ４３で保持された32ビツトのデー
タは、セレクタ４８により８ビツトがセレクトさ
れ出力４９となる。このセレクタ４８のセレクト
信号STφ，ST１は、第４図ｄ〜ｇの各スクロー
ルに対して第４図ｈに示す位置のデータを取出す
よう、表１のように与えられる。
【表】
以上の操作により、32ビツトデータ４０は４分
割されて８ビツトデータ出力４９となり、またこ
の時８ドツト単位の水平スクロールも合わせて行
なえることになる。また１ドツト単位のスクロー
ルは８ビツトシフトレジスタ５０のロードクロツ
クCK１１のタイミングを変えることにより行な
うことができる。この結果、８ドツト単位の水平
スクロールをラツチ４３およびセレクタ４８で行
ない、８ドツト以下の水平スクロールを８ビツト
シフトレジスタ５０で行なうことにより任意のス
クロールが可能となる。 本実施例においては第１図に示すようにラツチ
２およびラツチ６のクロツクはそれぞれ独立に与
えているが、これを共通化することができる。第
２図はラツチクロツクを共通化した場合の一実施
例を示す図である。第２図に示す回路において
は、ラツチ２はラツチクロツクCK４の立ちがり
（立ち下がり）でデータを取り込み、他方のラツ
チ６はラツチクロツクCK４の立ち下がり（立ち
上がり）でデータを取り込む。このため、２つの
ラツチのデータ取り込みタイミングは共通のラツ
チクロツクCK４のパルス幅を変化さすことで制
御できることになり、ラツチクロツクをCK４の
みとすることができる。 第５図は本発明の他の一実施例を示す図で、ラ
ツチ４１の出力の最初の８ビツトはセレクタ４８
に直接接続し、ラツチ４１の他の24ビツトはラツ
チ６０に接続し、ラツチ６０の出力をセレクタ４
８に接続したものである。さらに同図では、ラツ
チ４１のラツチクロツクとしてCK８の反転であ
るCK８を用いている。CK８を用いるのは、セレ
クタ４８の最初の８ビツト入力にラツチ４１の出
力を直接用いているためであり、このためラツチ
４１の出力タイミングを遅らす必要があるからで
ある。 第５図の回路は第３図の回路と同等の動作を行
う。従つて第３図の回路の動作を示す第４図のタ
イミング図は、また第５図の回路の動作を示すタ
イミング図でもある。ただし前述の理由により、
第４図のｃに示すラツチ４１の出力はCK８の立
ち下がりに同期することになる。 第５図に示す構成により、ラツチを８ビツト分
削減することができる。 発明の効果 本発明によれば、水平スクロールにおける並−
直変換部のシフトレジスタのビツト数が削減で
き、また特に並列にデータの処理を行なうICに
適用した場合は、スクロール回路の一部を並列処
理部に組み込むことができ、ICピンの削減なら
びに外部回路の簡素化に効果を発揮することがで
きる。
割されて８ビツトデータ出力４９となり、またこ
の時８ドツト単位の水平スクロールも合わせて行
なえることになる。また１ドツト単位のスクロー
ルは８ビツトシフトレジスタ５０のロードクロツ
クCK１１のタイミングを変えることにより行な
うことができる。この結果、８ドツト単位の水平
スクロールをラツチ４３およびセレクタ４８で行
ない、８ドツト以下の水平スクロールを８ビツト
シフトレジスタ５０で行なうことにより任意のス
クロールが可能となる。 本実施例においては第１図に示すようにラツチ
２およびラツチ６のクロツクはそれぞれ独立に与
えているが、これを共通化することができる。第
２図はラツチクロツクを共通化した場合の一実施
例を示す図である。第２図に示す回路において
は、ラツチ２はラツチクロツクCK４の立ちがり
（立ち下がり）でデータを取り込み、他方のラツ
チ６はラツチクロツクCK４の立ち下がり（立ち
上がり）でデータを取り込む。このため、２つの
ラツチのデータ取り込みタイミングは共通のラツ
チクロツクCK４のパルス幅を変化さすことで制
御できることになり、ラツチクロツクをCK４の
みとすることができる。 第５図は本発明の他の一実施例を示す図で、ラ
ツチ４１の出力の最初の８ビツトはセレクタ４８
に直接接続し、ラツチ４１の他の24ビツトはラツ
チ６０に接続し、ラツチ６０の出力をセレクタ４
８に接続したものである。さらに同図では、ラツ
チ４１のラツチクロツクとしてCK８の反転であ
るCK８を用いている。CK８を用いるのは、セレ
クタ４８の最初の８ビツト入力にラツチ４１の出
力を直接用いているためであり、このためラツチ
４１の出力タイミングを遅らす必要があるからで
ある。 第５図の回路は第３図の回路と同等の動作を行
う。従つて第３図の回路の動作を示す第４図のタ
イミング図は、また第５図の回路の動作を示すタ
イミング図でもある。ただし前述の理由により、
第４図のｃに示すラツチ４１の出力はCK８の立
ち下がりに同期することになる。 第５図に示す構成により、ラツチを８ビツト分
削減することができる。 発明の効果 本発明によれば、水平スクロールにおける並−
直変換部のシフトレジスタのビツト数が削減で
き、また特に並列にデータの処理を行なうICに
適用した場合は、スクロール回路の一部を並列処
理部に組み込むことができ、ICピンの削減なら
びに外部回路の簡素化に効果を発揮することがで
きる。
第１図は本発明の一実施例における水平スクロ
ール回路を示すブロツク図、第２図は本発明の一
実施例におけるラツチ部分を示す要部ブロツク
図、第３図は本発明の一実施例における32ビツト
水平スクロール回路のブロツク図、第４図は第３
図における水平スクロールの原理を示す状態図、
第５図は本発明の他の実施例における32ビツト水
平スクロール回路のブロツク図、第６図は従来の
水平スクロール回路を示すブロツク図である。 １，４……Ｍビツト並列データ、２，６……ラ
ツチ、８……セレクタ、１４……シフトレジス
タ、９……セレクト信号。
ール回路を示すブロツク図、第２図は本発明の一
実施例におけるラツチ部分を示す要部ブロツク
図、第３図は本発明の一実施例における32ビツト
水平スクロール回路のブロツク図、第４図は第３
図における水平スクロールの原理を示す状態図、
第５図は本発明の他の実施例における32ビツト水
平スクロール回路のブロツク図、第６図は従来の
水平スクロール回路を示すブロツク図である。 １，４……Ｍビツト並列データ、２，６……ラ
ツチ、８……セレクタ、１４……シフトレジス
タ、９……セレクト信号。
Claims (1)
- 【特許請求の範囲】 １ Ｍビツト並列データを第１のクロツクにて取
り込む第１のラツチと、第１のラツチの出力の一
部あるいは全てをさらに他のクロツクにて取り込
む第２のラツチと、前記第１、第２のラツチに接
続されたセレクタとを有し、ラツチクロツクおよ
びセレクタ信号を制御することにより、Ｍビツト
並列データをＮ（Ｎ＜Ｍ）ビツト並列データに分
割し、Ｎドツト単位のスクロールを可能とするこ
とを特徴とする水平スクロール回路。 ２ 第１、第２のラツチの取込みクロツクとして
立上りと立下りを用いることにより、第１、第２
のラツチのクロツクを共通化し、クロツクパルス
幅によつてスクロールを制御することを特徴とす
る特許請求の範囲第１項記載の水平スクロール回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60011205A JPS61170784A (ja) | 1985-01-24 | 1985-01-24 | 水平スクロ−ル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60011205A JPS61170784A (ja) | 1985-01-24 | 1985-01-24 | 水平スクロ−ル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61170784A JPS61170784A (ja) | 1986-08-01 |
| JPH0348520B2 true JPH0348520B2 (ja) | 1991-07-24 |
Family
ID=11771512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60011205A Granted JPS61170784A (ja) | 1985-01-24 | 1985-01-24 | 水平スクロ−ル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170784A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63294596A (ja) * | 1987-05-27 | 1988-12-01 | セイコーエプソン株式会社 | スクロ−ル制御回路 |
-
1985
- 1985-01-24 JP JP60011205A patent/JPS61170784A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61170784A (ja) | 1986-08-01 |
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