JPH01133095A - 表示制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は表示制御方式に関し、特に高速ドツトレートの
ＣＲＴ表示装置においても安定な表示を行うに好適な、
パラレル−シリアル変換を可能とする表示制御方式に関
するものである。

従来技術 ＣＲＴ表示装置に対し表示データを出力する際には１表
示データのパラレル−シリアル変換が行われる。通常は
、シフトレジスタを使用して、第３図、第４図に示す如
く、パラレル入力→シリアル出力が行われる。

シフトレジスタにおける最もクリティカルなタイミング
は、パラレルデータのロード制御信号とクロックの位相
である。ここで問題となるのは、最近のＣＲＴ表示装置
の高解像化（高速化）に伴って、このタイミングの制御
が欠しく運かしくなっていることである。この状況を、
第５図に基づいて詳細に説明する。

第５図（ａ）および（ｂ）は、第４図に示したタイミ°
ング図のＡの部分に相当する拡大図である。第５図（ａ
）は、ＴＴＬデバイス仕様における、クロック周波数８
０ＭＩ（ｚでの動作タイミングを示している。ここでは
、デバイスのデイレ−タイムが約２ｎｓとして、セット
アップ時間８ｎｓ以上、ホールド時間２ｎｓ以上を要求
していることを示している。

これに対し、第５図（ｂ）は、現実のＴＴＬデバイスの
動作タイミングを示すもので、各素子の動作の立上り、
立下りには「ダレ」があり、ドツトレートが高速になれ
ばなるほど、上述のセットアツプおよびホールドの各時
間を保証することが難かしいことを示している。

例えば、ドツトレート１００ＭＨｚのＣＲＴ表示装置に
表示する場合、上記ロード信号のパルス幅はＩｏｎｓで
あり、この中で、従来の方式で所定のセットアツプおよ
びホールドの各時間を保証することは極めて困這である
。仮に、このタイミングがはずれてしまうと、表示画面
上に縦スジ等のノイズが出てしまうという不具合が発生
する。

目　　　　　的 本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の表示制御方式における上述の如き
問題を解消し、高速ドツトレートのＣＲＴ表示装置にお
いても安定な表示を行うに好適な、パラレル−シリアル
変換が可能とする表示制御方式を提供することにある。

構　　　成 本発明の上記目的は、パラレルデータをシフトレジスタ
を用いてシリアルデータに変換し、ＣＲＴ表示装置に出
力するシステムにおいて、二つのシフトレジスタを有し
、該シフトレジスタの一方に前記パラレルデータの偶数
ライン、他方には奇数ラインを入力し、前記各シフトレ
ジスタへの入力クロックを、前記ＣＲＴ表示装置の要求
値の２倍周期とするとともに、ロード制御信号のパルス
幅を２倍として、前記偶数ラインデータを入力したシフ
トレジスタの出力と前記２倍周期のクロックを第一のア
ンドゲートに入力し、前記奇数ラインデータを入力した
シフトレジスタの出力と前記２倍周期のクロックの反転
信号を第二のアンドゲートに入力し、これら二つのアン
ドゲートの出力を加算することを特徴とする表示制御方
式によって達成される。

以下、本発明の構成を、実施例に基づいてより詳細に説
明する。

第１図は、本発明の一実施例を示すブロック構成図であ
り１図において、１と２はパラレル→シリアル変換用シ
フトレジスタ（Ｐ／Ｓ■、■）、３と４はオープンコレ
クタ出力のアンドゲート、５はインバータを示している
。また、本実施例においては、所定のドツトレートの２
倍の周期を有する１／２クロック信号、この反転信号お
よび２倍のパルス幅を有する１７２０一ド信号を用いる
。

以下、本実施例の動作を、上で説明した第１図および、
第２図に示すタイミングチャートに基づいて説明する。

なお、以下の説明では、パラレルデータ幅を８ビツトと
して説明する。

シフトレジスタ■１へは、上記パラレルデータのＤｏ、
Ｄ２．Ｄ４およびＤ６を入力し、シフトレジスタ■２へ
は、パラレルデータのＤｉ、Ｄ３．Ｄ５およびＤ７を入
力する。この状態で、シフトレジスタ■１．同■２へ、
前述の１７２クロック信号および　１７２０一ド信号を
入力すると、各出力は第２図に示す如き、ＤＯとＤｉ、
Ｄ２とＤ３．・・・・という組合わせで出力される。

この出力を、それぞれ、オープンコレクタ出力のアンド
ゲート３と４で受け、かつ、制御信号として、前述の　
１７２クロック信号とその反転信号を入力する。これに
より、オープンコレクタ出力のアンドゲート３と４の出
力時間は半分になり、１／２クロツクの半周期ずっとな
る。

この出力同志を、ワイヤードオアすることにより、シリ
アルデータが形成され、その出力は、所定のドツトレー
トでシフトレジスタを動作させた場合の出力と同じであ
る。

本方式の場合、ロード制御信号とクロックは、それぞれ
、所定のドツトレートの２倍周期となっているため、前
述の高速ドツトレートにおいて必要なセットアツプ、ホ
ールドタイムを充分確保でき、信頼性が向上する。

なお、上記実施例においては、本発明を８ビットパラレ
ルデータ入力の場合を例に挙げて説明したが、本発明は
これに限定されるべきものではなく、１６ビツト、３２
ビツトパラレルデータ等でも適用可能であることは言う
までもない。

また、上記実施例においては、アンドゲート３と４とし
て、オープンコレクタ出力のものを用いたが、これは、
上記アンドゲート３と４との出力のワイヤードオアする
ためのものであり、前述の１７２クロツクの反転信号を
入力するようにした、スリーステートバッファ等を用い
ても良い。他の加算手段を用いる場合には、それに応じ
て、他のタイプのゲートを用いることも可能である。

効　　　果 以上、詳細に述べた如く、本発明によれば、パラレルデ
ータをシフトレジスタを用いてシリアルデータに変換し
、ＣＲＴ表示装置に出力するシステムにおいて、二つの
シフトレジスタを有し、該シフトレジスタの一方に前記
パラレルデータの偶数ライン、他方には奇数ラインを入
力し、前記各シフトレジスタへの入力クロックを、前記
ＣＲＴ表示装置の要求値の２倍周期とするとともに、ロ
ード制御信、号のパルス幅を２倍として、前記偶数ライ
ンデータを入力したシフトレジスタの出力と前記２倍周
期のクロックを第一のアンドゲートに入力し、前記奇数
ラインデータを入力したシフトレジスタの出力と前記２
倍周期のクロックの反転信号を第二のアンドゲートに入
力し、これら二つのアンドゲートの出力を加算するよう
にしたことにより、高速ドツトレートのＣＲＴ表示装置
においても安定な表示を行うに好適な、パラレル−シリ
アル変換を可能とする表示制御方式を実現できるという
顕著な効果を奏するものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図、第２
図は実施例の動作を示すタイミングチ、ヤード、第３図
は従来のパラレル→シリアル変換方式を示すブロック図
、第４図はその動作タイミング図、第５図（ａ）、（ｂ
）はＴＴＬデバイスの動作タイミングを示す図である。 １．２：シフトレジスタ、３，４：オープンコレクタ出
力のアンドゲート、５：インバータ。 特許出願人　株式会社　リ　コ　− 第　　　３　　７ 第　　　４　　　図

Claims (1)

【特許請求の範囲】
1. （１）パラレルデータをシフトレジスタを用いてシリア
   ルデータに変換し、ＣＲＴ表示装置に出力するシステム
   において、二つのシフトレジスタを有し、該シフトレジ
   スタの一方に前記パラレルデータの偶数ライン、他方に
   は奇数ラインを入力し、前記各シフトレジスタへの入力
   クロックを、前記ＣＲＴ表示装置の要求値の２倍周期と
   するとともに、ロード制御信号のパルス幅を２倍として
   、前記偶数ラインデータを入力したシフトレジスタの出
   力と前記２倍周期のクロックを第一のアンドゲートに入
   力し、前記奇数ラインデータを入力したシフトレジスタ
   の出力と前記２倍周期のクロックの反転信号を第二のア
   ンドゲートに入力し、これら二つのアンドゲートの出力
   を加算することを特徴とする表示制御方式。