JP4510491B2

JP4510491B2 - ラッチおよびこれを使用した位相同期化回路

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Publication number: JP4510491B2
Application number: JP2004092178A
Authority: JP
Inventors: 則行鈴木
Original assignee: リーダー電子株式会社
Priority date: 2004-03-26
Filing date: 2004-03-26
Publication date: 2010-07-21
Anticipated expiration: 2024-03-26
Also published as: US20050216801A1; EP1580920B1; US7424649B2; DK1580920T3; JP2005278086A; EP1580920A1

Description

本発明は、ラッチおよびこれを使用した位相同期化回路に関するものである。

従来、テレビジョン信号の例えばシリアル・デジタル・インターフェース（ＳＤＩ）信号を、外部基準信号に位相同期させるための方法として、本願出願人製造の波形モニタ(LV5700 MULTI SDI MONITOR )に組み込まれたジッタ検出回路がある。このジッタ検出回路は、本願出願人の先願に係る特願平２００３−４１２７３号明細書に記載されており、この回路は、ＳＤＩ信号を外部基準信号、例えば外部基準フレーム同期信号に位相同期させるのに使用している。詳しくは、このジッタ検出回路は、外部基準フレーム同期信号を基準とするフレーム同期信号を発生するため、ラッチを備えている。このラッチは、その外部基準フレーム同期信号から得る外部フレーム同期信号を、ＳＤＩ信号から得たパラレルクロックに応答してラッチする。ラッチの誤動作すなわちラッチの有する不安定領域での動作に起因して生じる、外部フレーム同期信号とパラレルクロックとの位相差は、このジッタ検出回路によりジッタとして検出し、そして外部フレーム同期信号とパラレルクロックとの位相ジッタがなくなる方向に、外部フレーム同期信号を遅延させる。これにより、最終的に得られる外部フレーム同期信号は、パラレルクロックに位相同期したものとなる。

しかし、上記のジッタ検出回路は、ジッタをキャンセルする方向に外部フレーム同期信号を遅延させるフィードバック制御を採用している。また、そのフィードバック部分においては、遅延素子が使用されている。このため、ジッタが検出される度に、位相同期化のためのフィードバック動作が関与する。さらにまた、フィードバック制御のため、位相同期化に、ある程度の遅れが生じてしまう。

したがって、本発明の目的は、ラッチ動作の安定化をより高速化させたラッチおよびラッチ方法を提供することである。
本発明の別の目的は、より簡単な回路でラッチ動作の安定化を実現したラッチおよびラッチ方法を提供することである。

また、本発明の別の目的は、上記のラッチを備えた位相同期化回路および位相同期化方法を提供することである。
本発明のさらに別の目的は、上記の位相測定回路を備えた波形表示装置を提供することである。

上記の目的を達成するため、本発明による、ラッチ方法は、イ）第１信号を、第２信号の第１の部分に応答してラッチして第１ラッチ信号を発生するラッチ・ステップと、ロ）前記第１ラッチ信号におけるラッチエラーを補償して、補償済みのラッチ信号を発生するラッチエラー補償ステップと、から成る。

本発明によれば、前記ラッチエラー補償ステップは、イ）前記第１信号を、前記第２信号の第２の部分に応答してラッチして第２ラッチ信号を発生するラッチ・ステップと、ロ）前記第１と第２のラッチ信号を受け、これら信号の一方を、前記補償済みラッチ信号として選択する選択ステップと、を含むことができる。前記選択ステップは、イ）前記第１ラッチ信号と前記第２ラッチ信号の各々における、ラッチ位置におけるエラーを検出してラッチエラー信号を発生するラッチエラー検出ステップと、ロ）前記ラッチエラー信号に基づき、前記第１ラッチ信号と前記第２ラッチ信号のいずれか一方を選択する最適出力選択ステップと、を含むことができる。

本発明によれば、前記ラッチエラー検出ステップは、イ）前記第１ラッチ信号におけるラッチエラーを検出して、第１のラッチエラー信号を発生する第１ラッチエラー検出ステップと、ロ）前記第２ラッチ信号におけるラッチエラーを検出して、第２のラッチエラー信号を発生する第２ラッチエラー検出ステップと、を含むことができる。また、前記第１と第２のラッチエラー検出ステップの各々は、イ）前記第１と第２のラッチ信号のうちの関連するラッチ信号と前記第２信号とを受け、前記第２信号の所定の基準位置から、前記関連するラッチ信号の前記ラッチ位置までの長さを表すラッチ状態信号を発生するラッチ状態検出ステップと、ロ）前記第１信号の第１の周期的部分に対する前記ラッチ状態信号を、前記第１信号の前記第１周期的部分に隣接する第２の周期的部分に対する前記ラッチ状態信号と比較して、この比較結果に応じて前記関連するラッチ信号におけるラッチエラー信号を発生するラッチ状態比較ステップと、を含むことができる。

本発明によれば、前記最適出力選択ステップは、イ）前記第１ラッチ信号に関する第１の前記ラッチエラー信号と、ロ）前記第２ラッチ信号に関する第２の前記ラッチエラー信号とを受け、前記第１ラッチエラー信号と前記第２ラッチエラー信号に基づき、前記第１と第２のラッチ信号のいずれか一方の選択を示す選択信号を発生する最適出力判断ステップと、ロ）前記選択信号に基づき、前記第１と第２のラッチ信号のいずれか一方を出力するステップと、
を含むことことができる。

また、本発明は、上記のラッチ方法を備えた、前記第１信号を前記第２信号に位相を同期化させる位相同期化方法を提供する。
さらにまた、本発明による、ラッチは、イ）第１信号を、第２信号の第１の部分に応答してラッチした第１ラッチ信号を発生する第１のラッチ回路と、ロ）該第１ラッチ回路の前記第１ラッチ信号におけるラッチエラーを補償して、補償済みのラッチ信号を発生するラッチエラー補償器と、から成る。

本発明によれば、前記ラッチエラー補償器は、イ）前記第１信号を、前記第２信号の第２の部分に応答してラッチした第２ラッチ信号を発生する第２のラッチ回路と、ロ）前記第１と第２のラッチ信号を受け、これら信号の一方を、前記補償済みラッチ信号として選択する選択回路と、を含むことができる。

本発明によれば、前記選択回路は、イ）前記第１ラッチ信号と前記第２ラッチ信号の各々における、ラッチ位置におけるエラーを検出してラッチエラー信号を発生するラッチエラー検出器と、ロ）前記ラッチエラー信号に基づき、前記第１ラッチ信号と前記第２ラッチ信号のいずれか一方を選択する最適出力選択回路と、を含むことができる。前記ラッチエラー検出器は、イ）前記第１ラッチ信号におけるラッチエラーを検出して、第１のラッチエラー信号を発生する第１のラッチエラー検出器と、ロ）前記第２ラッチ信号におけるラッチエラーを検出して、第２のラッチエラー信号を発生する第２のラッチエラー検出器と、を含むことができる。前記第１と第２のラッチエラー検出器の各ラッチエラー検出器は、イ）前記第１と第２のラッチ信号のうちの関連するラッチ信号と前記第２信号とを受け、前記第２信号の所定の基準位置から、前記関連するラッチ信号の前記ラッチ位置までの長さを表すラッチ状態信号を発生するラッチ状態検出器と、ロ）前記第１信号の第１の周期的部分に対する前記ラッチ状態信号を、前記第１信号の前記第１周期的部分に隣接する第２の周期的部分に対する前記ラッチ状態信号と比較して、この比較結果に応じて前記関連するラッチ信号におけるラッチエラー信号を発生するラッチ状態比較器と、を含むことができる。

本発明によれば、前記ラッチ状態検出器は、イ）前記関連するラッチ信号を受けて、ラッチ状態を検出するためのラッチ状態検出期間信号を発生するラッチ状態検出タイミング発生器と、ロ）前記第２信号を受け、該第２信号の前記所定基準位置からの基準クロック数を発生するラッチ状態検出基準クロック発生器と、を備え、前記第１信号の１つの周期的部分に関して、１つの前記ラッチ状態検出期間における前記基準クロック数を表すラッチ状態信号を発生するようにできる。

また、前記ラッチ状態比較器は、前記第１信号の第１の前記周期的部分に関する第１の前記ラッチ状態信号と、前記第１信号の前記第１周期的部分と隣接した第２の前記周期的部分に関する第２の前記ラッチ状態信号とを受け、前記第１と第２のラッチ状態信号を互いに比較して前記ラッチエラー信号を発生するコンパレータ、を含むことができる。

前記最適出力選択回路は、イ）前記第１ラッチエラー検出器からの第１の前記ラッチエラー信号と前記第２ラッチエラー検出器からの第２の前記ラッチエラー信号とを受け、これら信号に基づき、前記第１と第２のラッチ信号のいずれか一方の選択を示す選択信号を発生する最適出力判断回路と、ロ）前記選択信号に基づき、前記第１と第２のラッチ信号のいずれか一方を、前記補償済みラッチ信号として出力するセレクタと、を含むことができる。

また、本発明は、上記のラッチを備えた、前記第１信号を前記第２信号に位相を同期化させる位相同期化回路を提供する。

本発明によれば、ラッチ回路を２系統設けることにより、フィードバック回路を不要とすることができる。このフィードバック回路を不要とできることにより、ラッチ動作安定化を、より高速化することができる。さらにまた、このフィードバック回路を不要とできることにより、遅延素子が不要となり、これにより回路構成を簡単化することができる。

以下、本発明の種々の実施形態について、図面を参照して詳細に説明する。
図１は、本発明の１実施形態によるラッチAを示すブロック図である。図示のように、このラッチAは、信号Ｘと信号Ｙの２つの入力を受ける入力をもつ第１のラッチ回路１と、このラッチ回路１のラッチエラーを補償するラッチエラー補償器２とを備えている。ここで、ラッチエラーとは、ラッチ回路１の例えば不安定領域での動作、すなわちラッチ回路の誤動作に起因して生じるラッチ出力におけるエラーを指すものとする。詳しくは、ラッチ回路１は、２つの入力信号ＸおよびＹを受け、そして信号Ｘを、信号Ｙに応答して、例えば信号Ｙの所定の部分、例えば立ち上がりエッジあるいは立ち下がりエッジのような一定の波形部分に応答してラッチして、そのラッチ信号ＬＴ１を出力に発生する。一方、ラッチエラー補償器２は、このラッチ信号を受ける入力と、２つの信号ＸおよびＹを受ける入力とを有し、そしてラッチ回路１のラッチエラーを補償した補償済みのラッチ信号ＬＴＣを出力に発生する。また、ラッチとは、Ｄラッチ、Ｄフリップフロップのような種々の回路構成のラッチも含まれる。

本発明の１実施形態によれば、ラッチエラー補償器２は、図示のように、第２のラッチ回路３と選択回路４とで構成している。すなわち、ラッチ回路３は、ラッチ回路１と同様の回路構成のものであって、ラッチ回路１と同じ入力である信号ＸおよびＹを受ける入力を有し、そして、ラッチ回路１と同様に、信号Ｘを、信号Ｙに応答して、例えば信号Ｙの所定の部分、例えば立ち上がりエッジあるいは立ち下がりエッジのような一定の波形部分に応答してラッチして、そのラッチ信号ＬＴ２を出力に発生する。ただし、ラッチ回路３では、ラッチ回路１が応答する波形部分とは異なった波形部分に応答して動作するようにする。例えば、ラッチ回路１が信号Ｙの立ち上がりエッジに応答して動作する場合には、ラッチ回路３は、信号Ｙの立ち下がりエッジに応答して動作するようにする。次に、選択回路４は、ラッチ回路１とラッチ回路３とからの２つのラッチ信号を受ける入力を有し、そしてそれら２つのラッチ信号のうちのいずれか一方を選択して出力に発生することにより、ラッチ回路１のラッチエラーを補償するようにする。

次に、本発明の１実施形態によれば、図１に示したように、選択回路４は、ラッチエラー検出器５と最適出力選択回路６とで構成する。ラッチエラー検出器５は、回路１と回路３からの２つのラッチ信号ＬＴ１，ＬＴ２を受ける入力を有し、そして受けたラッチ信号におけるラッチエラーの有無を検出し、そして検出結果を出力に発生する。この検出結果を表す信号を受ける入力をもつ次の最適出力選択回路６は、さらに、回路１および回路３からの２つのラッチ信号も受ける入力をもち、そして、ラッチエラー検出器５における検出結果に基づいて２つのラッチ信号のいずれか一方を選択し、そしてラッチエラー補償済みのラッチ信号として出力に供給する。ここで、最適出力選択回路６は、ラッチ回路１のラッチエラーを除去することができる任意の選択方法を採用することができる。

次に、図２を参照して、ラッチエラー検出器５と最適出力選択回路６の１実施形態の回路について説明する。図示のように、ラッチエラー検出器５は、２つのラッチエラー検出器、すなわち第１のラッチエラー検出器５０と第２のラッチエラー検出器５２とを備えている。詳しくは、第１の検出器５０は、ラッチ状態検出器５００とラッチ状態比較器５０２とを備えている。ラッチ状態検出器５００は、ラッチ回路１からのラッチ信号ＬＴ１を受ける入力を有し、そしてこのラッチ信号からそのラッチ状態を検出し、そしてこれを表すラッチ状態信号を出力に発生する。ここで、ラッチ状態とは、ラッチ回路の誤動作に関する情報を含み得る状態を指す。例えば、ラッチ状態には、ラッチ位置に関するものが含まれる。尚、ラッチ位置に関する情報を得る方法としては、所定の基準位置からの時間的長さを計測する方法があるが、この長さ計測方法としては、種々の方法が可能である。次のラッチ状態比較器５０２は、そのラッチ状態信号を入力に受け、そして受けたラッチ状態信号が表すラッチ状態を、基準のラッチ状態と比較し、そして比較の結果として、ラッチエラーの有無を表すラッチエラー信号ＬＥ１を出力に発生する。次に、第２のラッチエラー検出器５２は、ラッチ状態検出器５２０とラッチ状態比較器５２２とを備えていて、ラッチ信号ＬＴ２を受けそしてラッチエラー信号ＬＥ２を発生するものである。このラッチエラー検出器５２は、第１のラッチエラー検出器５０と同じ回路構成のものであるため、詳細な説明を省略する。

次に、最適出力選択回路６は、図２に示したように、最適出力判断回路６４と、セレクタ６６とを備えている。先ず、最適出力判断回路６４は、ラッチ状態比較器５０２からの出力ＬＥ１を受ける入力と、ラッチ状態比較器５２２からの出力ＬＥ２を受ける入力とを有し、そしてこれら双方のラッチエラー信号に基づき、ラッチ回路１とラッチ回路３のいずれのラッチ信号がラッチエラーを除去するのに最適か判断し、そして最適な方のラッチ信号を表す選択信号SELを出力に発生する。次のセレクタ６６は、選択信号SELを受ける制御入力を備え、そしてさらに、ラッチ回路１からのラッチ信号ＬＴ１とラッチ回路３からのラッチ信号ＬＴ２とをそれぞれ受ける入力を有している。このセレクタ６６は、それら受けたラッチ信号のうちの一方を、選択信号SELに基づいて選択し、そしてこの選択したラッチ信号を、補償済みラッチ信号ＬＴＣとして出力に発生する。

次に、図３および図４〜図１１を参照して、本発明の１実施形態による位相同期化回路Ｂについて説明する。この位相同期化回路Ｂは、本発明によるラッチを使用して実現したものである。尚、図３においては、図１および図２に示した要素と対応する要素には、同じ参照番号の後に記号“Ｂ”を付して示している。また、図４〜図８、図１０〜図１１は、図３の回路の各部における波形のタイミング図を示している。図３に示した位相同期化回路Ｂは、外部から受ける基準フレーム同期信号REF＿FRM＿SYNCを、パラレルクロックP＿CLKに位相同期化させて、出力にその位相同期化させた結果の外部フレーム同期信号EXT＿FRM＿SYNCを発生するように機能するものである。尚、パラレルクロックP＿CLKは、シリアル・デジタル・インターフェース（ＳＤＩ）信号から復元したものである。また、ＳＤＩ信号としては、ＨＤ（高品位）−ＳＤＩまたはＳＤ（標準品位）−ＳＤＩが含まれる。

ここで、図４は、ＨＤ−ＳＤＩおよびＳＤ−ＳＤＩ信号に関して、種々のフォーマットと、そのデジタル・ビデオクロック周波数と、１フレームのドット数の関係を示している。例えば、日本で一般的なＨＤ−ＳＤＩのフォーマットは、１９２０×１０８０ｉ／５９．９４であり、このフォーマットでは、フレーム周波数は、５９．９４Ｈｚの１／２であり、そしてパラレルクロックP＿CLKの周波数は、図示のデジタル・ビデオクロック周波数７４．２５ＭＨｚ／１．００１に等しく、そして１フレームのドット数は２４７５０００、１水平ラインのドット数は２２００である。

図３に戻って説明すると、図示のように、位相同期化回路Ｂは、図１および図２に示したラッチの構成に対応して、主ラッチ１Ｂと、副ラッチ３Ｂと、ラッチエラー検出器５Ｂと、最適出力選択回路６Ｂとを備えている。ラッチエラー検出器５Ｂは、主ラッチ１Ｂ用の主ラッチエラー検出器５０Ｂと、副ラッチ３Ｂ用の副ラッチエラー検出器５２Ｂとを備えている。詳しくは、主ラッチ１Ｂは、基準フレーム同期信号REF＿FRM＿SYNC（図５（ａ）、図６と、図７（ａ）、図８参照）をパラレルクロックP＿CLK（図６、図８参照）の立ち上がりエッジ（Rising edge）に応答してラッチして、そのラッチ出力であるフレーム同期信号FRM＿Rを発生する（図５（ｂ）、図６）。尚、図５および図７のタイミング図では、図示を簡単にするため、１フレームを１０ドットで示していることに注意されたい。同様に、副ラッチ３Ｂも、基準フレーム同期信号REF＿FRM＿SYNCとパラレルクロックP＿CLKを受ける入力を有しているが、ただし、この副ラッチ３Ｂは、パラレルクロックP＿CLKの立ち下がりエッジ（Falling edge）に応答してラッチ動作を行い、これによって、出力にラッチ出力であるフレーム同期信号FRM＿Fを発生する（尚、これら信号については、図７および図８に示している）。尚、本実施形態では、フレーム同期信号FRM＿Rではなく、フレーム・パルス信号FRM＿PS＿Rのような形態の信号を、位相同期化回路が出力する外部フレーム同期信号の形態として使用する。

先ず、図５および図６を特に参照して主ラッチエラー検出器５０Ｂについて説明する。尚、図５および図６は、副ラッチ３Ｂ側にはラッチエラーの発生がない場合のタイミングである。検出器５０Ｂは、１／５分周カウンタ５０００と、立ち上がりエッジ検出器５００２と、２つのレジスタすなわちレジスタ５００４（レジスタＡ）およびレジスタ５００６（レジスタＢ）と、コンパレータ５００８（コンパレータＡ）とを備えている。エッジ検出器５００２は、例えばフリップフロップで構成することができ、そしてこれは、フレーム同期信号FRM＿RとパラレルクロックP＿CLKを入力に受け、そして信号FRM＿Rの立ち上がりエッジを検出したときに１パラレルクロックの期間中ハイとなるフレーム・パルス信号FRM＿PS＿R（図５（ｃ）および図６参照）を発生する。これは、フレーム同期信号FRM＿Rの立ち上がりエッジ、すなわち、基準フレーム同期信号REF＿FRM＿SYNCを実際に主ラッチ１Ｂがラッチした位置を表している。一方、分周カウンタ５０００は、パラレルクロックP＿CLKを入力に受け、そしてパラレルクロックを１／５に分周したものをカウントしたカウンタ出力COUNT（図５（ｄ））を発生する。次のレジスタＡは、入力にカウンタ出力COUNTを受け、イネーブル（ENB）入力にフレーム・パルス信号FRM＿PS＿Rを受け、そしてまたクロック入力にP＿CLKを受けるように接続している。このレジスタＡは、イネーブルされている期間中にカウンタ出力COUNTの値を取り込み、そして１フレーム期間の間記憶する（図５（ｅ）参照）。同様に、次のレジスタＢも、同様の入力を受けるイネーブル入力とクロック入力を有しているが、ただしこのレジスタＢでは、入力にレジスタＡのＱ出力を受けるように接続していて、レジスタＡの記憶値を１フレーム期間の間格納する（図５（ｆ））。このため、レジスタＡとレジスタＢとは、互いに隣接するフレームにおけるカウンタ出力COUNT値を記憶することになる。コンパレータＡは、レジスタＡに格納されている値を受けるデータ入力D＿Aと、レジスタＢに格納されている値を受けるデータ入力D＿Bとを有し、またクロック入力にパラレルクロックP＿CLKを受けるように接続し、そしてこのコンパレータは、それら２つのデータ入力に受けるCOUNT値を互いに比較して、ラッチエラー信号LER1（図５（ｇ））を出力に発生する。このラッチエラー信号LER1は、隣接するフレーム間で、COUNT値が一致しているときにはハイそして不一致のときにはローとなる。

次に、特に図７および図８を参照して、副ラッチエラー検出器５２Ｂについて説明する。尚、図７および図８は、主ラッチ１Ｂ側にはラッチエラーの発生が無い場合のタイミング図を示している。検出器５２Ｂは、図示のように、検出器５０Ｂとほぼ同じ回路構成を備えていて、立ち上がりエッジ検出器５２０２と、レジスタ５２０４（レジスタＣ）と、レジスタ５２０６（レジスタＤ）と、コンパレータ５２０８（コンパレータＢ）とを備えている。尚、分周カウンタ５０００は、検出器５０Ｂと検出器５２Ｂとで共通の要素として使用している。これにより、立ち上がりエッジ検出器５２０２は、フレーム同期信号FRM＿Fを入力に受け、そしてこの立ち上がりを検出してからパラレルクロックの１クロックの間ハイとなるフレーム・パルス信号FRM＿PS＿Fを出力に発生する。これも、基準フレーム同期信号REF＿FRM＿SYNCを実際に副ラッチ３Ｂがラッチした位置を表している。残りの回路部分であるレジスタＣとレジスタＤとコンパレータＢは、フレーム・パルス信号FRM＿PS＿Rではなくフレーム・パルス信号FRM＿PS＿Fを受ける点を除いて検出器５０Ｂのものと同じである。したがって、レジスタＣの出力（７（ｅ）参照）およびレジスタＤの出力（図７（ｆ））を受けて、コンパレータＢは、ラッチエラー信号LER2（図７（ｇ））を出力に発生する。図示のように、このラッチエラー信号LER2は、隣接するフレーム間でCOUNT値が一致しているときにはハイ、そして不一致のときにはローとなる。

図３に示す次の最適出力選択回路６Ｂは、図示のように、最適出力判断回路６４Ｂと、セレクタ６６Ｂとを備えている。
図９も参照して、最適出力判断回路６４Ｂについて説明する。図示のように、この最適出力判断回路６４Ｂは、本実施形態では、デコーダ６４０により構成している。このデコーダ６４０は、２つのデータ入力は、コンパレータＡのＱ出力と、コンパレータＢのＱ出力に接続し、そしてそれらコンパレータからのラッチエラー信号LER１，LER２を受けると伴に、クロック入力にパラレルクロックを受けるように接続しており、そして選択すべきラッチ信号を示す選択信号SELを出力に発生する。このデコーダ６４０は、従来のロジック回路で構成することができ、そしてこのロジックにより実現されるデコーダ機能は、図９に示している。尚、図９においては、ラッチエラー信号の“ハイ（HI）”はラッチエラー無し、“ロー（LOW）”はラッチエラー有りを示し、また、選択信号の“ハイ（HI）”は、主ラッチ１Ｂから出力されるラッチ信号を選択すべきことを示し、“ロー（LOW）”は、副ラッチ３Ｂから出力されるラッチ信号を選択すべきことを示し、そして“＝”は、直前に選択されたのと同じラッチ信号を選択すべきことを示している。

詳細には、図９が示すデコーダ６４０におけるデコード・ロジックの真理値表に示すように、図９の（２）に示すように主ラッチ１Ｂ側に、ラッチエラーが有る（LER１＝LOW）場合、反対側の副ラッチのラッチ出力の選択を示す（SEL＝LOW）。また、図９の（３）に示すように副ラッチ３Ｂ側にラッチエラーの発生が有る（LER２＝LOW）場合、主ラッチのラッチ出力の選択を示す（SEL＝HI）。このように、主ラッチと副ラッチのいずれか一方の側にラッチエラーが検出された場合、他方のラッチの出力を選択する。次に、図９の（１）、（（４）に示したように、主ラッチと副ラッチの双方において、ラッチエラーが存在する場合（LER１，LER２＝HI）あるいは存在しない場合（LER１，LER２＝LOW）は、直前のフレームにおいて選択したのと同じラッチ信号の選択を示す（SEL＝“＝”）。

次に、デコーダ６４０からの選択信号SELを受ける制御入力を有するセレクタ６６Ｂは、さらに、主ラッチ側のエッジ検出器５００２からのフレーム・パルス信号FRM＿PS＿Rを受ける入力と、副ラッチ側の立ち上がりエッジ検出器５２０２からのフレーム・パルス信号FRM＿PS＿Fを受ける入力を有し、またパラレルクロックP＿CLKを受ける入力を有している。これにより、このセレクタ６６Ｂは、信号SELが示す方のフレーム・パルス信号、すなわちSEL＝HIのときには主ラッチ側のラッチ出力、そしてSEL＝LOWのときには副ラッチ側のラッチ出力を、Ｑ出力に発生することにより、補償済みの外部フレーム同期信号EXT＿FRM＿SYNCを生成する。

ここで、図５に示した、主ラッチ１Ｂ側にラッチエラーが発生ししかも副ラッチ３Ｂ側にラッチエラーが発生していない場合の実際の動作を参照すると、図示の最初のフレームにおいては、コンパレータＡの出力はハイであるため、図９の（４）のケースに該当して、このフレームの直前に選択されたラッチ信号の選択を示す。この場合、仮に図５の（ｈ）に示すように、副ラッチ側出力を選択していたとする（SEL＝LOW）。このとき、次の第２フレームでは、ラッチエラー信号LER1がローになるため、図９のケース（２）に該当し、したがって、SELはローとなって、副ラッチ側出力の選択を示す。したがって、図５の（ｈ）の選択信号SELは、ローに留まる。一方、最初のフレームにおいて、仮に図５（ｉ）に示すようにSELがハイで主ラッチ側出力が選択されていた場合、２番目のフレームでラッチエラー信号LER1がローになったとき、このときは、SELがハイからローになって、主ラッチ出力の選択から副ラッチ出力の選択にシフトする。

図６を参照して、この図５の動作例における位相同期化回路Ｂのラッチエラー補償動作について、さらに詳細に説明する。位相同期化回路Ｂが受ける基準フレーム同期信号REF＿FRM＿SYNCとパラレルクロックP＿CLKの時間的関係が図示のような関係にあった場合、主ラッチ１Ｂにおいて、図６（ａ）に示すように、パラレルクロックの立ち上がりエッジＸ０で実際にラッチが生じたとき、フレーム・パルス信号FRM＿PS＿Rは、１クロック後にハイになる。一方、図６（ｂ）に示すように、パラレルクロックの立ち上がりエッジＸ１で実際にラッチが生じたとき、フレーム・パルス信号FRM＿PS＿Rは、それから１クロック後にハイになるため、このパルス信号FRM＿PS＿Rは、図６（ａ）の場合と比べ、パラレルクロックの１クロック分遅れたものとなる。このように、基準フレーム同期信号REF＿FRM＿SYNCとパラレルクロックP＿CLKの立ち上がりエッジが近傍にある場合、主ラッチの誤動作によって、ラッチ出力である信号FRM＿PS＿Rは、図６（ａ）と（ｂ）に示したように、１クロック分時間的に変動する。すなわち、ラッチ位置が、Ｘ０の位置からＸ１の位置へ変化したり、あるいはＸ１の位置からＸ０の位置に変化したりする。この結果として、セレクタ６６Ｂから出力される外部フレーム同期信号EXT＿FRM＿SYNCは、フレーム・パルス信号FRM＿PS＿Rから１クロック遅れた信号となるため、図６（ｄ）または図６（ｅ）のような波形となる。特に、図６（ｂ）のフレーム・パルス信号FRM＿PS＿Rからは、図６（ｄ）に示した外部フレーム同期信号EXT＿FRM＿SYNCが生じてしまう。このようなラッチの誤動作によるラッチエラーを補償するため、図６（ｃ）に示したように、パラレルクロックの立ち下がりエッジでラッチを行う副ラッチ３Ｂを設けることにより行う。すなわち、副ラッチ３Ｂは、Ｙ０でラッチを行うことにより、フレーム同期信号FRM＿Fは、Ｙ０で立ち上がり、そして副ラッチの出力であるフレーム・パルス信号FRM＿PS＿Fは、その立ち上がりからパラレルクロックの１／２周期後にハイとなる。この信号FRM＿PS＿Fは、図６（ａ）で示したフレーム・パルス信号FRM＿PS＿Rと同じものとなる。

詳しくは、先ず初めに、フレーム・パルス信号FRM＿PS＿Rが、Ｘ１の位置からＸ２の位置へずれた場合について説明する。この場合、ずれを生ずるまでの間は、FRM＿PS＿R、FRM＿PS＿F共に、Ｘ１の位置で出力されている。このずれを生ずるまでの間は、主ラッチ側および副ラッチ側双方は、ラッチエラーを検出していない、と仮定しているため、デコーダ６４０は、前回の選択状態の保持を行う（SEL＝“＝”)。このとき、主ラッチ側または副ラッチ側のどちらを選択していたとしても、外部フレーム同期信号EXT＿FRM＿SYNCは、Ｘ２の位置で出力されていることになる。この状態で、FRM＿PS＿RがＸ１からＸ２の位置へずれた場合、主ラッチ側においてラッチエラーを検出する。その結果、デコーダ６４０は、副ラッチ側のFRM＿PS＿Fを選択する。このため、信号EXT＿FRM＿SYNCは、ずれる前と同じＸ２の位置のままとなる。つまり、ラッチエラーが検出され選択信号SELが切り替わったとしても、EXT＿FRM＿SYNCの位置がずれることはない。

逆に、Ｘ２の位置に出力されていたFRM＿PS＿RがＸ１の位置へずれた場合は、ずれを生ずるまでの間は、上記とは異なり、FRM＿PS＿RはＸ２で、FRM＿PS＿FはＸ１で出力されている。このずれを生じるまでの間、すなわち前回の選択状態が、例えばハイであるとすれば、主ラッチ側を選択している。この状態で、現在のフレームで、上記のＸ２からＸ１へのラッチエラーを検出した場合、副ラッチ側を選択する。これにより、外部フレーム同期信号EXT_FRM_SYNCは、図６（ｄ）から図６（ｅ）へと１クロックずれてから安定することになる。尚、前回の選択状態がローであった場合、すなわち副ラッチ側が選択されていた場合には、現在のフレームにおいて主ラッチ側にラッチエラーが検出されたとしても、副ラッチ側の選択が続くことになり、この結果、外部フレーム同期信号EXT_FRM_SYNCは、図６（ｅ）に示したものが出力され続ける。これにより、主ラッチの不安定領域における動作から生じるラッチ位置の変動によるエラーを補償することができる。

次に、図７に示した、副ラッチ３Ｂ側にラッチエラーが発生ししかも主ラッチ１Ｂ側にラッチエラーが発生していない場合の実際の動作を参照すると、図示の最初のフレームにおいては、コンパレータＢの出力はハイであるため、図９の（４）のケースに該当して、このフレームの直前に選択されたラッチ信号の選択を示す。この場合、仮に図７の（ｈ）に示すように、副ラッチ側出力を選択していたとする（SEL＝LOW）。このとき、次の第２フレームでは、ラッチエラー信号LER2がローになるため、図９のケース（３）に該当し、したがって、SELはハイとなって、主ラッチ側出力の選択を示す。一方、最初のフレームにおいて、仮に図５（ｉ）に示すようにSELがハイで主ラッチ側出力が選択されていた場合、２番目のフレームでラッチエラー信号LER2がローになったとき、このときは、SELがハイの留まって、主ラッチ出力の選択を続行する。

ここで、図８を参照して、この図７の動作例における位相同期化回路Ｂのラッチエラー補償動作について、さらに詳細に説明する。尚、図８は、図６と同様の図であるが、ただし、パラレルクロックP＿CLKは、図６とは反転した位相関係にあり、しかも基準フレーム同期信号REF＿FRM＿SYNCの立ち上がりエッジとパラレルクロックP＿CLKの立ち下がりエッジとが近傍にあるため、副ラッチ側にラッチエラーが発生する。このため、図８では、（ａ）と（ｂ）には、副ラッチ側の信号を示し、（ｃ）には主ラッチ側の信号を示している点で、図６とは異なっている。尚、主ラッチ側では、フレーム同期信号FRM＿RのパラレルクロックP＿CLKの１周期後にフレーム・パルス信号FRM＿PS＿Rが立ち上がるのに対し、副ラッチ側では、フレーム同期信号FRM＿Fの立ち上がりからパラレルクロックP＿CLKの１／２周期遅れでフレーム・パルス信号FRM＿PS＿Fが立ち上がる。したがって、詳細な説明は省略するが、フレーム・パルス信号FRM＿PS＿FがＹ０とＹ１との間で動くことにより、図８（ａ）、（ｂ）に示すような１クロック分のずれが生じるラッチエラーが発生した場合でも、補償を行うことができる。この補償動作が安定状態となったときには、図８（ｃ）に示す主ラッチ側のフレーム・パルス信号FRM＿PS＿Rを使用することにより、図８（ｅ）に示す外部フレーム同期信号EXT＿FRM＿SYNCを発生する。

以上のようにして、本発明の１実施形態による位相同期化回路Ｂでは、ラッチ回路を２系統設けることによって、一方のラッチ回路のラッチエラーを他方のラッチ出力を使用することによって補償することができる。

次に、図１０と図１１を参照して、図３の位相同期化回路Ｂにおいて、主ラッチ１Ｂと副ラッチ３Ｂの双方においてラッチエラーが起きない場合の動作について説明する。図１０は、基準フレーム同期信号REF＿FRM＿SYNCのエッジがパラレルクロックP＿CLKの立ち下がりエッジと立ち上がりエッジとの間に存在する場合の図６、図８と同様の図である。図示のように、主ラッチ側および副ラッチ側の双方ともラッチエラーを発生していないので、主ラッチあるいは副ラッチのいずれかのラッチ出力が選択される。この場合、図１０（ａ）のフレーム・パルス信号FRM＿PS＿Rと図１０（ｂ）のフレーム・パルス信号FRM＿PS＿Fとは、互いに一致しているため。このため、一方から他方へと選択が切り替わったとしても、結果として出力される外部フレーム同期信号EXT＿FRM＿SYNCは、同じ波形となる。このような選択の切り替わりは、外部からの基準フレーム同期信号REF＿FRM＿SYNCのオン／オフ（例えば、信号の有り無し、信号の抜き差し）、ＳＤＩ信号のオン／オフ（信号の有り無し、信号の抜き差し）時に生ずることがある。

これに対し、図１１に示す場合、すなわち、基準フレーム同期信号REF＿FRM＿SYNCのエッジがパラレルクロックP＿CLKの立ち上がりエッジと立ち下がりエッジとの間に存在する場合の図６、図８と同様の図である。この場合も、主ラッチ側および副ラッチ側の双方ともラッチエラーを発生していないため、デコーダ６４０は、以前の選択状態を保持して、主ラッチあるいは副ラッチのいずれかのラッチ出力を選択する。しかし、図１１のタイミング関係の場合、図１０の場合と異なり、図１１（ａ）のフレーム・パルス信号FRM＿PS＿Fと図１１（ｂ）のフレーム・パルス信号FRM＿PS＿Rとは、互いに１クロックずれているため、その一方から他方へと選択が切り替わったときには、フレーム・パルス信号FRM＿PS＿Fから生ずる図１１（ｃ）の外部フレーム同期信号EXT＿FRM＿SYNCと、図１１（ｄ）のフレーム・パルス信号FRM＿PS＿Rから生ずる外部フレーム同期信号EXT＿FRM＿SYNCとは、互いに１クロックずれたものとなる。上記のように、このような選択の切り替わりは、外部からの基準フレーム同期信号REF＿FRM＿SYNCのオン／オフ（例えば、信号の有り無し、信号の抜き差し）、ＳＤＩ信号のオン／オフ（信号の有り無し、信号の抜き差し）時に生ずることがある。

図１２は、図１１で説明した問題を解消するための１実施形態の最適出力選択回路６Ｃを示している。この最適出力選択回路６Ｃは、基準同期信号FRM＿SYNCのオン／オフまたはＳＤＩ信号のオン／オフを検出した時に、選択信号SELを固定するよう機能するものであり、図示のように、デコーダ６４０に対応するデコーダ６４０Ｃと、外部信号（EXT SIGNAL）検出器６４２と、ＳＤＩ信号検出器６４４と、ＯＲ回路６４６とを備えている。詳細には、外部信号検出器６４２は、外部基準同期信号が、位相同期化回路Ｂまたはこの回路Ｂを含む装置に入力された場合に、一定時間“ハイ（HI）”となる外部検出信号 EXT＿DETECTを出力するよう動作する。尚、図３の基準フレーム同期信号REF＿FRM＿SYNCは、その外部基準同期信号から導出したものである。この検出器６４２は、信号の有無を検出するための任意の在来設計の回路で構成することができる。同様に、ＳＤＩ信号検出器６４４は、ＳＤＩ信号が、位相同期化回路Ｂまたはこの回路Ｂを含む装置に入力された場合に、一定時間“ハイ（HI）”となるＳＤＩ検出信号SDI＿DETECTを出力するよう動作する。尚、図３のパラレルクロックP＿CLKは、そのＳＤＩ信号から得たものである。この検出器６４４もまた、検出器６４２と同様に在来の回路で構成することができる。これら検出器６４２，６４４からの信号を受けるＯＲ回路６４６は、デフォルト信号DEFAULTを出力に発生する。このデフォルト信号DEFAULTは、検出信号 EXT＿DETECTまたは検出信号SDI＿DETECTのいずれかまたは双方がハイの期間中ハイとなって、デフォルト状態を示す。このデフォルト信号DEFAULTを受ける入力を有するデコーダ６４０Ｃは、図３のデコーダ６４０と同様に、コンパレータ５００８および５２０８からのラッチエラー信号LER1およびLER2を受ける入力を有している。

図１３には、このデコーダ６４０Ｃのデコード・ロジックの真理値表を示している。図１３から分かるように、デフォルト信号DEFAULTがハイの時、すなわちデフォルト状態のとき、ラッチエラー信号LER1およびLER2の状態にかかわらず、SELは“HI”の状態を取る。このことは、デフォルト状態では、主ラッチ側からのラッチ信号を常に選択することを意味しており、図１１の例では、フレーム・パルス信号FRM＿PS＿Rを常に選択する。これにより、フレーム・パルス信号FRM＿PS＿Fとフレーム・パルス信号FRM＿PS＿Rとの間で選択が切り替わることによる問題を解消することができる。一方、デフォルト信号DEFAULTがローの時、すなわち非デフォルト状態のときは、図９に示したのと同じ動作をする。この時の動作は、図９で既に説明した。例えば、このデフォルト状態の終了直後において、主ラッチ１Ｂおよび副ラッチ３Ｂが誤動作していない場合には、ラッチエラー信号LER1およびLER2は双方ともハイでSEL＝“＝”となって、前回の選択状態を保持する。このため、デフォルト時に行った主ラッチ側の選択が続行されることになる。尚、図１３の図表では、デフォルト状態のときに選択信号SELで主ラッチ側を選択するとしたが、いずれか一方のラッチ信号の選択に固定されれば十分であるため、デフォルト状態において副ラッチ側を常に選択するように変更することもできる。

次に、図１４を参照して、本発明の別の実施形態の位相同期化回路Ｄについて説明する。この位相同期化回路Ｄは、図３に示した位相同期化回路Ｂまたは図１２の変更を加えた位相同期化回路Ｂとは、ほぼ同じである。したがって、図１４では、異なっている部分について図示しており、その他の部分の図示は省略している。また、図１４では、図３の要素と対応する要素には、同じ参照番号の後に記号“Ｄ”を付している。詳細には、相違点は、この位相同期化回路Ｄでは、主ラッチ１Ｄと副ラッチ３Ｄの出力であるラッチ信号を、セレクタ６６Ｄのデータ入力に直接供給し、そして立ち上がりエッジ検出器５００２Ｄと５２０２Ｄの出力を関係するレジスタＡ，ＢとレジスタＣ，Ｄのみにそれぞれ供給していることである。この点は、図３においては、エッジ検出器５００２と５２０２の出力をセレクタ６６Ｂに供給しているのと異なっている。この図１４の位相同期化回路Ｄは、ラッチ出力を、そのままの形態で外部フレーム同期信号EXT＿FRM＿SYNCとして用いる場合に適している。

以上に説明した本発明の実施形態による位相同期化回路ＢおよびDは、図４に示した種々のフォーマットのテレビジョン信号、すなわち各種のフォーマットのＨＤ−ＳＤＩ信号並びにいくつかのフォーマットのＳＤ−ＳＤＩ信号にも同様に適用することができる。これに関連して、図３の回路図では、１／５分周カウンタ５０００を、ラッチ位置の計測のためのクロックの生成に使用したが、この５という分周比としたのは、図４に示した各種のフォーマットのＳＤＩ信号の１フレームのドット数が５で割り切れるからである。このため、５以外の値であっても、その他の任意の割り切れる値を分周比として使用することもできる。さらに、この分周比は、本位相同期化回路を適用する種々のフォーマットの特定の組み合わせに対して決めることもできる。さらにまた、図３の回路では、外部基準信号として、フレーム同期信号を使用したが、位相同期化という観点からは、水平同期信号を受けるようにすることもできる。この場合でも、同様の回路構成で位相同期化回路を構成することができる。

次に、図１５を参照して、本発明の１実施形態による位相同期化回路Ｅを組み込んだテレビジョン信号処理装置Ｆについて説明する。図示のように、この信号処理装置Ｆは、シンクセパレータ７と、位相同期化回路Ｅと、波形表示部８とを備えている。シンクセパレータ７は、外部基準信号EXT＿REF＿SIGNALを受ける入力を有し、そしてその外部基準信号から基準フレーム同期信号REF＿FRM＿SYNCを分離して出力する。このシンクセパレータは、従来公知の任意の回路で構成することができる。次の位相同期化回路Ｅは、図３、図１２または図１４に示した本発明の１実施形態の位相同期化回路のいずれかであって、基準フレーム同期信号REF＿FRM＿SYNCと、そしてＳＤＩ信号（波形表示すべきテレビジョン信号）から分離されたパラレルクロックP＿CLKとを受け、そして出力に上述の通り外部フレーム同期信号EXT＿FRM＿SYNCを発生する。この信号EXT＿FRM＿SYNCを受ける波形表示部８は、波形表示すべきＳＤＩ信号を受ける入力を有する。これにより、波形表示部８は、受けたＳＤＩ信号の波形表示を、このＳＤＩ信号に位相同期させた信号EXT＿FRM＿SYNCを基準として行う。この結果、ＳＤＩ信号の波形表示における位相ジッタをキャンセルすることができ、表示されたテレビジョン信号波形の時間方向のずれを実質上除去することができる。このテレビジョン信号処理装置Ｆの例としては、ウェーブフォーム・モニタ、オシロスコープ、ＣＲＴ等の任意の波形表示装置が含まれる。さらにまた、本発明は、波形表示装置だけでなく、ＳＤＩ信号のようなテレビジョン信号を処理するその他の任意の信号処理装置にも適用することができる。

図１は、本発明の１実施形態によるラッチを示すブロック図。図２は、図１に示したラッチエラー検出器と最適出力選択回路の１実施形態を示すブロック図。図３は、本発明の１実施形態による位相同期化回路を示すブロック図。図４は、テレビジョン信号のＨＤ−ＳＤＩ信号およびＳＤ−ＳＤＩ信号に関して、種々のフォーマットと、そのデジタル・ビデオクロック周波数と、１フレームのドット数の関係を示す図表。図５は、図３の位相同期化回路の各部における波形のタイミング図であって、主ラッチ側にのみラッチエラーが存在する場合のタイミング関係を示す。図６は、この図５の動作例の場合において、図３の位相同期化回路のラッチエラー補償動作を示すタイミング図。図７は、図３の位相同期化回路の各部における波形のタイミング図であって、副ラッチ側にのみラッチエラーが存在する場合のタイミング関係を示す。図８は、この図７の動作例の場合において、図３の位相同期化回路のラッチエラー補償動作を示すタイミング図。図９は、図３のデコーダのデコード・ロジックの真理値表を示す図表。図１０は、図３の主ラッチと副ラッチの双方においてラッチエラーが起きない場合であって、基準フレーム同期信号REF＿FRM＿SYNCのエッジがパラレルクロックP＿CLKの立ち下がりエッジと立ち上がりエッジとの間に存在するときにおける、図３の回路の動作を示すタイミング図。図１１は、図３の主ラッチと副ラッチの双方においてラッチエラーが起きない場合であって、基準フレーム同期信号REF＿FRM＿SYNCのエッジがパラレルクロックP＿CLKの立ち上がりエッジと立ち下がりエッジとの間に存在するときにおける、図３の回路の動作を示すタイミング図。図１２は、図３に示した最適出力選択回路とは代替の実施形態の最適出力選択回路を示すブロック図。図１３は、図１２のデコーダのデコード・ロジックの真理値表を示す図表。図１４は、本発明の別の実施形態の位相同期化回路を示すブロック図。図１５は、本発明の１実施形態による位相同期化回路を組み込んだテレビジョン信号処理装置を示すブロック図。

符号の説明

１第１ラッチ回路
２ラッチエラー補償器
３第２ラッチ回路
４選択回路
５ラッチエラー検出器
６最適出力選択回路
Ｂ位相同期化回路
１Ｂ主ラッチ
３Ｂ副ラッチ
５Ｂラッチエラー検出器
６Ｂ最適出力選択回路
６４０デコーダ
６４０Ｃデコーダ
Ｄ位相同期化回路
Ｆテレビジョン信号処理装置
REF＿FRM＿SYNC 基準フレーム同期信号
P＿CLK パラレルクロック
EXT＿FRM＿SYNC 外部フレーム同期信号
FRM＿R フレーム同期信号
FRM＿F フレーム同期信号
FRM＿PS＿R フレーム・パルス信号
FRM＿PS＿F フレーム・パルス信号
COUNT カウンタ出力
LER1 ラッチエラー信号
LER2 ラッチエラー信号
SEL 選択信号

Claims

ラッチ方法であって、
イ）第１信号を、第２信号の第１の部分に応答してラッチして第１ラッチ信号を発生するラッチ・ステップであって、前記第１部分は、前記第２信号の立ち上がりエッジおよび立ち下がりエッジのうちの一方である、前記のラッチ・ステップと、
ロ）前記第１信号を、前記第２信号の第２の部分に応答してラッチして第２ラッチ信号を発生するラッチ・ステップであって、前記第２部分は、前記第２信号の立ち上がりエッジおよび立ち下がりエッジのうちの他方である、前記のラッチ・ステップと、
ハ）前記第１と第２のラッチ信号の一方をラッチ信号出力として選択する選択ステップと、
を含み、
前記選択ステップは、
イ）前記第１ラッチ信号と前記第２ラッチ信号の各々における、ラッチ位置におけるエラーを検出して該エラーを表すラッチエラー信号を発生するラッチエラー検出ステップと、
ロ）前記ラッチエラー信号に基づき、前記第１ラッチ信号と前記第２ラッチ信号のいずれか一方を選択する最適出力選択ステップと、
を含む、ラッチ方法。
請求項１記載の方法において、前記ラッチエラー検出ステップは、
イ）前記第１ラッチ信号においてラッチ位置における前記エラーを検出して、第１の前記ラッチエラー信号を発生する第１ラッチエラー検出ステップと、
ロ）前記第２ラッチ信号においてラッチ位置における前記エラーを検出して、第２の前記ラッチエラー信号を発生する第２ラッチエラー検出ステップと、
を含む、ラッチ方法。
請求項２記載の方法において、前記第１と第２のラッチエラー検出ステップの各々は、
イ）前記第１と第２のラッチ信号のうちの関連するラッチ信号と、前記第２信号とを受け、前記第２信号の所定の基準位置から、前記関連するラッチ信号の前記ラッチ位置までの長さを表すラッチ状態信号を発生するラッチ状態検出ステップと、
ロ）前記第１信号の第１の周期的部分に対し生成された前記ラッチ状態信号を、前記第１信号の前記第１周期的部分に隣接する第２の周期的部分に対し生成された前記ラッチ状態信号と比較して、この比較結果に応じて前記関連するラッチ信号における前記ラッチエラー信号を発生するラッチ状態比較ステップと、
を含む、ラッチ方法。
請求項３記載の方法において、前記最適出力選択ステップは、
イ）前記第１ラッチ信号に関する第１の前記ラッチエラー信号と、前記第２ラッチ信号に関する第２の前記ラッチエラー信号とを受け、前記第１ラッチエラー信号と前記第２ラッチエラー信号に基づき、前記第１と第２のラッチ信号のいずれか一方の選択を示す選択信号を発生する最適出力判断ステップと、
ロ）前記選択信号に基づき、前記第１と第２のラッチ信号のいずれか一方を出力するステップと、
を含む、ラッチ方法。
請求項１から４のいずれかに記載のラッチ方法において、該ラッチ方法が前記第１信号を前記第２信号に位相を同期化させるのに使用される、ラッチ方法。
ラッチであって、
イ）第１信号を、第２信号の第１の部分に応答してラッチした第１ラッチ信号を発生する第１のラッチ回路であって、前記第１部分は、前記第２信号の立ち上がりエッジおよび立ち下がりエッジのうちの一方である、前記の第１ラッチ回路と、
ロ）前記第１信号を、前記第２信号の第２の部分に応答してラッチして第２ラッチ信号を発生する第２のラッチ回路であって、前記第２部分は、前記第２信号の立ち上がりエッジおよび立ち下がりエッジのうちの他方である、前記の第２ラッチ回路と、
ハ）前記第１と第２のラッチ信号を受け、これら信号の一方を、ラッチ信号出力として選択する選択回路と、
を含み、
前記選択回路は、
イ）前記第１ラッチ信号と前記第２ラッチ信号の各々における、ラッチ位置におけるエラーを検出して該エラーを表すラッチエラー信号を発生するラッチエラー検出器と、
ロ）前記ラッチエラー信号に基づき、前記第１ラッチ信号と前記第２ラッチ信号のいずれか一方を選択する最適出力選択回路と、
を含む、ラッチ。
請求項６記載のラッチにおいて、前記ラッチエラー検出器は、
イ）前記第１ラッチ信号においてラッチ位置における前記エラーを検出して、第１の前記ラッチエラー信号を発生する第１のラッチエラー検出器と、
ロ）前記第２ラッチ信号においてラッチ位置における前記エラーを検出して、第２の前記ラッチエラー信号を発生する第２のラッチエラー検出器と、
を含む、ラッチ。
請求項７記載のラッチにおいて、前記第１と第２のラッチエラー検出器の各ラッチエラー検出器は、
イ）前記第１と第２のラッチ信号のうちの関連するラッチ信号と、前記第２信号とを受け、前記第２信号の所定の基準位置から、前記関連するラッチ信号の前記ラッチ位置までの長さを表すラッチ状態信号を発生するラッチ状態検出器と、
ロ）前記第１信号の第１の周期的部分に対し生成された前記ラッチ状態信号を、前記第１信号の前記第１周期的部分に隣接する第２の周期的部分に対し生成された前記ラッチ状態信号と比較して、この比較結果に応じて前記関連するラッチ信号における前記ラッチエラー信号を発生するラッチ状態比較器と、
を含む、ラッチ。
請求項８記載のラッチにおいて、前記ラッチ状態検出器は、
イ）前記関連するラッチ信号を受けて、ラッチ状態検出期間信号を発生するラッチ状態検出タイミング発生器と、
ロ）前記第２信号を受け、該第２信号の前記所定基準位置と同時に開始する基準クロックの数を発生するラッチ状態検出基準クロック発生器と、
を備え、前記ラッチ状態検出器は、前記第１信号の前記第１と第２の周期的部分の各々に関して、前記ラッチ状態検出期間に生成される前記基準クロックの数を表す前記ラッチ状態信号を発生する、ラッチ。
請求項９記載のラッチにおいて、前記最適出力選択回路は、
イ）前記第１ラッチエラー検出器からの第１の前記ラッチエラー信号と前記第２ラッチエラー検出器からの第２の前記ラッチエラー信号とを受け、これら信号に基づき、前記第１と第２のラッチ信号のいずれか一方の選択を示す選択信号を発生する最適出力判断回路と、
ロ）前記選択信号に基づき、前記第１と第２のラッチ信号のいずれか一方を、前記ラッチ信号出力として出力するセレクタと、
を含む、ラッチ。
請求項６から１０のいずれかに記載のラッチにおいて、該記ラッチが前記第１信号を前記第２信号に位相を同期化させるのに使用される、ラッチ。