JP3207490B2 - 加算回路及びそれを使用したｎビット加算器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、相補形ＭＯＳトランジ
スタで構成した加算回路に関し、特により少ない面積
で、高速な加算器を構成し得る加算回路及びそれを使用
したｎビット加算器に関する。

【０００２】

【従来の技術】従来の桁上げ選択加算器（ＣＳＡ：Carr
y-Select Adder）は、長い語長の加算器を適当な長さの
加算器群に分けて、各区分での加算を並列的に実施し、
真の和を適切な桁上げ入力を使って得る論理構成を有し
ている。

【０００３】図８に、４つのブロックに分割した１６ビ
ット加算器の構成例を示す。４つの４ビット加算器１０
１〜１０４と、桁上がりセレクタ１１１〜１１４と、出
力セレクタ１２１〜１２４から構成され、１つのブロッ
クｉは４ビット加算器１０ｉ、桁上がりセレクタ１１
ｉ、及び出力セレクタ１２ｉから成っている。

【０００４】また、図９に、図８における４ビット加算
器１０ｉの構成例を示す。各桁ｊ毎に、２つの全加算器
１３ｊ及び１４ｊから構成されている。処理速度を高速
化するため、一方では最下位ビットへの桁上げを仮定
し、もう一方では桁上げ無しとして加算を行っている。
またキャリーの伝搬として、全加算器１３ｊ及び１４ｊ
には、キャリー入力Ｃｉｎ＝”０”またはキャリー入力
Ｃｉｎ＝”１”の２通りの入力があり、それぞれの桁で
キャリーＣｏｕｔｊと和Ｓｕｍｊを出力する。

【０００５】更に、各桁ｊ毎の２つの全加算器１３ｊ及
び１４ｊ（図９中点線で囲った部分）の回路構成図を図
１０に示す。ここで、キャリーラインＭはキャリー入力
Ｃｉｎ＝”１”、キャリーラインＮはキャリー入力Ｃｉ
ｎ＝”０”として考えている。

【０００６】

【発明が解決しようとする課題】以上のように、従来の
桁上げ選択加算器（ＣＳＡ）では、高速化の目的で、桁
上げが有る時と無い時を想定しているため、キャリーの
伝搬の為の信号線が２本必要であり、従って、リプル桁
上げ加算器等のキャリー伝搬信号線が１本の場合に比べ
て、かなり高速にはなるがハードウェア量が増加し、そ
の結果、占有面積が大きくなるという欠点があった。

【０００７】本発明は、上記問題点を解決するもので、
その目的は、加算器全体の占有面積の増加を抑えつつ、
尚且つ高速な加算器を構成し得る加算回路及びそれを使
用したｎビット加算器を提供することである。

【０００８】

【課題を解決するための手段】前記課題を解決するため
に、本発明の加算回路の特徴は、図１に示す如く、２つ
の入力データＡ及びＢの排他的論理和をとる第１のゲー
ト回路１と、前記第１のゲート回路１出力と第１のキャ
リー入力Ｘinの排他的論理和をとる第２のゲート回路２
と、前記２つの入力Ａ及びＢ及び前記第１のキャリー入
力Ｘinから第１のキャリー出力Ｘout を生成する第１の
キャリー生成手段３と、前記第２のゲート回路２出力と
第２のキャリー入力Ｙinとの排他的論理否定和をとる第
３のゲート回路１１と、前記第１のゲート１出力及び前
記第２のキャリー入力Ｙinから第２のキャリー出力Ｙou
t を生成する第２のキャリー生成手段１２とを具備する
ことである。

【０００９】また、本発明のｎビット加算器の特徴は、
図２に示す如く、請求項１に記載の加算回路２０−１〜
２０−ｎをｎ個（ｎは任意の整数；図２ではｎ＝４）並
列に接続して成る加算部２０と、前記加算部２０内の各
加算回路２０−ｉ毎の前記第２のゲート回路２−ｉ出力
と前記第３のゲート回路１１−ｉ出力とを、第３のキャ
リー入力Ｚに基づいて選択し、当該加算器の和出力Ｓｕ
ｍ０〜Ｓｕｍ３とする和選択手段２１−１〜２１−４と
を具備することである。

【００１０】

【作用】本発明の特徴の加算回路では、図１に示す如
く、第１のゲート回路１で２つの入力データＡ及びＢの
排他的論理和をとり、第２のゲート回路２で第１のゲー
ト回路１出力と第１のキャリー入力Ｘinの排他的論理和
をとり、前桁からの真のキャリー入力が”０”であると
想定した時の第１の和出力を生成する。また、第３のゲ
ート回路１１で第２のゲート回路２出力と第２のキャリ
ー入力Ｙinとの排他的論理否定和をとり、真のキャリー
入力が”１”であると想定した時の第２の和出力を生成
する。また、次桁へのキャリー出力を生成するために、
第１のキャリー生成手段３で２つの入力Ａ及びＢ及び第
１のキャリー入力Ｘinから第１のキャリー出力Ｘout を
生成し、第２のキャリー生成手段１２で第１のゲート１
出力及び第２のキャリー入力Ｙinから、当該加算回路の
桁でキャリーを発生すべきデータ入力の組み合わせが入
力されたか否かを判断して、第２のキャリー出力Ｙout
を生成する。

【００１１】従って、第２のキャリー生成手段１２にお
いて従来必要とされたインバータ回路をトランジスタで
実現でき、加算回路の面積縮小化を実現でき、また、本
発明の加算回路をキャリー選択方式の加算器に適用する
ことにより、加算器全体の占有面積の増加を抑えること
ができ、尚且つ高速な加算器を構成することができる。

【００１２】本発明の特徴のｎビット加算器では、図２
に示す如く、請求項１に記載の加算回路２０−１〜２０
−ｎをｎ個（ｎは任意の整数；図２ではｎ＝４）並列に
接続して加算部２０を構成し、各加算回路２０−ｉ毎の
第２のゲート回路２−ｉ出力と第３のゲート回路１１−
ｉ出力とを、和選択手段２１−１〜２１−４で第３のキ
ャリー入力Ｚに基づいて選択し、当該加算器の和出力Ｓ
ｕｍ０〜Ｓｕｍ３とする。

【００１３】これにより、加算器全体の占有面積の増加
を抑えることができ、尚且つ高速な加算器を構成するこ
とができる。

【００１４】

【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。

【００１５】図１に本発明の第１の実施例に係る加算回
路の回路構成図を示す。同図は、４ビット加算器の１ビ
ット分の回路構成を示しており、点線で囲った部分（Ｆ
Ａ）が１ビット分の全加算器の構成であり、点線外の回
路が本発明の特徴的な回路となっている。

【００１６】図１に示すように、本実施例の加算回路
は、２つの入力データＡ及びＢの排他的論理否定和をと
る第１のゲート回路（２入力ＥＸＮＯＲゲート）１と、
ＥＸＮＯＲゲート１出力の論理否定をとるＮＯＴゲート
８と、ＮＯＴゲート８出力と第１のキャリー入力Ｘinの
排他的論理和をとる第２のゲート回路（２入力ＥＸＯＲ
ゲート）２と、２つの入力データＡ及びＢ、ＥＸＮＯＲ
ゲート１出力、ＮＯＴゲート８出力、並びに第１のキャ
リー入力Ｘinから第１のキャリー出力Ｘout を生成する
第１のキャリー生成手段３と、ＥＸＯＲゲート２出力と
第２のキャリー入力Ｙinとの排他的論理和をとる第３の
ゲート回路（２入力ＥＸＮＯＲゲート）１１と、ＥＸＮ
ＯＲゲート１出力、ＮＯＴゲート８出力、及び第２のキ
ャリー入力Ｙinから第２のキャリー出力Ｙout を生成す
る第２のキャリー生成手段１２とから構成されている。

【００１７】第１のキャリー生成手段３は、２入力ＮＡ
ＮＤゲート４、２入力ＮＯＲゲート５、及びトランジス
タ群６（インバータ回路）及び７（バストランジスタ）
から構成され、また第２のキャリー生成手段１２は、ト
ランジスタ群１３及び１４（バストランジスタ）から構
成されている。

【００１８】本実施例の加算回路では、ＥＸＮＯＲゲー
ト１で２つの入力データＡ及びＢの排他的論理否定和を
とり、ＥＸＯＲゲート２でＥＸＮＯＲゲート１出力の否
定と第１のキャリー入力Ｘinの排他的論理和をとり、前
桁からの真のキャリー入力が”０”であると想定した時
の第１の和出力Ｃを生成する。また、ＥＸＮＯＲゲート
１１でＥＸＯＲゲート２出力と第２のキャリー入力Ｙin
との排他的論理否定和をとり、真のキャリー入力が”
１”であると想定した時の第２の和出力Ｄを生成する。
また、次桁へのキャリー出力を生成するために、第１の
キャリー生成手段３で２つの入力Ａ及びＢ、ＥＸＮＯＲ
ゲート１出力、ＮＯＴゲート８出力、並びに第１のキャ
リー入力Ｘinから第１のキャリー出力Ｘout を生成し、
第２のキャリー生成手段１２でＥＸＮＯＲゲート１出
力、ＮＯＴゲート８出力、及び第２のキャリー入力Ｙin
から、当該加算回路の桁でキャリーを発生すべきデータ
入力の組み合わせが入力されたか否かを判断して、第２
のキャリー出力Ｙout を生成する。

【００１９】次に、キャリーの生成及び伝搬に基づき、
本実施例の動作を説明する。キャリーラインＹがＶSSに
接続され、キャリーラインＸに対するキャリー入力Ｘin
＝０を仮定する。出力Ｃ及びＤは、それぞれ真のキャリ
ー入力Ｃｉｎ＝０の時の和Ｓｕｍ、Ｃｉｎ＝１の時の和
Ｓｕｍを表している。ここで、データ入力をキャリー生
成が成されるＧの場合（Generator ）とキャリー伝搬が
成されるＰの場合（Propagator）に分けて考える。

【００２０】先ず、Ｇの場合のキャリー出力について説
明する。キャリーラインＸはキャリー入力Ｘin＝０を仮
定しているので、データ入力（Ａ，Ｂ）が（０，０）の
場合には、ＮＡＮＤゲート４及びＮＯＲゲート５はそれ
ぞれ”１”を出力し、インバータ回路６がオンしてキャ
リー出力Ｘout ＝０となる。この時、バストランジスタ
７及び１４はそれぞれオフ状態であり、それ故トランジ
スタ１３がオンしてキャリー出力Ｙout ＝１となる。

【００２１】また、データ入力（Ａ，Ｂ）が（１，１）
の場合には、ＮＡＮＤゲート４及びＮＯＲゲート５がそ
れぞれ”０”を出力し、インバータ回路６がオンしてキ
ャリー出力Ｘout ＝１となる。この時もバストランジス
タ７及び１４はそれぞれオフ状態であり、それ故トラン
ジスタ１３がオンしてキャリー出力Ｙout ＝１となる。

【００２２】次に、Ｐの場合のキャリー出力について説
明する。キャリーラインＸはキャリー入力Ｘin＝０を仮
定しているので、データ入力（Ａ，Ｂ）が（０，１）の
場合には、ＮＡＮＤゲート４が”１”、ＮＯＲゲート５
が”０”をそれぞれ出力し、インバータ回路６がオフす
る。しかし、バストランジスタ７はオンし、キャリー出
力Ｘout は前段のキャリー出力、即ちキャリー入力Ｘin
の値を伝搬する。この時、トランジスタ１３はオフ状態
であり、バストランジスタ１３はオン状態であり、キャ
リー出力Ｙout はキャリー入力Ｙin、即ち”０”を伝搬
することととなる。

【００２３】また、データ入力（Ａ，Ｂ）が（１，０）
の場合にも、同様に、キャリー出力Ｘout は前段のキャ
リー出力、即ちキャリー入力Ｘinの値を伝搬し、キャリ
ー出力Ｙout はキャリー入力Ｙin、即ち”０”を伝搬す
ることととなる。

【００２４】以上説明した入力データ（Ａ，Ｂ）に対す
るキャリー出力Ｘout 及びＹout の関係を図３に示す。
ここで、キャリー出力Ｘout は全加算器ＦＡのキャリー
出力であり、キャリー出力Ｙout は入力データ（Ａ，
Ｂ）によりキャリーが発生したか否かを表す信号を意味
する。

【００２５】本実施例の加算回路を、図１０に示した従
来の加算回路と比較すると、インバータ回路Ｆをトラン
ジスタ１３で実現しているところが異なる。つまり、図
１０におけるインバータ回路ＦのＮ型トランジスタが削
減されることになる。このインバータ回路Ｆはキャリー
ラインのデータを次段に伝搬するため、ドライブ能力が
かなり大きい。従ってこのＮ型トランジスタが削減でき
ることにより、加算回路の面積を縮小化できる。

【００２６】次に、図２に本発明の第２の実施例に係る
４ビット加算器の構成図を示す。同図に示す加算器は、
図１の回路構成を持つ加算回路を４個並列に接続して
（箱で見れば並列だが接続から見たら直列又はリプルで
接続されている）、４ビット加算器を構成したものであ
る。

【００２７】同図において、本実施例の４ビット加算器
は、第１の実施例の加算回路２０−１〜２０−ｎを４個
並列に接続して成る加算部２０と、加算部２０内の各加
算回路２０−ｉ毎の第２のゲート回路（ＥＸＯＲゲー
ト）２−ｉ出力と第３のゲート回路（ＥＸＮＯＲゲー
ト）１１−ｉ出力とを、第３のキャリー入力Ｚに基づい
て選択し、当該加算器の和出力Ｓｕｍ０〜Ｓｕｍ３とす
る和選択手段（セレクタ）２１−１〜２１−４と、次式
で決定される伝搬信号Ｐと最上位桁の加算回路２０−１
から出力されるキャリー出力Ｘout とを、第３のキャリ
ー入力Ｚに基づいて選択し、当該加算器のキャリー出力
Ｃｏｕｔとするセレクタ２２とから構成されている。

【００２８】Ｐ＝（Ａ０εＢ０）・（Ａ１εＢ１）・
（Ａ２εＢ２）・（Ａ３εＢ３） ここで、”ε”は排他的論理和を、”・”は論理積を表
す。

【００２９】本実施例の説明に先立ち、図４、図５、及
び図６を参照して、本発明の加算回路の構成が有効とな
り得る基本的な原理説明を行なう。図４は一般的な桁上
げ選択加算器の構成図を、図５は図４における前段の全
加算器ＦＡの入力データ（Ａ，Ｂ）及びキャリー入力Ｃ
ｉｎに対する和Ｓｕｍの真理値表を、また図６は本実施
例の加算器の動作を解かりやすく説明する為の構成図
を、それぞれ示している。

【００３０】通常、加算器においては、入力データ
（Ａ，Ｂ）が（０，０）若しくは（１，１）の組み合わ
せの時、それ自体でキャリーを発生する。即ち、キャリ
ー入力の値に影響されずに、入力データが（０，０）の
時にはキャリー出力は”０”であり、入力データが
（１，１）の時にはキャリー出力は”１”を出力する。
従って、２本のキャリー伝搬の為の信号線を有する桁上
げ選択加算器（以下ＣＳＡという）においては、任意の
桁で入力データが（０，０）、（１，１）の組み合わせ
であった時、それより上位桁に伝わるキャリー伝搬信号
線Ｘout 及びＹout の値は同一の値になる。

【００３１】言い換えれば、入力データ（Ａ，Ｂ）が最
下位桁から見て最初の（０，０）、（１，１）の組み合
わせになるビット位置までは、キャリー伝搬信号線Ｘ及
びＹの値は異なっている。また、入力データの組み合わ
せが全て（０，１）または（１，０）の時、キャリー出
力はキャリー入力と等しくなり（Ｘout ＝Ｘin、及びＹ
out ＝Ｙin）、これ以外の時には、全加算器ＦＡで生成
されるキャリーがキャリー出力となる。

【００３２】以上のことは、図４の例で確認できる。同
図の加算器では、最下位桁のキャリー入力をＸin＝０、
Ｙin＝１として加算を行なっており、入力データ（Ａ，
Ｂ）が（１，１）である第３桁目までは、その桁のキャ
リー出力はキャリー入力と等しい値を伝搬しているが、
第３桁目以降はキャリー伝搬信号線Ｘout 及びＹoutの
値は同一の値”１”になっている。

【００３３】本発明はこの性質を利用するものであり、
図６に示すように、図４における後段の全加算器をトラ
ンジスタ１３、バストランジスタ１４、及びＥＸＮＯＲ
ゲート１１で構成される付加回路とし、最下位桁の第２
のキャリー入力Ｙinを”０”として加算器を構成するこ
とにより、同等の機能を実現できることが解かる。

【００３４】再び図２に戻り、本実施例の動作を説明す
る。データ入力（Ａ，Ｂ）または（１，０）であるＰの
場合は、前段のキャリー入力Ｘin及びＹinの値をそのま
ま次段に伝搬し、この時の和Ｓｕｍの値はＣ＝／Ｄ（”
／”は論理否定を表す）と成ってＣはＤの反転した値と
なる。つまり、図１において、ＥＸＮＯＲゲート１の出
力は”０”で、（１，０）がＥＸＯＲゲート２の入力と
なり、Ｃ＝１、Ｄ＝０となる。

【００３５】また、データ入力（Ａ，Ｂ）が（０，０）
または（１，１）であるＧのの場合には、キャリー出力
Ｙout は”１”となるので、この桁以降の加算回路の和
Ｓｕｍの値は、Ｃ＝Ｄとなる。

【００３６】以上、和Ｓｕｍについてまとめると図７
（１）及び（２）に示すようになる。尚、図７（１）は
Ｃの値、図７（２）はＤの値を示している。

【００３７】以上説明したように、本実施例の加算器で
は、第１の実施例の加算回路を並列に接続して構成する
ことにより、図１０におけるインバータ回路ＦのＮ型ト
ランジスタが削減に伴う、加算回路の面積縮小化の効果
の恩恵を受けることになる。尚、加算器のビット数が増
大するに従ってその効果は大きくなる。

【００３８】

【発明の効果】以上のように本発明の加算回路によれ
ば、第１のゲート回路で２つの入力データの排他的論理
和をとり、第２のゲート回路で第１のゲート回路出力と
第１のキャリー入力の排他的論理和をとり、前桁からの
真のキャリー入力が”０”であると想定した時の第１の
和出力を生成し、第３のゲート回路で第２のゲート回路
出力と第２のキャリー入力との排他的論理否定和をと
り、真のキャリー入力が”１”であると想定した時の第
２の和出力を生成し、また、次桁へのキャリー出力を生
成するために、第１のキャリー生成手段で２つの入力及
び第１のキャリー入力から第１のキャリー出力を生成
し、第２のキャリー生成手段で第１のゲート出力及び第
２のキャリー入力から、当該加算回路の桁でキャリーを
発生すべきデータ入力の組み合わせが入力されたか否か
を判断して、第２のキャリー出力を生成することとした
ので、第２のキャリー生成手段におい従来必要とされた
インバータ回路をトランジスタで実現でき、高速で、且
つ加算回路の面積縮小化の可能な加算回路を提供するこ
とができる。

【００３９】また、本発明の加算器によれば、本発明の
加算回路をｎ個（ｎは任意の整数）並列に接続して加算
部を構成し、各加算回路毎の第２のゲート回路出力と第
３のゲート回路出力とを、和選択手段で第３のキャリー
入力に基づいて選択し、当該加算器の和出力とすること
としたので、高速で、且つ加算器の面積縮小化の可能な
加算器を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る加算回路の回路構
成図である。

【図２】本発明の第２の実施例に係る４ビット加算器の
構成図である。

【図３】第１の実施例の加算回路における入力データに
対するキャリー出力の関係説明図である。

【図４】第２の実施例の加算器を説明する為の一般的な
桁上げ選択加算器の動作説明図である。

【図５】図４における前段の全加算器の入力データ及び
キャリー入力に対する和の真理値表である。

【図６】第２の実施例の加算器の動作を解かりやすく説
明する為の動作説明図である。

【図７】第２の実施例の加算器における各桁の加算回路
の和の値と入力データとの関係説明図であり、図７
（１）はＣの値、図７（２）はＤの値をそれぞれ説明す
る図である。

【図８】従来の４つのブロックに分割された１６ビット
加算器の構成図である。

【図９】図８で使用する４ビット加算器の構成図であ
る。

【図１０】図９で使用する加算回路の回路構成図であ
る。

【符号の説明】

１ 第１のゲート回路（２入力ＥＸＮＯＲゲート） ２ 第２のゲート回路（２入力ＥＸＯＲゲート） ３ 第１のキャリー生成手段 ４ ２入力ＮＡＮＤゲート ５ ２入力ＮＯＲゲート ６ インバータ回路 ７ バストランジスタ ８ ＮＯＴゲート １１ 第３のゲート回路（２入力ＥＸＮＯＲゲート） １２ 第２のキャリー生成手段 １３ トランジスタ １４ バストランジスタ ＦＡ 全加算器 Ａ，Ｂ 入力データ Ｘ，Ｙ キャリーライン Ｘin 第１のキャリー入力 Ｘout 第１のキャリー出力 Ｙin 第２のキャリー入力 Ｙout 第２のキャリー出力 Ｓｕｍ，Ｃ，Ｄ 和 ２０−１〜２０−ｎ 加算回路 ２０ 加算部 Ｚ 第３のキャリー入力 Ｓｕｍ０〜Ｓｕｍ３ 和出力 ２１−１〜２１−４ 和選択手段（セレクタ） Ｐ 伝搬信号 ２２ セレクタ １０１〜１０４ ４ビット加算器 １１１〜１１４ 桁上がりセレクタ １２１〜１２４ 出力セレクタ １３ｊ，１４ｊ 全加算器 Ａ０，Ｂ０〜Ａ１５，Ｂ１５ 入力データ Ｃｉｎ キャリー入力 Ｃｏｕｔｊ キャリー Ｓｕｍｊ 和 Ｍ，Ｎ キャリーライン Ｆ インバータ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 面 一幸 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 昭63−240624（ＪＰ，Ａ) 特開 平１−193930（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/50

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ２つの入力データの排他的論理和をとる
   第１のゲート回路と、前記第１のゲート回路出力と第１
   のキャリー入力の排他的論理和をとる第２のゲート回路
   と、前記２つの入力及び前記第１のキャリー入力から第
   １のキャリー出力を生成する第１のキャリー生成手段
   と、前記第２のゲート回路出力と第２のキャリー入力と
   の排他的論理否定和をとる第３のゲート回路と、前記第
   １のゲート出力及び前記第２のキャリー入力から第２の
   キャリー出力を生成する第２のキャリー生成手段とを有
   することを特徴とする加算回路。
2. 【請求項２】 請求項１に記載の加算回路をｎ個（ｎは
   任意の整数）並列に接続して成る加算部と、前記加算部
   内の各加算回路毎の前記第２のゲート回路出力と前記第
   ３のゲート回路出力とを、第３のキャリー入力に基づい
   て選択し、当該加算器の和出力とする和選択手段とを有
   することを特徴とするｎビット加算器。