JPS62150938A - 有限体の乗算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ２１・　。

産業上の利用分野 この発明はエラー訂正符号の符号器、復号器に用いられ
る有限体の乗算回路に関する。

従来の技術 ディジタルオーディオ信号を記録する際、エラー訂正符
号が付加され、再生時、復号器においてエラーの訂正が
行なわれる。ディジタルオーディオに代表されるコンパ
クトディスク（ディジクルオーディオディスク）ではエ
ラー訂正符号としてリードソロモン符号が用いられてお
り、符号語の生成、復号時のシンドロームの生成及び、
エラー訂正の際には、有限体の元の乗算が必要となる。

ここでＧＦ（２ｍ）の有限体とは、次数ｍの原始多項式
によシ得られる２ｍ個の元よシ構成される体のことであ
る。

第５図にＲＯＭテーブルを用いた従来の乗算回路を示す
。有限体上の任意の元αｉとαｊの乗算を行なうには、
α１からＸに変換するＲＯＭテーブル２１によシ、αｉ
から指数ｉを求め、同様にＲＯＭテーブル２２を用いて
αｊよシ指数ｊを算出する。

３ページ 求まったｉ＋ｊに対しｍｏｄ　（２”−１）の加算器２
３でｉ＋ｉの演算を行ない、加算結果をＸからα８に変
換するＲＯＭテーブル２４を用いてα１月を算出してい
た。

発明が解決しようとする問題点 しかしながら、上記のような構成ではＲＯＭやレジスタ
を多く必要とし、回路規模が犬きくなシ、ＬＳＩ化に適
さない等の問題点を有していた。

従って、本発明はＲＯＭを使用せずに、回路規模の小さ
い有限体の乗算回路を提供することを目的とする。

問題点を解決するだめの手段 本発明はＧＦ　（２ｍ）の有限体上の任意の元α１とα
ｊの乗算にあたシ、αｉを（ｍ−１）次の多項式表現し
、ｍが偶数の時ばＲ＝　ｍ／２、ｍが奇数の時はＲ−（
ｍ　＋　１　）／　２　　となるようにＲを決定し、前
記多項式をα０〜αＲ−１までの次数の項とα１〜ａ”
−１の次数の項とに分割し、各々に対してαｊとの乗算
を行なう。この際、各項α０〜αＲ−１とαｊとの乗算
はエクスクルージプロＲによシ実現することによシ上紀
問題点を解決するものである。

作　　用 本発明は前記した構成により、一方の元α１を多項式表
現し、αｊとα１の各項との乗算はエクスクル−シブＯ
Ｒによシ実現することによって、ＲＯＭを使用しない有
限体の乗算回路を構成することができる。

実施例 本発明による実施例ではＧＦ　（２８）の有限体を例に
とって説明を行なう。８次の原始多項式〇（ｘ）として
Ｇ（ｘ）　＝　Ｘ”　＋Ｘ４＋Ｘ３＋Ｘ”　＋　１　　
を考える。Ｇ（ｘ）−。

を満たす根をα（−α１）とするとα８＝α４＋α５＋
α２＋１となる。従って、ＧＦ（２Ｂ）Ｊ二の各元は以
下のようにベクトル表現することができる。

α７α６α５α４α３α２α１α０ α０＝　（０，Ｏ，Ｏ，Ｏ，０，０，０，１）α１＝　
（ｏ、ｏ、０，０．○、ｏ、１．ｏ）α２＝（ｏ、○、
○、ｏ、ｏ、１．ｏ、ｏ）α６−（０，Ｏ，ＯＩｏ、１
．０９０１０）ａ’　−（ＯｆＯＩＯ＋１＋Ｏ＊Ｏ＋０
ｔＯ）５　ベージ ａ”　＝　（０＋０，１＋ＣＬＯ＋Ｏ＊ｏＩＯ）α６＝
　（０１１＊Ｏ＊Ｏ−〇、０．ｏ、０）（１’　＝　（
１＊０ｗ０ｙＯ＋ＯｅＯ＋（）＋Ｏ）α８＝　（ｏ、ｏ
、ｏ＊１．１，１＋Ｏ＋１　　）α９＝　（０１０１１
，１，１１０＋１　ｔｏ　）従って、ＧＦ（２８）上の
任意の元αｉはα０〜α７の線形結合として次式のよう
に表現することができる。

αｉ−ａ了α７＋ａ６α６＋ａ５α５＋ａ４α４＋ａ３
α３＋ａ２α２＋　ａ１α１＋ａｏα０　　　　　　　
　・・・・・・・・・（１）元αｉにαを乗算した場合
、（１）式とα８−α４＋α３＋α２＋１より、（２）
式のように導くことができる。

αｉ×α＝αｉ＋１ ＝α（ａ７α７＋ａ６α６＋ａ５α５＋ａ４α４＋ａ３
α３＋ａ２α２＋ａ１α”ａｏα０） ＝Ｊ１７α８＋ａ６α７＋ａ５α６＋ａ４α５＋ａ３α
４＋ａ２α６＋ａ１α＋ａＯα ＝ａ６α７＋ａ６α６＋ａ４αｓ＋（α３＋ａ７）α’
　＋　（ａ　２＋　ａ７）α３＋（α１＋ａ７）α２＋
ａＯα’＋ａ了α０＝ａ７α＋ａ６α＋ａ／α５　＋　
ａ　４′α４＋ａ３′α３＋ａ２′α２　＋ａ　、ｔα
１＋ａｏ′α０　　　　　　・・・・・曲僻）６１−、
、−ン これはエクスクル−シブＯＲを用いて第２図に示す回路
により実現することができる。（図中■はエクスクル−
シブＯＲを示す） また、元α１にα２を乗算する場合は、αｉにまずαを
乗算し乗算結果にαを乗算すると考えることができるの
で第３図（１）のように構成することができる。また、
これは第３図（２）のようにまとめることができる。同
様にα３を乗算する回路は第４図のように構成すること
ができる。一般にαＸを乗算する場合も同様な考えで実
現することが可能であるが、Ｘが大きい場合は回路規模
が大きくなって実際的ではない。

次に本発明による実施例について第１図を参照しながら
説明する。第１図において、１はスイッチ、２はα０倍
する乗算器、３はα１倍する乗算器、４はα２倍する乗
算器、５はα３倍する乗算器、６はα１倍する乗算器、
７はラッチ、８，９，１．０．１１はスイッチ、１２，
１３，１４，１５はゲート、１６　＊　１７　ｔ　１８
　ｔ　１９は加算器、２０はラッチである。

７ペーノ α１とαｊのＧＦ　（２８）上の乗算において、（１）
式より次式のように展開することができる。

αｉ×αｊ＝（ａ７α７＋ａ６α６＋ａ５α５＋ａ４α
４＋ａ３α３＋ａ２α２＋ａ１α１＋ａｏα０）×α１
＝（ａ７α７＋　＆６α６＋ａ５α５＋ａ４α４））＜
αｌ＋（ａ３α３＋ａ２α２＋ａ１α１＋ａＯα０）×
αｊ；（ａ７α３＋ａ６α２＋ａ５α１＋ａ４α０）×
αセαｊ＋（ａ３α３＋ａ２α２＋ａ１α１＋ａＯα０
）×αｊ・・・・・・・・・（３） 更にα４〜α７の項については、（３）式で示すように
α４であればα０×α４として分解する。第１図で示す
本発明による実施例は、上記（３）式に基づいた回路構
成となっている。

まず第１ステツプとして（３）式の第２項（ａ３α３＋
　ａ２α２＋ａ１α１＋ａ０α０）×αｊの演算を行な
う。この場合、スイッチ１は入力αｉを出力し、各乗算
器２〜５に入力される。この時、乗算器２の出力はαｊ
、乗算器３の出力はαｊ＋１、乗算器４の出力はαｊ＋
２、乗算器５の出力はαｊ＋３　　となる。ここで乗算
器３は第２図、乗算器４は第３図（２）、乗算器６は第
４図で示した回路で実現するものである。又、αｊ×α
ｏ−ａｉよシ乗算器２は入力をそのまま出力するもので
ある。乗算器２〜５の出力は各々夛−）１２〜１５に入
力される。ゲート１２〜１５はスイッチ８〜１１の出力
によって制御されるものである。スイッチからの出力が
１の時ゲートは開き、００時ゲートは閉じ、この場合の
出力は０となる。第１ステツプではスイッチ８の出力は
や、スイッチ９の出力はａｌ、スイッチ１０の出力はね
、スイッチ１１の出力はａ３となるものとする。この場
合ゲート１２〜１５は、スイッチ出力ａ。〜ａ３とゲー
トへの入力αｊ・αｊ＋’ｌ、α汁２．αｉ＋３との乗
算回路と考えることができる。従って、ゲート１２〜１
５の出力はａｏα’＋ａ１αｊ＋１　、　ａ２αｊ＋２
＋　ａ３αｊ＋３となる。ＧＦ（２８）上での加算１６
〜１９は各ビット毎にｍｏｄ２の加算を行なうもので、
イクスクルーシブＯＲ回路で実現することができる。こ
の結果、加算器１８の出力は（ａ３αｊ＋３＋ａ２αｊ
　＋　２千ａ１αｊ＋１９ベーノ ＋ａｏαｉ）、すなわち（ａ３α３＋ａ２α２＋ａ１α
１＋ａｏα０）、αｊとなる。以上のようにして（３）
式第２項の演算が終了し、演算結果をラッチ２０に保持
する。第２ステツプにはいる前に（３）式第１項を求め
る前段階として第１ステツフーの間に乗算器５の出力α
５＋３を乗算器６に入力し、αｊ＋４を得、ラッチ７に
保持しておく。

第２ステツプではスイッチ１はラッチ７の出力αｊ＋４
を出力する。従って、乗算器２〜５は各々αｊ＋４．α
ｊ＋５．αｊ＋６　、　ａｌ＋７　　を出方する。第、
□テップではスイッチ８〜１１は第１ステツプの場合と
入れ替わ、す、ａ４　＋　ａ５　＋’　ａ６　＋　ａ７
を出力し、この信号に従いゲート１２〜１５を制御する
。第１ステツプと同様に考えると、加算器１６　、１７
．１８を通過して （ａ７゜］　＋　７　＋　ａ　ｅ　Ｑ　］　”　６＋　
ａ　５α塙−ａ４αｊ＋４）が得られる。

すなわち、（ａ７α３＋ａ６α２＋ａ５α１＋ａ４α０
）・α４．αｊと同一であり　（３）式第１項が算出さ
れる。加算器１９では第１ステツプでの結果（（＠式第
２項）を保持したラッチ２ｏの出力と第２ステツプで得
られた１０べ一７′ 演算結果（（３）式第１項）を加算することにより、（
３）式のαｉ、αｊを得ることができる。以」＝の」：
うに本発明の実施例では２段階のステップによりＧＦ（
２”）の有限体上の任意の元の乗算を行なうことができ
る。又、本実施例では（ＦＦ（２８）の場合について述
べたが、一般にＧＦ　（２”）　（ｍは１以上の整数）
の場合にも適用することができる。

発明の効果 上記のように本発明に依れば、ＧＦ（２ｍ）の有限体上
の任意の元α１とαｊの乗算を行なう場合、ＲＯＭテー
ブルを使用することなく、簡単なエクスクル−ジブＯＲ
を用いた乗算器により実現できるため、回路規模が小さ
く、かつ２ステツプで演算を終了することができるので
、高速処理を必要とする場合にも適する。壕だ第１ステ
ツプと第２ステツプの演算において共用できるハードウ
ェアの割合が大きく、効率のよい回路構成とすることが
できるなど、効果が大である。

【図面の簡単な説明】

第１図は本発明の実施例である乗算回路のプロ１１　ベ
ージ ツク図、第２図は本実施例で使用した６倍を行なう乗算
器の回路図、第３図は本実施例で用いたα２倍を行なう
乗算器の回路図、第４＠は本実施例で用いたα３倍を行
々う乗算器の回路図、第５図は従来の乗算回路のブロッ
ク図である。 １・・・・・・スイッチ、２，３，４，５，６・・・・
・・乗算器、７　、２０・・−・−ラッチ、８　、９　
、１０　、１１　・−・・・スイッチ、１２，１３，１
４．１５・・・・・・ゲート、１６．１７，１８，１９
・・・・・・加算器。

Claims (1)

1. 【特許請求の範囲】 ＧＦ（２＾ｍ）の有限体上の元α＾ｉとα＾ｊ（但し、
   αは前記有限体の原始多項式の根で、ｉ、ｊは０〜２＾
   ｍ−２までの任意の整数）において、元α＾ｉは（ｍ−
   １）次の多項式 α＿ｉ＝ａ＿ｍ＿−＿１α＾ｍ＾−＾１＋ａ＿ｍ＿−＿
   ２α＾ｍ＾−＾２＋……＋ａ＿１α＾１＋ａ＿０α＾０
   で表現でき、元α＾ｉとα＾ｊの乗算を行なうに際し、
   ｍが偶数の場合はＲ＝ｍ／２、ｍが奇数の場合はＲ＝（
   ｍ＋１）／２となるようにＲを決定し、上記多項式をα
   ＾０〜α＾Ｒ＾−＾１までの次数の項とα＾Ｒ〜α＾ｍ
   ＾−＾１までの次数の項とに分割し、元α＾ｊと（ａ＿
   Ｒ＿−＿１α＾Ｒ＾−＾１＋ａ＿Ｒ＿−＿２α＾Ｒ＾−
   ＾２＋……＋ａ＿１α＾１＋ａ＿０α＾０）を乗算した
   第１の結果と、元α＾ｊにα＾Ｒを乗算したα＾ｊ＾＋
   ＾Ｒに（ａ＿ｍ＿−＿１−α＿ｍ＿−＿１＿−＿Ｒ＋ａ
   ＿ｍ＿−＿２α＾ｍ＾−＾２＾−＾Ｒ＋……＋ａ＿Ｒ＿
   ＋＿１α＾１＋ａ＿Ｒα＾０）を乗算した第２の結果を
   得、前記第１の結果と第２の結果を加算するようにした
   有限体の乗算回路。