KR100213253B1 - 크리스탈 및 알.씨(rc) 겸용 발진회로 - Google Patents

Abstract

에러 정정 방법 및 장치가 개시된다. 이 방법은 수신 부호어로부터 오증 S0∼S5를 계산하는 오증 계산 단계와, 계산된 오증 S0∼S5가 모두 0인가를 판단하는 단계와, 계산된 오증 S0∼S5가 모두 0이면 에러가 없는 것으로 결정하는 단계와, 계산된 오증 S0∼S5가 모두 0이 아닌 경우, 계산된 오증 S0∼S2가 모두 0이고, 계산된 오증 S3∼S5중 적어도 하나가 0이 아닌가를 판단하는 단계와, 계산된 오증 S0∼S2가 모두 0이고, 계산된 오증 S3∼S5중 적어도 하나가 0이 아니면, 에러 정정 불능으로 결정하는 단계와, 계산된 오증 S0∼S2가 모두 0이 아니거나, 계산된 오증 S3∼S5이 모두 0이면, 계산된 오증 S0∼S2중 어느 두개가 0이고, 나머지 한개가 0이 아닌가에 따라 에러 위치 다항식의 계수들을 달리 계산하고, 계산된 계수들로부터 구한 에러 위치가 부호어 내에 들어오는가에따라 에러 형태 및 에러 정정 가능 여부를 판별하고, 에러값을 계산하는 단계 및 계산된 오증 S0∼S2중 두개가 0이 아니면, S0 및 S1의 값에 상응해서 계산된 오증 S0∼S3을 이용하여 구한 제1 및 제2오증 식들이 0인지에 따라 계산한 에러 위치 다항식의 계수들 및 오증 S0∼S4들을 이용하여 에러 형태 및 에러 정정 가능 여부를 판별하고, 에러 위치 및 에러값을 계산하는 단계로 구성된다. 그러므로, 에러 정정 수행시간이 빠르고, 안정되게 에러를 정정하는 효과가 있다.

Description

에러 정정 방법 및 장치{Error correction method and apparatus}

본 발명은 에러 정정 방법 및 장치에 관한 것으로서, 특히 보다 빠르고 안정되게 3중 에러/6중 이레이져를 정정하는 에러 정정 방법 및 장치에 관한 것이다.

미국 특허 번호 제4,142,174와 자사 특허 출원번호 제92-18409호를 보면, 2중에러/3중에러/4중에러의 에러위치를 찾기 위해서 에러 위치 다항식상의 계수들을 구해야 하는데, 그 고전적인 방식으로 Berlekamp-Messay방식을 사용하거나 또는 Newton항등식의 관계식을 이용해서 연립방정식을 풀어야 한다.

즉, 2중에러 발생시 에러 위치 다항식는 다음 수학식 1과 같다.

여기서,의 계수를 구하기 위해서는 Newton항등식에서 유도된 다음 수학식 2의 2차 행렬식을 풀어야 한다.

여기서, S0∼S3은 오증(syndrom)을 각각 나타낸다.

또한, 3중 에러 발생시 에러 위치 다항식은 다음 수학식 3과 같다.

여기서, 에러 위치 다항식의 계수를 구하기 위해서는 Newton항등식에서 유도된 다음 수학식 4의 3차 행렬식을 풀어야 한다.

여기서, S0∼S5는 수신 부호어로부터 구한 오증들을 나타낸다.

이 때, 다음 수학식 5와 같은 에러 위치 다항식의 계수는 다음 수학식 6과 같다.

상기 수학식 5로부터 에러 갯수를 판정하기 위하여 자사 특허 출원 번호 92-14491, 94-11920 및 94-22456에서 설명된 방법을 사용하면, 가장 확실하지만, 에러 갯수 판정식을 세우기 위해 매우 많은 연산 시간이 필요한 문제점이 있다.

예컨데, 자사 특허 출원 번호 94-22456에서는 2중 에러정정시에 구한,계수값을 이용하여 3중 에러정정시의,,계수값을 구하고, 또한, 이것을 이용하여 4중 에러 정정시의 에러 위치 다항식의 계수,,,를 구하는 방법을 사용하여 연산횟수를 줄였다. 그러나, 이는 위치 다항식의 계수,를 구하기 위해, 여전히 복잡한 연산을 수행해야 하는 문제점을 안고 있다.

한편, 소오스 디지탈 오디오 데이타를 그대로 ECC 엔코딩/디코딩하여 사용하던 CDP(compact disc player), DAT(digital audio tape)에서는 실제적으로 2중 에러 정정/4소거 또는 6소거 정정만으로 에러정정을 끝내고, 이후 정정못한 데이타는 보간처리를 통해서 사용자에게는 고음질의 오디오 데이타를 제공할 수 있었다. 그러나, DCC(digital compact cassette), MD(mini disc), 비데오-CD(compact disc) 등 한정된 기록매체에 오디오 데이타 뿐만아니라 그래픽 데이타, 영상 데이타 또는 문자까지 기록, 재생하기 위해서는 데이타 압축 알고리즘이 필요하게 되었다. 이와같은 압축된 데이타는 소오스 디지탈 오디오 데이타에서와 같은 실시간 데이타가 아니라 주파수 영역에서 처리된 데이타이므로 에러가 발생하여 정정하지 못했을 경우에 실제 사용자에게 제공되는 음성/영상데이타에는 그것이 미치는 영향이 매우 크다 하겠다. 이러한 문제점을 극복하기 위하여 DCC/MD에서는 실제적으로 3중 에러정정을 사용하였고, 이러한 에러정정능력의 보강은 더욱 절실하다.

이하, 종래의 CD-ROM 또는 DVD-ROM 시스템에서 에러 정정 부호화로 인해 데이타 전송속도가 감소되는 것을 첨부한 도면을 참조하여 다음과 같이 설명한다.

도 1은 CD-ROM 또는 DVD-ROM의 전체 시스템의 블럭도로서, 디스크(10), CDP-DSP(CDP:Compact Disk Player-DSP:Digital Signal Processor) 또는 DVD-디코더(12), CD-ROM 디코더 또는 DVD-ROM 호스트 인터페이스(I/F:Interface)(14), A/V(Audio/Video) 디코더(16) 및 호스트(host)(18)로 구성된다.

도 1에 도시된 CD-DSP 또는 DVD-디코더(12)는 디스크(10)로부터 독출한 데이타를 CD-ROM 디코더 또는 DVD-ROM 호스트 I/F(14) 또는 A/V 디코더(16)로 전송시에, CDP-DSP 또는 DVD-디코더(12)의 내부 기능중 데이타 버퍼링이나 데이타의 전송은 빠른 속도 처리가 가능하지만, CD-ROM 디코더 또는 DVD-ROM 호스트 I/F(16)에서 데이타를 복호화하는데 시간이 많이 소요되므로, 데이타 전송 속도가 감소되는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는, 오증 값에 따라 간단히 에러 위치 다항식의 계수들을 간단히 구함으로서, 보다 빠르고 안정되게 에러를 정정하는 에러 정정 방법을 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는, 상기 에러 정정 방법을 수행하는 에러 정정 장치를 제공하는데 있다.

도 1은 CD-ROM 또는 DVD-ROM의 전체 시스템의 블럭도이다.

도 2는 본 발명에 의한 에러정정 방법을 설명하기 위한 플로우차트이다.

도 3은 도 2에 도시된 제40단계를 세부적으로 설명하기 위한 본 발명에 의한 플로우차트이다.

도 4는 도 2에 도시된 제42단계를 세부적으로 설명하기 위한 본 발명에 의한 플로우차트이다.

도 5는 본 발명에 의한 에러 정정 장치의 블럭도이다.

상기 과제를 이루기 위하여 본 발명에 의한 3중 이하 에러/6중 이하 이레이져를 정정하는 에러 정정 방법은, 수신 부호어로부터 오증 S0∼S5를 계산하는 오증 계산 단계와, 상기 계산된 오증 S0∼S5가 모두 0인가를 판단하는 제1판단단계와, 상기 계산된 오증 S0∼S5가 모두 0이면 상기 에러가 없는 것으로 결정하는 제1에러 결정 단계와, 상기 계산된 오증 S0∼S5가 모두 0이 아닌 경우, 상기 계산된 오증 S0∼S2가 모두 0이고, 상기 계산된 오증 S3∼S5중 적어도 하나가 0이 아닌가를 판단하는 제2판단단계와, 상기 계산된 오증 S0∼S2가 모두 0이고, 상기 계산된 오증 S3∼S5중 적어도 하나가 0이 아니면, 에러 정정 불능으로 결정하는 제2에러결정단계와, 상기 계산된 오증 S0∼S2가 모두 0이 아니거나, 상기 계산된 오증 S3∼S5이 모두 0이면, 상기 계산된 오증 S0∼S2중 어느 두개가 0이고, 나머지 한개가 0이 아닌가에 따라 상기 에러 위치 다항식의 상기 계수들 σ1, σ2 및 σ3 을 달리 계산하고, 계산된 상기 계수들로부터 구한 에러 위치가 부호어 내에 들어오는가에따라 에러 형태 및 에러 정정 가능 여부를 판별하고, 에러값을 계산하는 제1에러 판별 및 계산 단계 및 상기 제1에러 판별 및 계산단계에서 상기 계산된 오증 S0∼S2중 두개가 0이 아니면, 상기 계산된 오증 S0∼S3를 이용하여 구한 제1 및 제2오증 식에 따라 계산한 에러 위치 다항식의 계수들 및 상기 오증 S0∼S4들을 이용하여 에러 형태 및 에러 정정 가능 여부를 판별하고, 에러 위치 및 에러값을 계산하는 제2에러 판별 및 계산 단계로 이루어지는 것이 바람직하다.

상기 다른 과제를 이루기 위하여, 3중 이하 에러/6중 이하 이레이져를 정정하는 에러 정정 장치는, 수신 부호어를 저장하는 수신 부호어 저장 수단과, 상기 수신 부호어 저장수단에 저장된 상기 수신 부호어를 입력하여 오증 S0∼S5들을 발생하기 위한 오증 발생 수단과, 제1제어신호에 응답하여 아래의 식과 같은 에러 위치 다항식 계수들 σ1, σ2, σ3 을 계산하고,

제2제어신호에 응답하여 아래의 식과 같은 상기 에러 위치 다항식의 계수 σ1, σ2, σ3를 계산하고,

제3제어신호에 응답하여 아래의 식과 같은 상기 에러 위치 다항식의 계수들 σ1, σ2, σ3를 계산하고,

제4제어신호에 응답하여 아래의 식과 같은 제1오증식(A) 및 제2오증식(B)을 계산하고,

A = S2 + σ·S1

B = S3 + σ·S2

(여기서, σ는 S1/S0이다.)

제5제어신호에 응답하여 아래의 식과 같은 상기 에러 위치 다항식의 계수 σ1', σ2' 및 D를 계산하고,

σ1' = (S1·S2 + S0·S3)/Δ

σ2' = (S1·S3 + S22)/Δ

D = S4 + σ1·S3 + σ2·S2

(여기서, Δ = S12 + S0·S2 ≠ 0 이다.)

제6제어신호에 응답하여 상기 σ1' 및 σ2'로부터 에러 위치 및 에러값을 계산하고, 제7제어신호에 응답하여 아래의 식과 같은 에러 위치 다항식의 계수 Σ1, Σ2 및 Σ3을 계산하고,

Σ1 = (S3·σ2' + S4·σ1' + S5)/D

Σ2 = (S1·S3 + S0·S4)/Δ + Σ1·σ1'

Σ3 = (S1·S4 + S2·S3)/Δ + Σ1·σ2'

상기 Σ1, Σ2 및 Σ3로부터 에러 위치 및 에러값을 계산하는 연산 수단과, 상기 오증 중 S1 및 S2가 0이고 S0가 0이 아니면 제1제어신호를, 상기 S0 및 S2가 0이고 상기 S1이 0이 아니면 제2제어신호를, 상기 S0 및 S1이 모두 0이고 상기 S2가 0이 아니면 제3제어신호를, 상기 오증 S0∼S2중 두개가 0이 아니고 상기 S0가 0이 아니거나, S1이 0이면 제4제어신호를, 상기 A 및 상기 B가 모두 0이 아니면 제5제어신호를, 상기 D가 0이면 제6제어신호를 및 상기 D가 0이 아니면 제7제어신호를 각각 발생하는 연산 제어 수단과, 상기 오증 S0∼S5가 모두 0이면 에러가 없음으로 판단하고, 상기 오증 S0∼S2가 모두 0이고, 상기 오증 S3∼S5가 모두 0이 아니면 에러 정정 불능으로 판단하고, 상기 σ1, σ2 및 σ3으로부터 구한 상기 에러위치가 모두 부호어내에 있으면 에러가 3개 발생한 것으로 판단하고, 부호어내에 있지 않으면, 에러 정정 불능으로 판단하고, 상기 A 및 상기 B가 모두 0이면 상기 에러가 한개 발생한 것으로 판단하고, 상기 D가 0이면 상기 에러가 2개 발생한 것으로 판단하고, 상기 D가 0이 아니면 상기 에러가 3개 발생한 것으로 판단하는 판단 제어수단 및 상기 판단 제어수단의 판단결과에 따라 1, 2, 3중 에러 정정 동작을 수행하기 위한 에러 정정 수단으로 구성되는 것이 바람직하다.

이하, 본 발명에 의한 에러 정정 방법 및 장치의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.

도 2는 본 발명에 의한 에러정정 방법을 설명하기 위한 플로우차트이다.

도 2에 있어서, 본 발명에 의한 에러 정정 방법은 오증을 계산하는 단계(제30단계)와, 계산된 오증이 0인가 아닌가에 따라 에러 형태 및 에러 정정 가능 여부를 판단하는 단계(제32단계∼제42단계)로 이루어진다.

RS(리드 솔로몬)-코드가 3중 에러/6중 이레이져(erasure:오류 위치만을 알고 그 오류값을 모르는 형태의 오류를 말한다) 정정 능력을 갖을 때(t=3), 수신 부호어 R(x)로부터 다음 수학식 7과 같이 6개의 오증 S0, S1, S2, S3, S4 및 S5들을 구한다(제30단계).

제30단계후에, 오증 S0∼S5가 모두 0인가를 판단하여(제32단계), 모두 0이면, 에러가 없는 것을 결정하고(제34단계), 모두 0이 아니면, S0, S1 및 S2가 0이고, S3∼S5중에서 적어도 하나 이상이 0이 아닌가를 판단한다(제36단계).

만일, S0∼S2가 모두 0이고, S3∼S5중에서 적어도 하나 이상이 0이 아니면, 에러 정정이 불능하다고 결정한다. 즉, 에러가 3개 보다 많이 발생하였으므로, 에러를 정정할 수 없다고 결정한다(제38단계).

그러나, S0, S1 및 S2가 0이 아니거나 S3∼S5가 모두 0이면(즉, 제36단계를 만족하지 못하면), 오증 S0∼S2중 0인 것이 두개냐 그렇지 않느냐에 따라 에러 위치 다항식의 에러 계수들을 달리 계산하고, 달리 계산된 에러 계수들로부터 에러 위치를 구하며, 에러 위치의 범위로부터 에러 형태 및 에러 정정 가능 여부를 판별하고, 에러값을 계산한다(제40단계).

제40단계를 첨부한 도면을 참조하여 다음과 같이 세부적으로 상세히 설명한다.

도 3은 도 2에 도시된 제40단계를 세부적으로 설명하기 위한 본 발명에 의한 플로우차트이다.

도 3에 있어서, 제40단계는 S0∼S2중에서 어느 두개가 0인가를 판단하는 단계(제60, 64 및 68단계)와, 각 경우에 상응하여 에러 다항식 계수들(σ1, σ2 및 σ3)을 계산하는 단계(제62, 66 및 70단계) 및 에러의 발생 갯수인 에러 형태와 에러 정정 가능 여부를 결정하는 단계(제72∼제80단계)로 이루어진다.

제36단계를 만족하지 못하면, 즉, 오증(S0, S1 및 S2)이 모두 0이 아니거나, S3∼S5가 모두 0이면, 오증 S1과 S2가 모두 0이고, S0이 0이 아닌가를 판단한다(제60단계). S1 및 S2가 모두 0이고, S0가 0이 아니면, 다음 수학식 8과 같이 에러 위치 다항식의 계수 σ1, σ2 및 σ3을 계산한다(제62단계).

그러나, S1 및 S2가 모두 0이 아니거나 S0가 0이면, S0와 S2가 모두 0이고, S1이 0이 아닌가를 판단한다(제64단계). 제64단계에서, S0 및 S2가 모두 0이고, S1이 0이 아니면, 다음 수학식 9와 같이 에러 위치 다항식의 계수들, σ1, σ2, σ3,을 계산한다(제66단계).

그러나, S0 및 S2가 모두 0이 아니거나 S1가 0이면, S0와 S1가 모두 0이고, S2가 0이 아닌가를 판단한다(제68단계). 제68단계에서, S0 및 S1이 모두 0이고, S2가 0이 아니면, 다음 수학식 10과 같이 에러 위치 다항식의 계수들, σ1, σ2, σ3,을 계산한다(제70단계).

제62, 66 및 70단계후에, S0∼S2중에서 임의의 두개가 0이고, 나머지 하나가 0이 아닐 경우, 에러가 3개 발생한 것으로 가정한다(제72단계). 한편, 제62, 66 및 70단계에서 계산한 에러 위치 다항식의 계수들을 이용하여, 에러 위치, αi, αj 및 αk를 계산한다(제74단계). 에러 위치 다항식의 계수들을 이용하여 에러 위치를 계산하기 위해, 종래의 일반적인 방법을 이용할 수 있으며, 특히 다음의 자사 특허 출원 번호 92-18409에 제시된 방법이 이용될 수 있다.

즉, 자사 특허 출원 번호 92-18409에 제시된 방법에서는 다음과 같은 개념을 에러 위치 다항식에 적용하여 3중 에러정정을 수행하였다.

그 개념에 대해 설명하면, 다음과 같다.

다음 수학식 11와 같은 3차 방정식은 다음 수학식 12의 형태로 변환될 수 있다.

f(x)=x3+cx2+bx+a=0

=0

여기서,는 상수이다.

다음에, 수학식 11에 x대신 mZ+n를 대입하면 다음 수학식 13이 되고, 이를 전개하면 수학식 14와 같이 되고, 동류항을 묶으면, 다음 수학식 15와 같이 되고, 이를 최고 차항인 Z3의 계수를 1로 하기 위하여 m3으로 나누면 다음 수학식 16과 같이 된다.

(mZ+n)3+c(mZ+n)2+b(mZ+n)+a=0

(m3Z3+3m2Z2n+3mZn2+n3)+c(m2Z2+2mZn+n2)+b(mZ+n)+a=0

Z3(m3)+Z2(3m2n+cm2)+Z(3mn2+2cmn+bm)+(n3+cn2+bn+a)=0

여기서, 수학식 16의 계수를 수학식 12의 계수와 비교하면 다음 수학식 17과 같은 결과를 얻는다.

3m2n+cm2=0

3mn2+2cmn+bm=m3

여기서, 다항식의 근을 구하는 연산이 GF(q)인 유한체상에서 이루어지게 되면 수학식 17은 다음 수학식 18과 같이 등가변환된다.

m2n+cm2=m2(n+c)=0

mn2+bm=m3

따라서, m,n을 a, b ,c에 대하여 나타내면 다음 수학식 19와 같이 되고,

m=(c2+b)1/2

n=c

는 다음 수학식 20과 같이 나타내어진다.

여기서. 가능한값에 따라 수학식 12를 만족하는 근 Z1, Z2, Z3 를 사전단계(preprocessing)에서 구하여 ROM테이블에 저장한 후 수행단계(processing)에서 어드레스만을 지정하도록 하여 쉽게 근 즉 에러위치를 구하도록 한다.

이러한 개념을 이용하여 자사 특허 출원 번호 92-18409에서는 오증, 에러 갯수 및 에러값을 다음과 같이 구하였다.

먼저, 수학식 12에서 가능한 모든값에 대하여 그 근들(Z1, Z2, Z3)을 구하여 이를 어드레스로 지정되는 메모리 즉 ROM테이블에 저장한다. 여기서 수학식 12는 3중 에러 위치다항식인 수학식 3의 변환된 형태가 된다.

근들을 ROM 테이블에 저장한 후에, 수신다항식으로부터 오증을 계산하며, 계산된 오증들을 이용하여 M매트릭스를 구성한 후 det[M]≠0인 최대수를 구함으로써 에러 갯수를 구한다. 3중 에러정정인 경우에는 3×3 매트릭스가 되는 M에서 det[M]≠0 인가를 판정함으로써 에러갯수를 구하게 된다. 이를 나타내면 다음 수학식 21과 같다.

det[M]=S2S2S2+S1S1S4+S0S3S3+S0S2S4+S1S2S3+S1S2S3≠0

=S2S2S2+S1S1S4+S0S3S3+S0S2S4≠0

에러 갯수를 구한 후에, Newton 다항식에서 유도된 수학식 4를 이용하여 에러위치 다항식의 계수(1,2,3)를 구한다.

에러 위치 다항식의 계수들을 구한 후에, 다음 수학식 22와 다음 수학식 23에 따라 k1, k2 의 값을 구한 후, 다시 다음 수학식 24에 따른 ??값을 구한다.

12+ 2=k1

1 2+ 3=k2

그런 다음 상기식에서 얻어진값을 이용하여 이에 대응되는 어드레스를 상기 메모리로 인가하여 그에 저장되어 있는 수학식 12의 근 (Z1, Z2, Z3)를 구한다. 이 때, 수학식 12의 근들인 (Z1, Z2, Z3)를 다음 수학식 25를 이용하여 에러위치 다항식의 세근(xj1, xj2,xj3)으로 변환한다.

1

xj2=(k1)1/2·Z2+1

xj3=(k1)1/2·Z3+1

세근을 변환한 후에, 에러값(ej)을 다음 수학식 26과 같이 구한다.

여기서, 3개의 에러위치에 해당하는 에러값들은 e1, e2,.e3이고, 에러추정다항식[Ω(x)]은 다음 수학식 27과 같이 된다.

3+( 3S0+ 2)x+ ( 3S1+ 2S0+ 1)x2+( 3S2+ 2S1+ 1S0+1)x3

한편, 제74단계에서 에러 위치를 계산한 후에, 에러 위치가 부호어내에 있는가를 판단한다(제76단계). 즉, α0 ≤ αi, αj, αk ≤ αn-1인가를 판단한다(여기서, n은 부호 길이를 나타낸다).

만일, 에러 위치가 부호어내에 있으면, 에러가 3개 발생한 것으로, 제72단계의 가정을 확인하고, 자사 특허 출원 번호 92-14491 또는 92-18409등에 제시된 방식을 사용하여 에러값을 계산한다(제78단계). 그러나, 에러 위치가 부호어내에 있지 않거나, αi≠αj, αj≠αk, αk≠αi의 조건들을 만족하지 않으면, 에러 정정 불능으로 결정한다(제80단계). 즉, 에러가 3개보다 더 많이 발생하여 에러를 정정할 수 없는 것으로 결정한다.

제40단계후에, S0 및 S1의 값에 따라 계산한 제1 및 제2오증식(A 및 B)이 0인가에 따라 에러 위치 다항식의 계수들을 구하고, 이 에러 위치 다항식의 계수와 오증 S0∼S4를 이용하여 에러 형태 및 에러 정정 가능 여부를 판별하고, 에러 위치 및 에러값을 계산한다(제42단계).

제42단계를 첨부한 도면을 참조하여 다음과 같이 세부적으로 상세히 설명한다.

도 4는 도 2에 도시된 제42단계를 세부적으로 설명하기 위한 본 발명에 의한 플로우차트이다.

도 4에 있어서, 제42단계는 S0 및 S1의 값에 따라 제1 및 제2오증 식들을 구하는 단계(제90, 91 및 92단계). 제1 및 제2오증식이 0인가 아닌가에 따라 에러 위치 다항식의 계수들을 달리 구하고, 계수 및 오증 S0∼S4를 이용하여 에러 형태 및 에러 정정 가능 여부를 판단하는 단계(제94∼118단계)로 이루어진다.

제68단계를 만족하지 않으면, 즉, S0, S1 및 S2중에서 어느 두개가 0이 아니면, S0은 0이고 S1은 0이 아닌가를 판단한다(제90단계). 만일, S0이 0이 아니거나, S1이 0이면, S0가 0이 아닌가를 판단한다(제91단계). 제91단계에서, S0가 0이면 에러 정정 불능으로 결정하고, S0가 0이 아니면, 제1오증식(A) 및 제2오증식(B)를 다음 수학식 28과 같이 계산한다.

A = S2 + σ·S1

B = S3 + σ·S2

여기서, σ는 S1/S0이다.

제92단계후에, 계산된 A 및 B가 모두 0이 아닌가를 판단한다(제94단계). 만일, A와 B가 모두 0이 아니거나(제94단계를 만족하거나), S0은 0이고 S1은 0이 아니면(제90단계를 만족하면), 다음 수학식 29와 같이 에러 위치 다항식의 계수들 σ1' 및 σ2'와 변수 D를 계산한다(제100단계).

σ1' = (S1·S2 + S0·S3)/Δ

σ2' = (S1·S3 + S22)/Δ

D = S4 + σ1·S3 + σ2·S2

여기서, Δ = S12 + S0·S2 ≠ 0이다.

그러나, A 및 B가 모두 0이 아니지 않을 경우, 즉, 제94단계를 만족하지 않을 경우, A 및 B가 모두 0인가를 판단한다(제96단계). 만일, A 및 B가 모두 0이면, 에러가 한개 발생한 것으로 결정하여, 에러위치를 σ(=S1/S2)로 하고, 에러값을 SO로 결정한다(제98단계). 그러나, A 및 B가 모두 0도 아니면, A 또는 B중의 하나가 0이므로, 에러 정정 불능으로 결정한다(제118단계).

한편, S0이 0이고 S1이 0이 아니거나, A 및 B가 모두 0이 아니면, 에러가 두개 이상 발생한 것으로 판단하여, 제100단계후에, 에러의 형태, 즉, 에러 발생 갯수를 결정하기 위하여, 변수 D가 0인가를 판단한다(제102단계). 만일, D가 0이면, 에러가 2개 발생한 것으로 결정한다(제104단계). 제104단계후에, 자사 특허 출원 번호 92-1859에 제시된 방법에 의해 에러 위치 및 에러값을 계산한다(제106단계).

그러나, D가 0이 아닐 경우, 에러가 3개 발생한 것으로 가정한다(제108단계). 이를 확인하기 위해, 먼저, 다음 수학식 30과 같이 위치 다항식의 계수들 Σ1, Σ2 및 Σ3을 계산한다(제110단계).

Σ1 = (S3·σ2' + S4·σ1' + S5)/D

Σ2 = (S1·S3 + S0·S4)/Δ + Σ1·σ1'

Σ3 = (S1·S4 + S2·S3)/Δ + Σ1·σ2'

제110단계후에, 자사 특허 출원 번호 92-18409에 제시된 방법을 이용하여 계산된 계수들 Σ1, Σ2 및 Σ3로부터 에러 위치를 계산한다(제112단계). 제112단계후에, 계산된 에러 위치가 부호어내에 있는가를 판단한다(제114단계). 만일, 계산된 에러 위치가 부호어내에 있지 않으면, 에러 정정이 불능한 것으로 결정한다(제118단계). 그러나, 에러 위치가 부호어내에 있으면, 에러가 3개 발생한 것으로 결정하고, 에러값을 계산한다(제116단계).

이제, 전술한 에러 정정 방법을 수행하는 본 발명에 의한 에러 정정 장치의 구성 및 동작을 다음과 같이 첨부한 도면을 참조하여 설명한다.

도 5는 본 발명에 의한 에러 정정 장치의 블럭도이다.

도 5에 있어서, 에러 정정 장치는 수신 부호어 저장부(140), 신드롬 발생부(142), 내부 연산용 기억부(144), 연산부(146), 연산 제어부(148), 판단 제어부(150), 에러 정정부(160)를 구성하는 2에러 정정 에러 위치 계산용 롬 테이블(ROM TABLE)(154), 3 에러 정정 에러 위치 계산용 롬 테이블(156), 정정 부호어 저장부(158) 및 가산기(152)로 구성된다.

도 5에 도시된 에러 정정 장치의 수신 부호어 저장부(140)는 입력단자 IN을 통해 저장매체(미도시) 또는 다른 에러 정정 장치(미도시)등과 같은 곳으로부터 입력한 1코드 워드분의 데이타를 저장하여 래치한다. 신드롬 발생부(142)는 수신 부호어 저장부(140)에 래치되어 있는 데이타를 입력하여, 발생한 오증 S0∼S5을 내부 연산용 기억부(144)로 출력한다.

내부 연산용 기억부(144)는 오증 발생부(146)로부터 출력되는 오증 및 연산부(146)에서 연산 도중에 발생하는 중간 연산값들을 임시 저장하는 기능을 수행한다.

연산 제어부(148)는 내부 연산용 기억부(144)에 저장되어 있는 오증들을 임력하고, S1 및 S2가 0이고 S0가 0이 아니면 제1제어신호를, S0 및 S2가 0이고 S1이 0이 아니면 제2제어신호를, S0 및 S1이 모두 0이고 S2가 0이 아니면 제3제어신호를, 오증 S0∼S2중 두개가 0이 아니고 S0가 0이 아니거나, S1이 0이면 제4제어신호를, A 및 B가 모두 0이 아니면 제5제어신호를, D가 0이면 제6제어신호를 및 D가 0이 아니면 제7제어신호를 각각 발생하여 연산부(146)로 출력한다.

연산부(146)는 내부 연산용 기억부(144)로부터 입력한 오증을 가지고, 연산 제어부(148)로부터 발생되는 제1제어신호에 응답하여 수학식 8과 같은 σ1, σ2 및 σ3을 계산하고, 제2제어신호에 응답하여 수학식 9와 같은 σ1, σ2 및 σ3를 계산하고, 제3제어신호에 응답하여 수학식 10과 같은 σ1, σ2 및 σ3를 계산한다. 또한, 제4제어신호에 응답하여 수학식 28과 같은 A 및 B를 계산하고, 제5제어신호에 응답하여 수학식 29와 같은 σ1', σ2' 및 D를 계산하고, 제6제어신호에 응답하여 σ1' 및 σ2'로부터 에러 위치 및 에러값을 계산하고, 제7제어신호에 응답하여 수학식 30과 같은 에러 위치 다항식의 계수들 Σ1, Σ2 및 Σ3을 계산한다. 그리고, Σ1, Σ2 및 Σ3로부터 에러 위치 및 에러값을 계산한다. 연산부(146)에서 계산된 최종 연산값들은 내부 연산용 기억부(144)에 임시 저장된다.

연산제어부(148) 및 연산부(146)의 동작을 예를 들어 설명하면, 연산 제어부(148)는 내부 연산용 기억부(144)로부터 출력되어, 연산부(146)를 통해 입력된 각 오증 S1 및 S2가 0이고 S0가 0이 아니면 제1제어신호를, 연산부(146)로 출력하며, 연산부(146)는 제1제어신호에 응답하여 반복동작을 수행한 후, 수학식 8과 같은 σ1, σ2 및 σ3을 계산한다. 이 때, 연산부(146)는 산술 논리 연산부(미도시)와 에러 정정 코드(ECC:Error Correction Code) 제어부로 구성되어 있으며, ECC 제어부는 인버스 회로등을 이용하여 나눗셈 동작을 수행하고, 그 결과를 다시 산술 논리 연산부로 반복적으로 출력하여 계수들을 계산한다.

도 5에 도시된 판단 제어부(150)는 오증 S0∼S5가 모두 0이면 에러가 없음으로 판단하고, 수신 부호어 저장부(140)를 제어하여, 데이타는 그대로 가산기(160)로 출력된다. 그러나, 오증 S0∼S2가 모두 0인 반면, 오증 S3∼S5가 모두 0이 아니면 에러 정정 불능으로 판단하고, 에러 정정 불능에 해당하는 메시지를 출력단자 OUT2를 통해 출력한다.

판단 제어부(150)는 σ1, σ2 및 σ3으로부터 연산부(146)에서 획득된 에러위치가 모두 부호어내에 있는가를 판단하여, 부호어내에 있으면 에러가 3개 발생한 것으로 판단하고, 부호어내에 있지 않으면, 에러 정정 불능으로 판단하여 해당하는 신호 및 메시지를 에러 정정부(160) 및 출력단자 OUT2로 각각 출력한다.

한편, 오증 S0이 0이 아니거나, S1이 0이면, 내부 연산용 기억부(144)에 저장된 A와 B를 독출하여, 모두 0이면 에러가 한개 발생한 것으로 판단하여 해당하는 에러 정정 동작을 수행하도록 에러 정정부(160)를 제어한다. 그러나, A 및 B가 모두 0이 아니면, D가 0인가를 판단하고, D가 0이면 에러가 2개 발생한 것으로 판단하고, D가 0이 아니면 에러가 3개 발생한 것으로 판단하여 해당하는 제어신호를 역시 에러 정정부(160)로 출력한다.

에러 정정부(160)의 2 에러 정정 에러 위치 계산용 롬 테이블(154)은 2개 에러 위치의 지수값의 차이를 입력하여, 입력한 지수값의 차값에 매칭되는 패턴을 출력하고, 마찬가지로, 3 에러 정정 위치 계산용 롬 테이블(156)은 3개 에러 위치의 지수값의 차값들을 입력하고, 입력한 지수값의 차값들에 매칭되는 패턴을 출력한다.

가산기(152)는 2 또는 3 에러 정정에러 위치 계산용 롬 테이블(154 또는 156)으로부터 출력되는 패턴과 수신 부호어 저장부(140)로부터 출력되는 데이타를 가산하여 에러가 정정된 데이타로서 정정 부호어 저장부(158)로 출력한다. 정정 부호어 저장부(158)는 판단 제어부(150)의 제어하에, 저장된 에러 정정된 데이타를 출력단자 OUT1을 통해 출력한다.

이상에서 설명한 바와 같이, 본 발명에 의한 에러 정정 방법 및 장치는 오증값을 분석하여 에러 위치 다항식의 계수들을 구하기 때문에, 종래의 계수를 방식보다 연산 시간이 대폭 줄어들고, 자사에서 특허 출원된 92-14491, 92-18409, 94-11920에서 제시한 에러 갯수 판정식만을 사용하였을 때와는 달리, 에러 갯수를 미리 판정하여 에러 정정 불능으로 처리하기 때문에, 에러 정정율이 향상되므로, 에러 정정 수행 시간이 빠르고, 안정되게 에러를 정정하는 효과가 있다.

Claims (8)

1. 3중 이하 에러/6중 이하 이레이져를 정정하는 능력을 갖는 리드-솔로몬 코드를 이용하여 부호화된 후 각 심볼을 일대일 대응관계를 갖는 데이타로 변조하여 전송 또는 기록하였다가 이를 수신 또는 재생함에 있어 수신 또는 재생된 데이타 안에 포함된 에러를 정정하며 복호화하는 에러 정정 방법에 있어서,

   상기 수신 또는 재생된 데이타를 일대일 대응관계를 갖는 심볼로 복조하며, 상기 리드-솔로몬 부호에 의해 복수의 심볼들로 이루어지는 수신 부호어로부터 오증 S0∼S5를 계산하는 오증 계산 단계;

   상기 계산된 오증 S0∼S5가 모두 0인가를 판단하는 제1판단단계;

   상기 계산된 오증 S0∼S5가 모두 0이면 상기 에러가 없는 것으로 결정하는 제1에러 결정 단계;

   상기 계산된 오증 S0∼S5가 모두 0이 아닌 경우, 상기 계산된 오증 S0∼S2가 모두 0이고, 상기 계산된 오증 S3∼S5중 적어도 하나가 0이 아닌가를 판단하는 제2판단단계;

   상기 계산된 오증 S0∼S2가 모두 0이고, 상기 계산된 오증 S3∼S5중 적어도 하나가 0이 아니면, 에러 정정 불능으로 결정하는 제2에러결정단계;

   상기 계산된 오증 S0∼S2가 모두 0이 아니거나, 상기 계산된 오증 S3∼S5이 모두 0이면, 상기 계산된 오증 S0∼S2중 어느 두개가 0이고, 나머지 한개가 0이 아닌가에 따라 상기 에러 위치 다항식의 상기 계수들 σ1, σ2 및 σ3 을 달리 계산하고, 계산된 상기 계수들로부터 구한 에러 위치가 부호어 내에 들어오는가에따라 에러 형태 및 에러 정정 가능 여부를 판별하고, 상기 오증과 에러 위치를 이용하여 에러값을 계산하제1에러 판별 및 계산 단계; 및

   상기 제1에러 판별 및 계산단계에서 상기 계산된 오증 S0∼S2중 두개가 0이 아니면, 상기 S0 및 S1의 값에 상응해서 계산된 오증 S0∼S3을 이용하여 구한 제1 및 제2오증 식들이 0인가에 따라 계산한 에러 위치 다항식의 계수들 및 상기 오증 S0∼S4들을 이용하여 에러 형태 및 에러 정정 가능 여부를 판별하고, 에러값을 계산하는 제2에러 판별 및 계산 단계를 구비하고,

   상기 제1에러 판별 및 계산 단계 또는 상기 제2에러 판별 및 계산 단계에서 계산된 에러 위치 및 에러값에 따라 발생되는 소정의 패턴과 상기 수신 부호어를 가산하여 에러를 정정을 하는 것을 특징으로 하는 에러 정정 방법.
2. 제1항에 있어서, 상기 제1에러 판별 및 계산 단계는

   상기 계산된 오증 S0∼S2가 모두 0이 아니거나, 상기 계산된 오증 S3∼S5이 모두 0이면, 상기 계산된 오증 S1 및 S2가 모두 0이고, S0가 0이 아닌가를 판단하는 제3판단단계;

   상기 S1 및 S2가 0이고, 상기 S0가 0이 아니면 아래의 식에 의해 상기 에러 위치 다항식 계수들 σ1, σ2, σ3 을 계산하는 제1계수 계산단계;

   상기 계산된 오증 S1 및 S2가 모두 0이 아니거나 S0가 0이면, 상기 S0 및 S2가 모두 0이고, 상기 S1이 0이 아닌가를 판단하는 제4판단단계;

   상기 S0 및 S2가 0이고, 상기 S1이 0이 아니면, 아래의 식에 의해 상기 에러 위치 다항식의 계수 σ1, σ2, σ3를 계산하는 제2계수계산단계;

   상기 S0 및 S2가 모두 0이 아니거나 상기 S1이 0이면, 상기 S0 및 S1가 모두 0이고, 상기 S2가 0이 아닌가를 판단하는 제5판단단계;

   상기 S0 및 S1이 모두 0이고, 상기 S2가 0이 아니면 아래의 식에 의해 상기 에러 위치 다항식의 계수들 σ1, σ2, σ3를 계산하는 제3계수계산단계;

   상기 제1, 2 및 3계수 계산단계후에, 에러가 적어도 3개 이상 발생한 것으로 가정하는 제1에러 갯수 가정 단계;

   상기 제1에러 갯수 가정 단계후에, 상기 제1, 2 및 3계수 계산단계들에서 계산된 상기 σ1, σ2, σ3를 이용하여 상기 에러 위치를 계산하는 제1계산단계;

   상기 에러 위치가 부호어내에 있는가를 판단하는 제6판단단계;

   상기 에러 위치가 상기 부호어내에 있으면, 에러가 3개 발생한 것으로 결정하는 제3에러 결정 단계; 및

   상기 에러 위치가 상기 부호어내에 있지 않으면, 에러 정정 불능으로 결정하는 제4에러 결정 단계를 구비하고,

   상기 S0 ∼ S2 중 두개가 0이 아니면 상기 제2에러 판별 및 계산 단계로 진행하는 것을 특징으로 하는 에러 정정 방법.
3. 제2항에 있어서, 상기 에러 정정 방법은

   상기 제3에러 결정단계후에, 상기 에러값을 계산하는 제2계산단계를 더 구비하는 것을 특징으로 하는 에러 정정 방법.
4. 제1항, 제2항 또는 제3항에 있어서, 상기 제2에러 판별 및 계산 단계는

   상기 계산된 오증 S0∼S2중 두개가 0이 아니면, 상기 계산된 오증 S0가 0이고, S1이 0이 아닌가를 판단하는 제7판단단계;

   상기 S0가 0이 아니거나, S1가 0이면, 상기 S0가 0이 아닌가를 판단하는 제8판단단계;

   상기 S0가 0이 아니면, 아래의 식에 의해 상기 제1오증식(A) 및 상기 제2오증식(B)을 계산하는 제3계산단계;

   A = S2 + σ·S1

   B = S3 + σ·S2

   (여기서, σ는 S1/S0이다.)

   상기 A와 상기 B가 모두 0이 아닌가를 판단하는 제9판단단계:

   상기 A 및 상기 B가 모두 0이 아니거나, 상기 S0가 0이고 S1이 0이 아니면,면, 아래의 식에 의해 상기 에러 위치 다항식의 계수 σ1'와 σ2' 및 D를 계산하는 제4계산단계;

   σ1' = (S1·S2 + S0·S3)/Δ

   σ2' = (S1·S3 + S22)/Δ

   D = S4 + σ1·S3 + σ2·S2

   (여기서, Δ = S12 + S0·S2 ≠ 0 이다.)

   상기 A와 상기 B가 모두 0이 아니지 않으면, 상기 A와 상기 B가 모두 0인가를 판단하는 제10판단단계;

   상기 A와 상기 B가 모두 0이면, 에러가 한개 발생한 것으로 결정하고, 에러 위치를 상기 σ로 하고, 에러값을 상기 오증 S0으로 결정하는 제5에러 결정단계;

   상기 A와 상기 B중 둘중의 하나가 0이면, 에러 정정 불능으로 결정하는 제6에러 결정단계;

   상기 제3계산단계에서 구한 상기 D가 0인가를 판단하는 제11판단단계;

   상기 D가 0이면, 에러가 2개 발생한 것으로 결정하는 제7에러 결정단계;

   상기 D가 0이 아니면, 에러가 3개 발생한 것으로 가정하는 제2에러 갯수 가정 단계;

   상기 제2에러 갯수 가정 단계후에 아래의 식에 의해 상기 에러 위치 다항식의 계수 Σ1, Σ2 및 Σ3을 계산하는 제5계산단계;

   Σ1 = (S3·σ2' + S4·σ1' + S5)/D

   Σ2 = (S1·S3 + S0·S4)/Δ + Σ1·σ1'

   Σ3 = (S1·S4 + S2·S3)/Δ + Σ1·σ2'

   상기 Σ1, Σ2 및 Σ3로부터 상기 에러 위치를 계산하는 제6계산단계;

   상기 제6계산단계에서 계산된 상기 에러 위치가 상기 부호어내에 있는가를 판단하는 제12판단단계; 및

   상기 에러 위치가 상기 부호어내에 있으면 상기 에러가 3개 발생한 것으로 결정하는 제8에러 결정 단계를 구비하고,

   상기 에러 위치가 상기 부호어내에 있지 않으면, 제6에러 결정 단계로 진행하는 것을 특징으로 하는 에러 정정 방법.
5. 제4항에 있어서, 상기 에러 정정 방법은

   상기 제7에러 결정단계후에, 상기 σ1' 및 σ2'로부터 상기 에러 위치 및 상기 에러값을 계산하는 제7계산단계를 더 구비하는 것을 특징으로 하는 에러 정정 방법.
6. 제4항에 있어서, 상기 에러 정정 방법은

   상기 제8에러 결정 단계후에, 상기 에러값을 구하는 단계를 더 구비하는 것을 특징으로 하는 에러 정정 방법.
7. 제4항에 있어서, 상기 제8판단단계에서,

   상기 S0가 0이면, 에러 정정 불능으로 결정하는 단계를 더 구비하는 것을 특징으로 하는 에러 정정 방법.
8. 3중 이하 에러/6중 이하 이레이져를 정정하는 능력을 갖는 리드-솔로몬 코드를 이용하여 부호화된 후 각 심볼을 일대일 대응관계를 갖는 데이타로 변조하여 전송 또는 기록하였다가 이를 수신 또는 재생함에 있어 수신 또는 재생된 데이타 안에 포함된 에러를 정정하며 복호화하는 에러 정정 장치에 있어서,

   상기 수신 또는 재생된 데이타를 일대일 대응관계를 갖는 심볼로 복조하며, 상기 리드-솔로몬 부호에 의해 복수의 심볼들로 이루어지는 수신 부호어를 저장하는 수신 부호어 저장 수단;

   상기 수신 부호어 저장수단에 저장된 상기 수신 부호어를 입력하여 오증 S0∼S5들을 발생하기 위한 오증 발생 수단;

   제1제어신호에 응답하여 아래의 식과 같은 에러 위치 다항식 계수들 σ1, σ2, σ3 을 계산하고,

   제2제어신호에 응답하여 아래의 식과 같은 상기 에러 위치 다항식의 계수 σ1, σ2, σ3를 계산하고,

   제3제어신호에 응답하여 아래의 식과 같은 상기 에러 위치 다항식의 계수들 σ1, σ2, σ3를 계산하고,

   제4제어신호에 응답하여 아래의 식과 같은 제1오증식(A) 및 제2오증식(B)을 계산하고,

   A = S2 + σ·S1

   B = S3 + σ·S2

   (여기서, σ는 S1/S0이다.)

   제5제어신호에 응답하여 아래의 식과 같은 상기 에러 위치 다항식의 계수 σ1', σ2' 및 D를 계산하고,

   σ1' = (S1·S2 + S0·S3)/Δ

   σ2' = (S1·S3 + S22)/Δ

   D = S4 + σ1·S3 + σ2·S2

   (여기서, Δ = S12 + S0·S2 ≠ 0 이다.)

   제6제어신호에 응답하여 상기 σ1' 및 σ2'로부터 에러 위치 및 에러값을 계산하고,

   제7제어신호에 응답하여 아래의 식과 같은 에러 위치 다항식의 계수 Σ1, Σ2 및 Σ3을 계산하고,

   Σ1 = (S3·σ2' + S4·σ1' + S5)/D

   Σ2 = (S1·S3 + S0·S4)/Δ + Σ1·σ1'

   Σ3 = (S1·S4 + S2·S3)/Δ + Σ1·σ2'

   상기 Σ1, Σ2 및 Σ3로부터 에러 위치 및 에러값을 계산하는 연산 수단;

   상기 오증 중 S1 및 S2가 0이고 S0가 0이 아니면 제1제어신호를, 상기 S0 및 S2가 0이고 상기 S1이 0이 아니면 제2제어신호를, 상기 S0 및 S1이 모두 0이고 상기 S2가 0이 아니면 제3제어신호를, 상기 오증 S0∼S2중 두개가 0이 아니고 상기 S0가 0이 아니거나, S1이 0이면 제4제어신호를, 상기 A 및 상기 B가 모두 0이 아니면 제5제어신호를, 상기 D가 0이면 제6제어신호를 및 상기 D가 0이 아니면 제7제어신호를 각각 발생하는 연산 제어 수단;

   상기 오증 S0∼S5가 모두 0이면 에러가 없음으로 판단하고, 상기 오증 S0∼S2가 모두 0이고, 상기 오증 S3∼S5가 모두 0이 아니면 에러 정정 불능으로 판단하고, 상기 σ1, σ2 및 σ3으로부터 구한 상기 에러위치가 모두 부호어내에 있으면 에러가 3개 발생한 것으로 판단하고, 부호어내에 있지 않으면, 에러 정정 불능으로 판단하고, 상기 A 및 상기 B가 모두 0이면 상기 에러가 한개 발생한 것으로 판단하고, 상기 D가 0이면 상기 에러가 2개 발생한 것으로 판단하고, 상기 D가 0이 아니면 상기 에러가 3개 발생한 것으로 판단하는 판단 제어수단; 및

   상기 판단 제어수단의 판단결과에 따라 1, 2, 3중 에러 정정 동작을 수행하기 위한 에러 정정 수단을 구비하는 것을 특징으로 하는 에러 정정 회로.