DE2946846A1 - Rundungs-korrekturlogik fuer multiplizierer fuer modifizierten booth-algorithmus - Google Patents

Rundungs-korrekturlogik fuer multiplizierer fuer modifizierten booth-algorithmus

Info

Publication number
DE2946846A1
DE2946846A1 DE19792946846 DE2946846A DE2946846A1 DE 2946846 A1 DE2946846 A1 DE 2946846A1 DE 19792946846 DE19792946846 DE 19792946846 DE 2946846 A DE2946846 A DE 2946846A DE 2946846 A1 DE2946846 A1 DE 2946846A1
Authority
DE
Germany
Prior art keywords
multiplier
carry signal
stage
summing network
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19792946846
Other languages
English (en)
Inventor
Roubik Gregorian
Kadiri Ramachandra Reddy
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
American Microsystems Holding Corp
Original Assignee
American Microsystems Holding Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by American Microsystems Holding Corp filed Critical American Microsystems Holding Corp
Publication of DE2946846A1 publication Critical patent/DE2946846A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
    • G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
    • G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
    • G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/499—Denomination or exception handling, e.g. rounding or overflow
    • G06F7/49942—Significance control
    • G06F7/49947—Rounding

Description

Rundungs-Korrekturlogik für Multiplizierer für modifizierten Booth-AIgorithmus
Die Erfindung betrifft eine Rundungs-Korrekturlogik für digitale Multiplizierer und insbesondere eine Rundung«-Korrekturlogik in Multiplizierern, die den modifizierten Booth-Algorithmus verarbeiten, um eine arithmetische Multiplikation mit Gleitkomma zu erreichen.
Der modifizierte Booth-Algorithmus ist eine bekannte Vorgehensweise, um die Geschwindigkeit digitaler Multiplizierschaltungen zu erhöhen. Dieser Algorithmus wurde zuerst bei den IBM-Rechnern der Typenreihe 300 verwendet und verringert die Anzahl der Partialprodukte um über die Hälfte gegenüber denjenigen, die bei geradlinigen kombinatorischen Multiplizierern erforderlich sind/ mit einer sich daraus ergebenden Verringerung der Anzahl der übertragssichernden Addierstufen und damit die Gesamtzahl der schließlich erforderlichen Verknüpfungsglieder. Im wesentlichen erfordert der Booth-Algorithmus für den Multiplizierbetrieb das Überspringen jeder zusammenhängenden Zeichen-
030Ü25/0563
folge von Einsen oder Nullen statt der Bildung eines Partialproduktes für jedes Bit. Während das Überspringen einer Zeichenfolge von Nullen vergleichsweise einfach ist, ist das Überspringen einer Zeichenfolge von Einsen viel komplizierter. Eine Möglichkeit besteht darin, eine Zeichenfolge von Einsen auszuwerten durch Subtrahieren des Gewichtes der am weitesten rechts stehenden in der Folge von ihrem Modul (der Modul eines n-Bitiort(
Wortes ist definiert zu 2 , wobei das Gewicht jedes η-ten Bits beträgt bei Zählung von rechts). Bei Anwendung dieser
Möglichkeit auf die binäre Zeichenfolge 11110000 bei-
8 4 spielsweise ergibt sich η = 8 und 2 - 2 = 256 - 16 = 240.
Bei herkömmlichen,den Booth-Algorithmus durchführenden Hardware-Multiplizierern war jeder Multiplikant in Unterfolgen von drei benachbarten Bits unterteilt, wobei benachbarte Unterfolgen sich ein Bit gemeinsam teilen. Der Algorithmus erforderte die Komplementärzahlen von Zwei mit Auffüllen der linken und rechten Unterfolgen mit Nullen zur Vervollständigung der Unterfolgen und um sicher zu sein, daß der Multipli kantwert nicht als negative Zahl verarbeitet bzw. behandelt wird. Im wesentlichen ist der modifizierte Booth-Algorithmus ein MuI-tiplizier-Codierschema mit einer konstanten Verschiebung um 2 Bit zu einem Zeitpunkt und Prüfung dreier Multiplikantbits zur Erzeugung weniger Partialprodukte,als sie ansonsten bei üblicher Multiplikation erforderlich sind (fünf im Fall eines 8-Bit-Multiplizierers, usw.).
Eine Standardanwendung in LSI (large scale integration, Großbereich sintegration) des modifizierten Booth-Algorithmus-Multiplizierers ist der 8-Bit-8-Bit-ein-Chip-Multiplizierer vom Typ 67558 der Firma Monolithic Memories (vergleiche Waser, Peterson, "Real Time Processing Gains Ground With Fast Digital Multiplier" in Electronics Bd.50 (29. September 1977) Nr.20, S.93-99). Eine andere LSI Anwendung des parallelen !Modifizierten Booth-Algorithmus-Multiplizierers ist ebenfalls bekannt (vergleiche Nicholson, Blasco, Reddy, "The S2811 Signal Processing Peripheral" vorgetragen im "I978 WESCON Professional Program? Los Angeles, California, 12.-14. September 1978, und veröffentlicht in
030025/0563
Proceedings of Session 25, "Designing With Single Chip Multipliers" S.25/3:1-12). Ein grundsätzlicher Nachteil bei Hochgeschwindigkeitsmultiplizierern für herkömmliche modifizierte Booth-Algorithmus-Anwendungen tritt in Zusammenhang mit den Rundungsprozeduren auf, die häufig bei der Handhabung von Bruchzahlen verwendet werden. Beispielsweise wird bei dem erwähnten MMI-67558-Multiplizierer (a.a.O.S.97-98) ein vollständiges 16-Bit-Produkt von der 8-Bit-8-Bit-Multiplikation erzeugt und dann die Rundungsprozedur für das endgültige volle Produkt durchgeführt. Beispielsweise wird zur Abrundung des Endproduktes auf die acht höchstwertigen Bits 0,5 zu dem zu löschenden Teil hinzuaddiert und wird das Endprodukt am achten niedrigstwertigen Bit abgebrochen. Eine derartige Prozedur ist ziemlich aufwendig bezüglich sowohl Leistungsverbrauch als auch Geschwindigkeit und LSI-Topologie.
Es ist Aufgabe der Erfindung, eine schnelle digitale Multiplizierschaltung anzugeben, die ein gerundetes Ausgangssignal bei einer wählbaren Bitstellung angibt,ohne ein dem vollständigen Produkt entsprechendes Ausgangssignal zu erzeugen.
Die Rundungs-Korrekturlogikschaltung gemäß den Grundsätzen der Erfindung ersetzt Multiplizier- und Summier schaltungen, die ansonsten in modifizierten Booth-Algorithmus-Multiplizierern zur Erzeugung eines Endproduktes einschließlich der vorgegebenen Anzahl der niedrigstwertigen Bits, die zu Runden sind, zu finden sind. Die Rundungs-Korrekturlogikschaltung arbeitet durch Analysieren der Größe des Endproduktes an einer vorgegebenen Bitstellung der endgültigen Rundung, sowie zweier sich rechts anschließenden Bitstellungen. Da digitale Multiplizierer, die eine Gleitkommarechnung durchführen, mit Bruchzahlen arbeiten, kann das Runden genau in praktisch allen Fällen durchgeführt werden durch Betrachten des Endproduktes an der vorgegebenen Bitstellung und den sich rechts unmittelbar anschließenden Stellen. Die Rundungs-Korrekturlogikschaltung enthält zwei Partialproduktgeneratoren und ist mit einigen der übrigen Partialproduktgeneratoren und Summiernetzwerke des Multiplizierers verbunden in einer Anordnung, die
030025/0563
ein genau gerundetes Endprodukt mit einfachen kombinatorischen Logikelementen erreicht, ohne daß es notwendig ist, die niedrigstwertigen Bits des zu rundenden Endproduktes zu erzeugen oder eine Schaltung für diese Erzeugung anzugeben.
Bei einem bevorzugten Ausführungsbeispiel der Erfindung sind die n-1 niedrigstwertigen Bits eines Endproduktes auf das n-te niedrigstwertige Bit in dem modifizierten Booth-Algorithmus-Multiplizierer zu runden. Ein solcher Multiplizierer enthält eine erste Stufe mit mehreren Partialproduktgeneratoren, eine zweite Stufe mit mehreren Summiernetzwerken einschließlich eines ersten Summiernetzwerks und eines zweiten Summiernetzwerks, eine dritte Stufe einschließlich eines dritten Summiernetzwerks und eine vierte Stufe einschließlich eines vierten Summiernetzwerks zum Ausgeben eines Endprodukts, das über acht Binärstellen hinausgeht. ie Rundungs-Logikschaltung des Multiplizierers rundet bis zur η-ten niedrigstwertigen Binärzahl bzw. -Zahlenstelle des Endprodukts, ohne daß es erforderlich wäre, daß der Multiplizierer die n-1 niedrigstwertigen Binärzahlen oder -stellen des Endprodukts erzeugt.
^ie bevorzugte Ausführungsform der Rundungs-Korrekturlogikschaltung enthält in der ersten Stufe des modifizierten Booth-Algorithmus-Multiplizierers eine Reihe von Partialprodukt-Generatoren zum Erzeugen der folgenden Partialprodukte aus einem binären Multiplikanden (X) und einem binären Multiplikator (Y), wobei die X oder Y folgende Anfügung (in eckigen Klammern) die Bitstellung darin angibt, wobei "n" die Bitstellung des gewählten niedrigstwertigen Bits des gerundeten Endprodukts wiedergibt, wobei durch "A","B","C" "D" Partialprodukte und durch "S" ein berechnetes Summenbit wiedergegeben sind.
Die Rundungs-Logikschaltung im Multiplizierer enthält weiter eine Generatorstufe für ein erstes Übertragssignal, die mit den obigen Partialproduktgeneratoren verbunden ist, zur Erzeu gung eines ersten Übertragssignals C [n-2j 1 gemäß der Gleichung:
030025/0563
29A68A6
2J + A£n-2j) . (A[n-2j + ߣn-2j + A jn- 3J) * (A (n- 3 J + B [n-3j + B(n-2j) (1)
und zur Zufuhr des ersten Übertragssignals als Übertragseingang C Γη-IJ 1 zum ersten Summiernetzwerk des Multiplizierers.
Die Rundungs-Logikscha 1tung des Multiplizierers enthält weiter eine Generatorstufe für ein zweites Ubertragssignal, die ebenfalls mit den obigen Partialproduktgeneratoren verbunden ist, zur Erzeugung eines zweiten Ubertragssignals C Qi-Ij 3» die definiert ist gemäß der Gleichung:
C[n-O 3 -(C£n-2j* + ü(n-2J* + Y [n-lj ). (C(n-2j + CJV1-3J + Y[n-lJ )· (cQi-2] + C[Vi-3j + D [n-2] ) . (C(n-3j + D Qi-2} + Y (n- lj* ) (2) und zur Zufuhr des zweiten Übertragssignals C Qi-IJ 3 zum zweiten Summiernetzwerk des Multiplizierers.
Die Rundungs-Logikschaltung enthält weiter eine Generatorstufe für ein drittes Ubertragssignal, die mit den obigen Partialproduktgeneratoren verbunden 1St7ZUr Erzeugung eines dritten Übertragssignals C [n-1J 4, die definiert ist gemäß der Gleichung: C[n-l} h = C [n-2 3 . D [n-2 } . Y [n-1 J . C [n-3] , (3)
wobei Y fjn- 1J das siebente niedrigstwertige Bit rechts von dem Rundungsbit des Multiplizierers ist; diese Generatorstufe führt das dritte Ubertragssignal C Qi - 1J k dem dritten Summiernetzwerk des Multiplizierers zu.
Die Rundungs-LogikschaItung enthält schließlich eine Generatorstufe für ein viertes Ubertragssignal, das auch ein Ausgangssignal eines niedrigstwertigen Bits für das gerundete Endprodukt abgibt; die Generator stufe für das vierte Ubertragssignal ist mit den Partialproduktgeneratoren und dem dritten Summiernetzwerk verbunden und bewirkt die Erzeugung eines vierten Übertragssignals C (ji j* 1, das definiert ist gemäß:
cQi] 1 = W[n-l] .(sQi-2] 1 + s[n-232), (I1)
und des Rundungsproduktausgangssignals Pn für das niedrigstwertige Bit (n) gemäß:
Pn = W[n-l3 © (sQi-23 1 + S [n-2j 2), (5)
wobei sind
W|ji-lJ das Ubertragssignal für das niedrigstwertige Bit von dem
030025/0563
dritten Summiernetzwerk, und
s(n-2] 1 = A Qi-2] « (b Qi-2] 0 A Qi-3j + B(]n-3j )3 + aQi-2.J .
[B[n-2j© (Aßi-33 + BQi-3] )J (6)
und
s£n-2} 2 = C£n-2y . £ Dfn-2] <+) Y Qi-lj Q C Q1-3J]+ c£n-2j .
dQ1-2J £)Y Qi-ij © c Q1-3J; (7)
die Generatorstufe des vierten Übertragssignals versorgt das vierte Summiernetzwerk mit dem vierten Übertragssignal und gibt das niedrigstwertige Bit Pn des Rundungsproduktausgangssinals am Ausgang des modifizierten Booth-Algorithmus-Multiplizierers ab.
Durch die Erfindung wird ein schneller Digitalmultiplizierer angegeben, der ein gerundetes Ausgangssignal mit einer geringsten Anzahl von Schaltungselementen erreicht, um die Multiplizierergröße und den Leistungsverbrauch zu verringern. Weiter gibt die Erfindung ein LSI-Chip für einen schnellen Digitalmultiplizierer an, der ein Rundungsproduktausgangssignal erzeugt, ohne ein vollständiges Produktausgangssignal erzeugen zu müssen, wodurch die erforderliche Chipgröße und der Leistungsverbrauch verringert sowie der Herstellungswirkungsgrad erhöht sind. Weiter gibt die Erfindung eine Rundungs-Korrekturlogik für einen Digitalmultiplizierer an, der einen modifizierten Booth-Algorithmus durchführt, die auf eine gewählte Bitstellung abrundet durch Erzeugen von Partialprodukten und von Überträgen für die Bitstellung und für die beiden unmittelbar rechtsseitig daneben liegenden Bitstellungen.
Durch die Erfindung wird also eine Rundungs-Korrekturlogikschaltung angegeben für den Einbau in einen binären Digitalmultiplizierer mit Gleitkommaberechnung, der einen modifizierten Booth-Algorithmus durchführt zur Erzeugung eines Endproduktes aus Binärziffern. Die Rundungs-Logikschaltung ist mit dem Multiplizierer verbunden zum Runden dessen Endproduktes auf eine vorgegebene Binärzahlenstelle,ohne daß der Multiplizierer irgendeine der wenig bedeutenden Binärzahlen rechts der vorgegebenen Binärzahl erzeugen muß. Die Multipliziererschaltungsanordnung, die ansonsten zur Erzeu-
030025/0563
gung eines ungerundeten Endproduktes erforderlich ist, bevor die Rundung durchgeführt wird, ist nicht mehr erforderlich, ohne daß Genauigkeit beim Runden verloren geht.
Die Erfindung wird anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher erläutert. Es zeigen Fig. 1 ein Blockschaltbild eines Multiplizierers für einen modifizierten Booth-Algorithmus einschließlich einer Rundungs-Korrekturlogik gemäß den Grundsätzen der
Erfindung,
Fig. 2 ein Logikschaltbild einer bevorzugten Ausbildung der Rundungs-Korrekturlogik des Multiplizierers gemäß Fig. 1,
Fig. 3 eine allgemeine Hybridlogik sowie ein schematisches Schaltbild eines einer Reihe von Partialproduktgeneratoren, die im Multiplizierer enthalten sind, von denen mehrere mit der Rundungs-Korrekturlogik gemäß den Grundsätzen der Erfindung verbunden sind.
Ein Digitalmultiplizierer 10 für den modifizierten Booth-Algorithmus ist als 12-Bit (XIl - X 0) . 12-Bit (YIl - YO) Multiplizierer ausgebildet. Vorzugsweise, jedoch nicht notwendigerweise, ist der Multiplizierer 10 als oder zum Teil als NMOS-LSI-Schaltung ausgebildet. Die VMOS-Technologie (US-PS 3 924 265) ist für die Ausführung eines Hochgeschwindigkeits-Digitalmultiplizierers als oder als Teil einer monolitisehen integrierten Schaltung ideal geeignet.
Der Multiplizierer 10 enthält einen Multiplikanden-Bua 12, der 12 Bits breit ist (XIl - XO) und einen Multiplikator-Bus Ik, der ebenfalls 12 Bits breit ist (YIl - YO). Ein herkömmlicher 12-Bit-12-Bit Multiplizierer für den modifizierten Booth-Algorithmus würde eine Schaltungsanordnung erfordern, die ausreicht, um ein 24-Bit-Endprodukt zu erzeugen. Der Multiplizierer 10 gemäß Fig. 1 erzeugt ein Endprodukt mit 16 Bits, wobei das niedrigstwertige Bit PO das neunte niedrigstwertige Bit eines vollständigen 24-Bit-Produkts ist, wobei bei der Erfindung die acht niedrigstwertigen Bits nicht erzeugt sind.
Ü30025/0563
Der Multiplikanden-Bus 12 und der Multiplikator-Eus 14 sind mit sechs Partialproduktgeneratoren 16,18,20,22,24,26 in der ersten Stufe des Multiplizierers 10 verbunden, wie das in Fig. 1 dargestellt ist. Dabei sind die Bits XO - X7 des Multiplikanden-Bus 12 und die Bits YO und Yl des Multiplikator-Bus \k dem Partialproduktgenerator 16 zugeführt. Der Partialproduktgenerator 18 empfängt vom Multiplikanden-Bus 12 die Bits X0-X9 und vom Multiplikator-Bus 14 die Bits Yl, Y2 und Y3. Der Partialproduktgenerator 20 empfängt alle 12 Bits des Multiplikanden-Bus 12 und die Bits Y3,Y4 und Y5 des Multiplikator-Bus Ik. Die Partialproduktgeneratoren 22,24,26 empfangen jeweils alle 12 Bits des Multiplikanden-Bus 12, wobei der Partialproduktgenerator 22 die Bits Y5, Y6 und Y7 des Multiplikator-Bus lk empfängt, während der Partialproduktgenerator 2k die Bits Y7,Y8 und Y9 vom Multiplikator-Bus Ik und der Partialproduktgenerator 26 die Bits Y9, YlO und YIl vom Multiplikator-Bus \k empfangen. Jeder der sechs Partialproduktgeneratoren 16,18,20,22,24,26 enthält individuelle Generatorelemente 100, die jedes Partialprodukt oder Teilprodukt erzeugen. Die Generatorelemente 100 sind gemäß der Schaltung in Fig. 3 aufgebaut, die weiter unten erläutert werden wird.
Gemäß Fig.l enthält eine zweite Stufe des Multiplizierens 10 für den modifizierten Booth-Algorithmus drei Summiernetzwerke 28,3O>32. Das Summiernetzwerk 28 empfängt sechs Bits von . dem Partialproduktgenerator 16 und acht Bits von dem Partialproduktgenerator 18. Das Summiernetzwerk 30 empfängt 10 Bits von dem Partialproduktgenerator 20 und 12 Bits von dem Partialproduktgenerator 22. Das Summiernetzwerk 32 empfängt 11 Bits von dem Partialproduktgenerator 24 und 13 Bits von dem Partialproduktgenerator 26.
Die dritte Stufe des Multiplizierers 10 für den modifizierten Booth-Algorithmus enthält zwei Summiernetzwerke 34 und 36. Das Summiernetzwerk 34 empfängt 10 Bits von dem Summiernetzwerk 28 und 13 Bits von dem Summiernetzwerk 30. Das Summiernetzwerk 36 empfängt zwei Bits von dem Partialproduktgenerator
030025/0563
29468/;
24 und 1'3 Bits von dem Summi ernet zwerk 32. Das Summiernetzwerk 32 empfängt ein Bit, das Bit Y9, von dem Multiplikator-Bus 14 und das Summiernetzwerk 36 empfängt ein Bit, nämlich das Bit YIl, von dem Multiplikator-Bus 14.
Eine vierte Stufe des Multiplizierers If) für den modifizierten Booth- AI gor i thmu s enthalt ein Summiernetzwerk 3$ t das l4 Bits von dem Sutntni ernetzwerk ')k sowie auch 15 Bits von dem Summiernetzwerk 36 empfängt. Das Summiernetzwerk 3$ erzeugt das Ausgangssignal 40 von dem Multiplizierer 10 mit 15 parallelen Bitstellungen, die direkt von dem Summiernetzwerk 39 abgeleitet sind und der niedrigstwertigen Bitstellung PO, die von der Rundungs-Korrektur logik schal tung 42 abgegeben ist.
Die in Fig. 2 ausführlich dargestellte Korrekturlogikschaltung 42 rundet das ab, das sonst die acht niedrigstwertigen Bits des 24-Bit-Produkts darstellen würde derart, daß das Ausgangssignal 40 des Multiplizierers 10 16 Bits statt 2k Bits aufweist. Bei dem bevorzugten Ausführungsbeispiel gilt η = 8, d.h., das niedrigstwertige gerundete Bit ist das neunte niedrigstwertige Bit, wenn das volle Produkt vor dem Runden erzeugt würde. Die Rundungs-Korrekturlogikschaltung 42 ist mit den Partialproduktgeneratorelementen 100 innerhalb des Multiplizierers 10 verbunden. Die Korrekturlogikscha Itung 42 empfängt sechs Eingangssignale A5 , Ab , B5 , B6 , C5 , Cb , 1)6 von dem Multiplizierer 10, deren jedes durch ein Partialproduktgeneratorelement 100 erzeugt ist. Bei η - β ergibt sich: A5 entspricht A£n-3j; Ab entspricht AQ1-2J; B5 entspricht B Qi- f]; C5 entspricht C Qi-3^; C6 entspricht cQi-23 und Do entspricht ϋΓη-2]] wie das in den Gleichungen (1) - (7) dargelegt ist.
Die Korrekturiogikschaltung 12 gibt fünf Ausgangssignale ab, nämlich C71 (entsprechend C [n-lj 1 gemäß Gleichung (I)); C73 (entsprechend C [_n-lj 3 entsprechend Gleichung (2)); C74 (entsprechend C £n- 13 4 entsprechend Gleichung (3)); C8l (entsprechend C £n ^J 1 gemäß Gleichung (4)); PO (entsprechend Pn gemäß Gleichung (5), wobei die Korrekturlogikschaltung 42 intern zwei Zwischensignale erzeugt, nämlich S6l (entsprechend S[n-2j 1 gemäß Gleichung (6)) und S 62
03 0025/0563
(entsprechend S £n-2j 2 gemäß Gleichung (7))·
Ein Eingangssignal, nämlich Y7 (entsprechend Y Ln~l«J) fur die Rundungs-Korrekturlogikschaltung 42 wird direkt von dem Multiplikator-Bus 14 zugeführt. Zwei Eingangssignale, nämlich A5 und A6 werden vom Ausgang des ersten Partialproduktgenerators 16 zugeführt. Zwei Eingangssignale, nämlich B5 und Bo werden vom Ausgang des zweiten Partialproduktgenerators 18 zugeführt. Zwei Eingangssignale, nämlich C5 und C6, werden der Rundungs-Korrekturlogikschaltung 42 vom Ausgang des dritten Partialproduktgenerators 20 zugeführt, und ein Eingangssignal, nämlich D6, wird vom Partialproduktgenerator 22 zur Rundungs-Korrekturlogikschaltung 42 geführt. Ein Übertragssignal W7 (entsprechend W £n-1J ), das eines der Ausgangssignale des Summiernetzwerks 34 in der dritten Stufe des Multiplizierers 10 ist, wird als Eingangssignal der Rundungs-Korrekturlogikschaltung 42 zugeführt.
Die fünf Ausgangssignale der Rundungs-Korrekturlogikschaltung 42 werden in folgender Weise weitergegeben: Das Ausgangssignal C7I wird als Ubertragseingangssignaldein Summiernetzwerk 78 zugeführt. Das Ausgangssignal C73 wird als Übertragseingangssignal dem Summiernetzwerk 3O zugeführt. Das Ausgangssignal C74 wird als Übertragseingangssignal dem Summiernetzwerk "}k zugeführt und das Ausgangssignal C81 wird als Übertragssignal dem End-Summiernetzwerk 38 zugeführt.
Gemäß Fig. 2 wird das Übertragssignal C7I durch vier NOR-Glieder 44,46,48 und 50 erzeugt, die in folgender Weise angeschlossen sind: Die Signale auf den Leitungen A6 und b6 sind die Eingangssignale für das NOR-Glied 44, die Signale auf den Leitungen A6,A5 und B5 sind die drei Eingangssignale für das NOR-Glied 46 und die Signale auf den Leitungen A5,B6 und B5 sind drei Eingangssignale für das NOR-Glied 48. Die invertierten Ausgangssignale der NOR-Güeder 44,46,48 werden als drei Eingangssignale dem NOR-Glied 50 zugeführt. Das Ausgangssignal des NOR-Glieds 50, ist nach Invertierung das Übertragssignal C7I, das dem Summiernetzwerk 28 (Fig.l) zugeführt
030025/0563
wird. Die NOR-Glieder 44,46,48,50 führen in Hardware die Bool'sche Algebraische Gleichung (1) durch mit η = 8 und c[n-lj 1 = C7I, wie das ausgeführt und diskutiert worden i st.
Fünf NOR-Glieder 52,54,56, 58,60 führen die logische Gleichung (2) für η = 8 durch und erreichen das Übertragssignal C73> das dem Summiernetzwerk JO der zweiten Stufe des Multiplizierers 10 zugeführt ist. Die Signale C6,D6 und Y7 sind Eingangssignale für das NOR-Glied 52, die Signale Y6,C6 und C5 sind Eingangssignale für das NOR-Glied 54, die Signale C5, C6 und D6 sind Eingangssignale für das NOR-Glied 56 und die Signale C6,C5 und Y7 sind Eingangssignale für das NOR-Glied 58, jeweils auf -entsprechenden Eingangsleitungen. Die invertierten Ausgangssignale der NOR-Glieder 52,54,56,58 und 60 ■werden als vier Eingangssignale dem NOR-Glied 60 zugeführt, dessen invertiertes Ausgangssignal das Ubertragssignal C73 bildet, das dem Summiernetzwerk 30 gemäß Fig. 1 zugeführt ist.
Das gemäß der Logikgleichung (3) mit η = 8 erzeugte Ubertragssignal C74 wird aus den vier Eingangssignalen C6,D6,C5 und Y7 auf entsprechenden Eingangsleitungen erzeugt. Diese Eingangssignale werden durch Inverter 62,64,66,68 invertiert und als Eingangssignale einem NOR-Glied 70 mit vier Eingängen zugeführt, dessen invertiertes Ausgangssignal als Ubertragssignal C74 dem Summiernetzwerk 34 zugeführt wird. Das Ubertragssignal C81 und das dem niedrigstwertigen Bit entsprechende Ausgangssignal PO werden mittels einer gemeinsamen Logik zur Ausführung der logischen Gleichung (4), (5)» (6) und (7) mit η = 8 erzeugt, wobei diese Logik im Folgenden erläutert wird. Ein Eingangssignal A6 wird einem Eingang eines NOR-Glieds 72 zugeführt, dessen anderer Eingang mit dem Ausgang eines Exklusiv NOR-Glieds 74 verbunden ist, dessen eines Eingangssignal das Signal Bo ist. Das andere Eingangssignal des Exklusiv NOR-Glieds 74 ist das Ausgangssignals eines NOR-Glieds 76, dessen beide Eingangssignale die Signale A5 und B5 sind. Das Ausgangssignal vom NOR-Glied 76 wird auch als Eingangssignal einem anderen Exklusiv NOR-Glied 78 zugeführt, dessen anderes Ein-
030025/0563
294684Ü
gangssi gnal das Signal CG ist. Das Ausgangssignal dos Exklusiv NOIi-(J 1 i «'ds 78 wird als ein Ki ngangssi gna 1 einem NOW-Gl ied 80 zugeführt. dess«jn anderes Eingangssignal das Signal Aij ist.
(C in Exklusiv NOK-Glied 82 ist mit Eingangssignalen Y7 und C5 versorgt. Das Ausgangssignal des Exklusiv NOR-Glieds 82 ist Eingangssignal eines weiteren Exklusiv NOR-Glieds Qk mit zwei Eingängen, dessen anderer Eingang das Eingangssignal C6 empfängt Her Ausgang des Exklusiv NOR-Glieds 84 ist mit einem NOR-Glied 8(> verbunden, dessen anderer Eingang das Signal C6 empfängt. Das Ausgangssignal vom Exklusiv NOR-Glied 82 ist auch Eingangssignal für ein Exklusiv NOR-Glied 88 mit zwei Eingängen, dessen anderer Eingang das Signal Do empfängt. Das Ausgangssignal des Exklusiv NOR-Glieds 88 ist als Eingangssignal einem NOR-Glied 90 zugeführt, dessen anderes Eingangssignal das Signal C6 ist.
Die Ausgangssignale der NOR-Glieder 72,80,86,90 sind Eingangssignale für ein NOR-Glied 82 mit vier Eingängen, dessen Ausgangssignal (das Signal S(> 1 + S62 gemäß den Gleichungen (β) und (7)) als Eingangssignal einem NOR-Glied 9^ zugeführt ist. Als anderes !eingangssignal für das NOR-Glied 9^ wird das Signal W7 über einen Inverter 9(> zugeführt. Das Ausgangssignal des NOR-Glieds 9'l ist das Übertrags.«! gna 1 C81 , das dem Sutnmi ernetzwerk 38 der vierten Stufe des Multiplizierers 10 gemäß Fig. 1 zugeführt wird.
Das Ausgangssignal des NOR-Glieds 92 ist auch ein Eingangssignal eines Exklusiv NOR-Glieds 98, dessen anderer Eingang direkt das Signal W7 empfängt. Das Ausgangssignal des Exklusiv NOR-Glieds 98 erreicht, das Signal PO des ni edri gswerti gen Bits im Ausgangssignal ^O des Multiplizierers 10.
Fig. 3 zeigt ein allgemeines oder Allzweck-Partialproduktgeneratorelement 1OO aus schematisch dargestellten MOS-Gliedern 102, 10() und einem als logisches Blockschaltbild dargestellten Exklusiv NOR-Glied IO8. Die Glieder 102, \Ok sind reihengeschaltet, wobei das V-MOS-GIi ed 10b parallel über das Glied
030025/0563 ORIGINAL INSPECTED
lO't geschaltet ist. Γ-; in Le ι t e r 107 ist den G 1 i (.'(lern 1 02 , lo'f, 1 OG gemeinsam und erreicht, ein FC i ngangs s i jjiin 1 tür· das Kxklusiv -NOIl-Glied K)H. LC i η weiteres Eingangssignal für das lixklusiv NOIl-GlietJ 1OH wird ühcr die Leitung C zugeführt . Das Gate des Glieds 1Oh ist mit einer Leitung G verbunden. Das Element ist wie in Fig. 5 dargestellt zur Nachhι 1 dung vorgesehen, um alle Part ι a I pt oduktgene tat oren 1 b . I H . 120 . 22 . 2l\ . 2< > des Multi-[ >li zierers IO zu erreichen.
Das Al 1 zweck - Part ι a 1 ρroduktgenera tore 1ement 100 ist über- das Glied 102 mit einer· Leitung für das Multiplikatorbit (X), beispielsweise einem der 151 t s X 1 1 - X0/ verbunden. Das Glied lO'l ist mit einer Leitung tür f i ri Multiplikatorbit Xl verbunden, das sich um eine Bitstellung rechts des Ii i t. s X befindet, das dem Glied 102 zugeführt wird. Die Leitungen Λ und H führen St (Mj er s i gna I e zu zum Multiplexen bzw. Wahlen eines der Bits X oder Xl. Die Leitung Λ wählt das Bit X, während (I ι e Leitung B das Bit Xl wählt. Wenn weder die Leitung Λ noch die Leitung B freigegeben sind, muß die Leitung 1Ο7 auf niedrigem Pegel sein, weshalb die Leitung G aktiviert ist, um dies zu erreichen. Die Leitung G entspricht dem Ausdruck NICHT A oder B ( Λ + [J) . Die Leitung C ist zum Takten des au sgangs so i t, i gen Exklusiv NOK-G 1 ι ed s K)H vorgesehen, wobei C eitlem Mu 1 t i ρ 1 i katid >n b i t Y entspricht.
Wenn auch der Mu 1 t i ρ I izierer 10 t'iir den modifizierten Booth-Algorithmus gemäß Kig. 1 als Multiplizierer für 12 Multiplikandenhits und 12 Mu1tι ρ 1 ιkator bι ts dargestellt ist, können selbstverständlich auch andere Bitgrößen für· Multiplikand und Multiplikator vorgesehen sein.
Selbstverständlich sind noch weitere Ausführungsformen und Ausf ührungslw ι sp ι e I e möglich, wie sich (Jas ohne weiteres aus den (lc>rge s t e 1 I t en Grundsätzen der Erfindung ergibt.
Der Pa
030025/0563 1 „
I· Ii

Claims (2)

  1. Ansprüche:
    Binärer Digitalmu1 ti ρ 1izierer zur Durchführung eines modifizierten Booth- Algorithmus mit
    einer ersten Stufe mehrerer Partial produkt-Generatoren, einer zweiten Stufe mehrerer Summiernetzwerke einschließlich eines ersten Summiernetzwerks und eines zweiten Summiernetzwerk s ,
    einer dritten Stufe einschließlich eines dritten Summiernetzwerks und
    einer vierten Stufe einschließlich eines vierten Summiernetzwerks ,
    dadurch gekennzeichnet,
    daß der Multiplizierer zur Erzeugung eines Endproduktes einer Reihe von Binärzahlen eine Rundungs-Logikschaltung in dem Multiplizierer aufweist zum Abrunden auf ein vorgegebenes n-tes Bit der niedrigstwertigen Binärzahl des Endproduktes ohne Erzeugung der niedrigstwertigen Binärzahlen rechts des η-ten Bits des Endprodukts,
    0 30025/0563
    ORIGINAL INSPECTED
    daß die Schaltung in einer ersten Stufe mehrere Partialprodukt-Generatoren enthält zum Erzeugen (der folgenden) Partialprodukte aus einem Multiplikanden X und einem Multiplikator Y einschließlich eines ersten Multipliziergenerators A für die niedrigstwertigen Bits,eines zweiten Multipliziergenerators B für die nächsten niedrigstwertigen Bits, einen dritten Multipliziergenerator C für die nächsten niedrigstwertigen Bits und einen vierten Multipliziergenerator D für die nächsten niedrigstwertigen Bits (wobei die Zahlenanfügung an den jeweiligen Buchstaben die Bedeutung der jeweiligen Bitstellung wiedergibt), daß die Schaltung eine erste Übertragssignalgeneratorstufe enthält, die mit dem Partialprodukt-Generatoren A und B verbunden ist,zur Erzeugung eines ersten Ubertragssignals C Γη - l] 1, das definiert ist zu (B [n - 2] + A (] η - 2 J) . (A^n- 2^+ B [η- 3] ) ' (A £n- 3] + B £n - 3] +B Γη - 2j ) und zur Zufuhr des ersten Ubertragssignals C Γη - IJ 1 zu dem ersten Summiernetzwerk,
    daß die Schaltung eine zweite Übertragssignalgeneratorstufe enthält, die mit den Partialprodukt-Generatoren C und D verbunden ist zur Erzeugung eines zweiten Ubertragssignals C [n-lj3, das definiert ist zu (C^n-2j+ C[n-3j+ D[n-2]+ Y fji-lj). C (n-2j +C[n-3]+ Y(n-l]) .(C[n-2]+cO-33+DCn-2]).(C[n-3]+D£n-2]+Y[n-l]; und zur Zufuhr des zweiten Ubertragssignals Cfjn-lj3 zu dem zweiten Summiernetzwerk,
    daß die Schaltung eine dritte Ubertragssignalgeneratorstule enthält, die mit dem Partialprodukt-Generatoren verbunden ist, zur Erzeugung eines dritten Ubertragssignals cfn-lj^, die definiert ist zu c£n-2j · D [n-2] · Y Qi-1] · cfn-3]], wobei γΓη-lj ein MuItiplikantbit ist, das um zwei Bitstellungen gegenüber der η-ten Bitstellung des Multiplikanten weiter rechts ist, und zur Zufuhr des dritten Ubertragssignals C Γη- Ij 4 zu dem dritten Summiernetzwerk, und
    daß die Schaltung eine Stufe mit einem vierten Übertragssignalgenerator und einem Entrundungsproduktgenerator für das niedrigstwertige Bit enthält, die mit den Partialproduktgeneratoren und dem dritten Summiernetzwerk verbunden ist zur Erzeugung eines vierten Übertragssignals C ΓηJ1, das definiert
    030025/0563
    ist zu W Γη-lj .(s[n-23 1 4 sJVi-2'j2)und eines Rundungsproduktausgangstiignals Pn für das niedrigstwertige Bit, das definiert ist zu W Tn - l3 © < S Γη - 2^ 1 + s[n-23 2), wobei sind W Γη - Ij das Übertragssignal für das niedrigst-
    ■ wertige Bit von dem dritten Sutnmi ernetz-
    werk ,
    s[n-2ji definiert zu A[n-2] - [β [n- 2^0 ( A Qn- 3J +
    B(n-3] )] + A [n-2] · [β [n-2] 0 (A Qn-3 j + B Qn- i] ) und
    Sjn-2J2 definiert zu C (n-2) -QoQn-2]© Y Qn- lj Q c£n-3jj + C[n-2j · QD [n-2] Q Y Qn- lj © C Qn- 3J]1 und
    zur Versorgung des vierten Summiernetzwerkes mit dem vierten Übertragssignal und Erzeugen des Rundungsproduktausgangssignals Fn des niedrigstwertigen Bits am Ausgang des Multiplizierers.
  2. 2. Binärer Digitalmultiplizierer zur Ausführung eines modifizierten Booth-Algorithmus, mit
    einer ersten Stufe mehrerer Partialproduktgeneratoren, einer zweiten Stufe mehrerer Summiernetzwerke einschließlich eines ersten Summiernetzwerkes und eines zweiten Summiernetzwerkes ,
    einer dritten Stufe einschließlich eines dritten Sutnmi ernetzwerkes und
    einer vierten Stufe einschließlich eines vierten Summiernetzwerkes ,
    dadurch gekennzeichnet,
    daß der Multiplizierer zur Erzeugung eines Endproduktes über acht Binärzahlen hinaus eine Rundungslogikschaltung in dem Multiplizierer enthält zur Abrundung zur neunten niedrigstwertigen Binärzahl des Endproduktes ohne Erzeugung der acht niedrigstwertigen Binärzahlen des Endproduktes, daß die Schaltung in der ersten Stufe Partialproduktgeneratoren enthält zum Erzeugen von Partialprodukten von einem Multiplikanden X und einem Multiplikator Y, wobei die der Bezeichnung folgende Anfügung die Bedeutung der jeweiligen Bitstellung wiedergibt,
    0 30 0 25/0563
    daß die Schaltung eine erste Ubertragssignalgeneratorstufe enthält, die mit den Partialproduktgeneratoren verbunden ist; zur Erzeugung eines ersten Übertragssignals C 71> das definiert ist zu (B6 + A6) . (A6 + B5 + A5) . (A5 + B5 + B6) und zur Zufuhr des ersten Ubertragssignals C71 zum ersten Summiernetzwerk,
    daß die Schaltung eine zweite Ubertragssignalgeneratorstufe enthält, die mit den Partialproduktgeneratoren verbunden ist, zur Erzeugung eines zweiten Übertragssignals C73> das definiert ist zu (C6 + D6 + Y7) . ( C6 + C5 + Y7) .(C 5 + D6 + Y7) . (C6 + C5 + D6) und zur Zufuhr des zweiten Ubertragssignals C73 zum zweiten Summiernetzwerk,
    daß die Schaltung eine dritte Ubertragssignalgeneratorstufe enthält, die mit den Partialproduktgeneratoren verbunden ist, zur Erzeugung eines dritten Ubertragssignals C7^, das definiert ist zu C6 . Do . Y7 · C5, wobei Y das siebente niedrigstwertige Bit des Multiplizierers ist und zur Zufuhr des dritten Ubertragssignals C7^ zum dritten Summiernetzwerk, und daß die Schaltung eine Stufe mit einem vierten Übertragssignalgenerator und einem Endproduktrundungsgenerator für das niedrigstwertige Bit enthält, die mit den Partialproduktgeneratoren und dem dritten Summiernetzwerk verbunden ist, zum Erzeugen eines vierten Ubertragssignals C8l, das definiert ist zu W7 . (S6l + S62) und eines Rundungsproduktausgangssignals P(f für das niedrigstwertige Bit, das definiert ist zu W7 @ (S6l + S62), wobei sind
    W7 das Übertragssignal für das niedrigstwertige Bit von dem dritten Summiernetzwerk, S6l definiert zu A6 . [. B6 Q (A5 + B5)l + A6 ·
    .[b6 Q (A5 + B5)] und
    S 62 definiert zu Cb" . [ D6 0 Y7 © C5 J + C6 . C Do" © Y7 φ C5 J , und
    zur Versorgung des vierten Summiernetzwerkes mit dem vierten Übertragssignal und zum Vorsehen des Rundungsproduktausgangssignals P0" des niedrigstwertigen Bits am Ausgang des Multiplizierers.
    030025/0563
DE19792946846 1978-12-06 1979-11-20 Rundungs-korrekturlogik fuer multiplizierer fuer modifizierten booth-algorithmus Withdrawn DE2946846A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/966,870 US4229800A (en) 1978-12-06 1978-12-06 Round off correction logic for modified Booth's algorithm

Publications (1)

Publication Number Publication Date
DE2946846A1 true DE2946846A1 (de) 1980-06-19

Family

ID=25511970

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19792946846 Withdrawn DE2946846A1 (de) 1978-12-06 1979-11-20 Rundungs-korrekturlogik fuer multiplizierer fuer modifizierten booth-algorithmus

Country Status (8)

Country Link
US (1) US4229800A (de)
JP (1) JPS588009B2 (de)
CA (1) CA1119728A (de)
DE (1) DE2946846A1 (de)
FR (1) FR2443720B1 (de)
GB (1) GB2039393B (de)
IT (1) IT1192787B (de)
NL (1) NL7908032A (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3309717A1 (de) * 1983-03-18 1984-09-20 Robert Bosch Gmbh, 7000 Stuttgart Multiplizierschaltung

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4405992A (en) * 1981-04-23 1983-09-20 Data General Corporation Arithmetic unit for use in data processing systems
DE3144015A1 (de) * 1981-11-05 1983-05-26 Ulrich Prof. Dr. 7500 Karlsruhe Kulisch "schaltungsanordnung und verfahren zur bildung von skalarprodukten und summen von gleitkommazahlen mit maximaler genauigkeit"
US4547862A (en) * 1982-01-11 1985-10-15 Trw Inc. Monolithic fast fourier transform circuit
JPS5949640A (ja) * 1982-09-16 1984-03-22 Toshiba Corp 乗算回路
US4507676A (en) * 1982-10-28 1985-03-26 Rca Corporation Digital matrixing system
JPS61165128A (ja) * 1984-12-14 1986-07-25 Fujitsu Ltd 多入力加減算装置
US4727506A (en) * 1985-03-25 1988-02-23 Rca Corporation Digital scaling circuitry with truncation offset compensation
JPS6285333A (ja) * 1985-10-11 1987-04-18 Oki Electric Ind Co Ltd 浮動小数点乗算器丸め処理方式
JPS62120535A (ja) * 1985-11-20 1987-06-01 Oki Electric Ind Co Ltd 並列乗算器
DE3626378A1 (de) * 1986-08-04 1988-02-11 Steinecker Maschf Anton Verfahren und filtermaterial zur anschwemmfiltration von getraenken
US4887232A (en) * 1987-05-15 1989-12-12 Digital Equipment Corporation Apparatus and method for performing a shift operation in a multiplier array circuit
US4862405A (en) * 1987-06-30 1989-08-29 Digital Equipment Corporation Apparatus and method for expediting subtraction procedures in a carry/save adder multiplication unit
US5463575A (en) * 1994-06-24 1995-10-31 Rockwell International Corporation Reduced quantization noise from single-precision multiplier
US5726927A (en) * 1995-09-11 1998-03-10 Digital Equipment Corporation Multiply pipe round adder
US5729485A (en) * 1995-09-11 1998-03-17 Digital Equipment Corporation Fast determination of carry inputs from lower order product for radix-8 odd/even multiplier array
JPH10133856A (ja) * 1996-10-31 1998-05-22 Nec Corp 丸め機能付き乗算方法及び乗算器
JP3417286B2 (ja) 1998-02-23 2003-06-16 株式会社デンソー 乗算器
US6684236B1 (en) * 2000-02-15 2004-01-27 Conexant Systems, Inc. System of and method for efficiently performing computations through extended booth encoding of the operands thereto
US6898614B2 (en) * 2001-03-29 2005-05-24 Koninklijke Philips Electronics N.V. Round-off algorithm without bias for 2's complement data
US9450601B1 (en) 2015-04-02 2016-09-20 Microsoft Technology Licensing, Llc Continuous rounding of differing bit lengths
EP3471271A1 (de) 2017-10-16 2019-04-17 Acoustical Beauty Verbesserte konvolutionen von digitalen signalen mit verwendung einer bitanforderungsoptimierung eines digitalen zielsignals

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3290493A (en) * 1965-04-01 1966-12-06 North American Aviation Inc Truncated parallel multiplication
US3878985A (en) * 1973-11-30 1975-04-22 Advanced Micro Devices Inc Serial-parallel multiplier using booth{3 s algorithm with combined carry-borrow feature
US3885141A (en) * 1974-02-06 1975-05-20 Bell Telephone Labor Inc Modular pipeline multiplier to generate a rounded product
US3947670A (en) * 1974-11-22 1976-03-30 General Electric Company Signed multiplication logic
US4153938A (en) * 1977-08-18 1979-05-08 Monolithic Memories Inc. High speed combinatorial digital multiplier

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3309717A1 (de) * 1983-03-18 1984-09-20 Robert Bosch Gmbh, 7000 Stuttgart Multiplizierschaltung

Also Published As

Publication number Publication date
GB2039393B (en) 1983-04-13
FR2443720B1 (fr) 1986-03-21
US4229800A (en) 1980-10-21
CA1119728A (en) 1982-03-09
JPS588009B2 (ja) 1983-02-14
NL7908032A (nl) 1980-06-10
IT1192787B (it) 1988-05-04
FR2443720A1 (fr) 1980-07-04
GB2039393A (en) 1980-08-06
JPS5582354A (en) 1980-06-21
IT7969339A0 (it) 1979-12-05

Similar Documents

Publication Publication Date Title
DE2946846A1 (de) Rundungs-korrekturlogik fuer multiplizierer fuer modifizierten booth-algorithmus
DE69821408T2 (de) Multiplikationsverfahren und -vorrichtung
DE69632978T2 (de) Multi-Operand-Addierer, der Parallelzähler benutzt
DE3700991C2 (de) Digitaler Übertragsvorgriffsaddierer
DE10105945B4 (de) Multiplizierer mit Linearsummierungsarray sowohl zur vorzeichenbehafteten als auch zur vorzeichenlosen Multiplikation
DE3927009A1 (de) Addierschaltung
DE19758079A1 (de) Verfahren und Vorrichtung zur Galoisfeld-Multiplikation
DE2658248C2 (de)
DE102020113922A1 (de) Multipliziererschaltungsanordnung mit reduzierter latenz für sehr grosse zahlen
DE2523860C3 (de) Vorrichtung zur digitalen, linearen Interpolation einer fabulierten Funktion
DE2246968A1 (de) Einrichtung zur kombination, insbesondere multiplikation, zweier gleitkommazahlen
DE2018452A1 (de) Arithmetische Einrichtung
DE2913327C2 (de) Matrix-Multiplizierer
DE4101004C2 (de) Paralleler Multiplizierer mit Sprungfeld und modifiziertem Wallac-Baum
DE69434806T2 (de) Verfahren, System und Vorrichtung zum automatischen Entwurf einer Multiplikatorschaltung und durch die Durchführung dieses Verfahrens entworfene Multiplikatorschaltung
DE3434777C2 (de)
DE10219158A1 (de) Vorrichtung und Verfahren zum Berechnen eines Ergebnisses einer modularen Multiplikation
DE2826773A1 (de) Verfahren und schaltungsanordnung zum feststellen der wertigkeit von ziffern in arithmetischen operationen mit dezimalrechnern
DE2900844C2 (de)
DE10061315A1 (de) Verfahren und Vorrichtung zum Erzeugen einer Pseudozufallsfolge
DE3422287C2 (de)
DE3130380C2 (de)
DE1125685B (de) Rechenmaschine
DE19711005C2 (de) Baumschaltung zur Addition von Teilprodukten im Booth-Algorithmus
DE10200133A1 (de) Verfahren und Vorrichtung zur Berechnung von Modulo-Operationen

Legal Events

Date Code Title Description
8141 Disposal/no request for examination