NL7908032A - Afrond correctielogica voor gemodificeerde booth's algoritme vermenigvuldiger. - Google Patents

Description

-1- 21003/JF/jl y

Aanvrager: American Microsystems Inc., Santa Clara, Californië, Verenigde Staten van Aiperika.

Korte aanduiding: Afrond correctielogica voor gemodificeerde Booth’s algoritme vermenigvuldiger.

5

De uitvinding heeft betrekking op een binaire digitale vermenigvuldiger voor het implementeren van een gemodificeerd Booth's algoritme, omvattende een eerste trap met een aantal partieel productgenera-toren, een tweede trap met een aantal sommeernetwerken inclusief een eer-10 ste sommeernetwerk en een tweede sommeernetwerk, een derde trap met een derde sommeernetwerk en een vierde trap met een vierde sommeernetwerk, welke vermenigvuldiger een uiteindelijk product van een reeks binaire cijfers opwekt,alsmede op een binaire digitale vermenigvuldiger voor het implementeren van een gemodificeerd Booth's. algoritme omvattende een eerste 15 trap met een aantal partieel productgeneratoren,een tweede trap met een aantal sommeernetwerken inclusief een eerste sommeernetwerk en een tweede sommeernetwerk,een derde trap met een derde sommeernetwerk,een vierde trap met een vierde sommeernetwerk, welke vermenigvuldiger een uiteindelijk product opwekt welk groter is dan acht binaire cijfers.

20 * . In zijn algemeenheid heeft de uitvinding betrekking op afrond correctielogica in digitale vermenigvuldigers en in het bijzonder is de uitvinding gericht op afrondcorrectielogiea in vermenigvuldigers welke het gemodificeerde Booth’s algoritme implementeren voor het uitvoeren van de drijvende komma arithmetische vermenigvuldiging.

25 Het gemodificeerde Booth's algoritme is een bekende techniek voor het vergroten van de snelheid in·'digitale vermenigvuldigerschake-lingen. Dit algoritme, het eerst gebruikt in de IBM 360-reeks computers, reduceerde het aantal partiële producten met de helft ten opzichte van die welke vereist zijn in rechtlijnige combinatorische vermenigvuldigers, 30 Hét een daardoor veroorzaakte vermindering van het aantal overdrachts-bewaar-opteltrappen en dus het totale aantal poorten dat uiteindelijk wordt gebruikt. In essentie houdt het Booth's algoritme voor de verme-nigvuldigingsbewerking in dat wordt gesprongen over een aaneengrenzende reeks van alleen enen en alleen nullen, in plaats van het vormen van 35 een partieel product voor elk bit. Terwijl het springen over een reeks nullen rechtlijnig was, was het springen over de reeks enen complexer.

Eén benadering was het evalueren van een reeks enen door het aftrekken van het gewicht van de meest rechtse één van de reeks van de. modulus ervan, waarbij de modulus van een n-bit woord wordt gedefinieerd als 2n, ^0 en het gewicht van een n-de bit 2n~ is, geteld vanaf rechts. Toepassing 7908032 ·* τ· -2- 21003/JF/jl van deze benadering op de binaire reeks 11110000 bijvoorbeeld levert n=8 en 28-24= 256-16=240.

In apparatuur vermenigvuldigerimplementaties volgens de stand van de techniek met betrekking tot het Booth's algoritme werd elke vermenig-5 vuldiger onderverdeeld in subreeksen van drie aaneengrenzende bits,waarbij aaneengrenzende subreeksen één bit gemeenschappelijk delen. Het algoritme vereist complement- van- twee cijfers met opvullende linker en rechter subreeksen met nullen om de subreeks te completeren etr om er zeker van te zijn dat de vermenigvuldigerwaarde niet wordt behandeld als 10 een negatief getal. In essentie is het gemodificeerde Booth's algoritme een vermenigvuldiger codeerschema welk een constante schuiving heeft van twee bits op één tijdstip en onderzoek van de drie vermenigvuldigerbits voor het opwekken van minder partiële producten dan anders vereist zou zijn bij conventionele vermenigvuldiging (vijf in het geval van acht bits 15 vermenigvuldiger, etc).

Een standaardimplementatie in LSI van de. gemodificeerde Booth’s algoritme vermenigvuldiger wordt gevonden in de enkele chip van het type 67558 acht-bit-bij-acht-bit-vermenigvuldiger vervaardigd door Monolithic Memories, Ine. en beschreven in èen artikel door Waser en · 20 Peterson getiteld; "Real Time Processing Gains Ground With Fast Digital Multiplier” in Electronics, vol. 50, no. 20, september 29, 1979, bladzijden 93 tot en met 99. Een andere LSI-implementatie van een parallel gemodificeerd Booth's algoritme vermenigvuldiger is beschreven door Nicholson, Blaseo en Reddy in een artikel getiteld: "The S2811 Signal 25 Processing Peripheral” aangeboden gedurende het 1978 Wescon Professional Program, Los Angeles, California, Spetember 12, 13, 14,- 1978 en gepubliceerd in de Proceedings of Session"25, getiteld: "Designing With Single Chip Multipliers',' bladzijde 25/3:1-12.

Een hoofdnadeel vari zeer snelle vermenigvuldigers volgens de 30 stand van de techniek voor het implementeren van het gemodificeerde

Booth's algoritme is gerezen in verband met afrondprocedures welke vaak worden toegepast bij het behandelen van breuken. De benadering bijvoorbeeld gebruikt in samenhang met de MMI67558 vermenigvuldiger (zoals beschreven op bladzijde 97-98 van het hierboven aangegeven Electronics-35 artikel) was het opwekken van een volledig 16-bits product van de acht-bit-bij-acht-bit-vermenigvuldiging en het daarna een afrondprocedure uitvoeren met betrekking tot het uiteindelijke volledige product.Door bijvoorbeeld het uiterlijke product af te ronden op acht meest significante bits, werd 0,5 toegevoegd aan het gedeelte welk diende te worden wegge-40 laten en daarna werd het uiteindelijke product afgebroken bij het 7908032 -3- 21003/JF/jl achtste minst significante bit. Een dergelijke procedure is zeer verspillend, zowel wat betreft het vermogensverbruik.als de snelheid en LSI-topologie.

Een doel van de uitvinding is het verschaffen van een snelle di-5 gitale vermenigvuldigerschakeling welke een afgeronde uitgang verschaft op een gekozen bitpositie zonder het opwekken van de volledige product-uitgang.

. Een ander doel van dejuitvinding is het verschaffen van een snelle digitale vermenigvuldiger welke een afgeronde uitgang levert met 10 een minimum aan schakelingselementen ten einde de afmetingen en het energieverbruik van de vermenigvuldiger te verminderen.

Een verder doel van de uitvinding is het verschaffen van een op grote schaal geïntegreerde snelle digitale vermenigvuldigerchip welke een afgeronde productuitgang verschaft zonder de noodzaak een volledig 15 productuitgang op te wekken, waardoor de chipafmetingen en het energie-- - verbruik afnemen terwijl productie-opbrengsten toenemen.

Nog een ander doel van de uitvinding is het verschaffen van afrondcorrectielogica voor een digitale vermenigvuldiger welke een gemodificeerd Booth's algoritme implementeert welke op een gekozen bit- ' 20 positie afron<± door het opwekken van partiële producten en overdrachten voor de bit-positie en voor de twee onmiddellijk aangrenzende bit-posities rechts daarvan.

De uitvinding beoogt de hierboven genoemde bezwaren op te heffen en ten minste één van de hierboven gestelde doelen te verwezenlijken 25 en voorziet daartoe in een binaire digitale vermenigvuldiger voor het implementeren van een gemodificeerd Booth's algoritme, omvattende een eerste trap met een aantal partieel productgeneratoren, een tweede trap met een aantal sommeernetwerken inclusief een eerste sommeernetwerk en een tweede sommeernetwerk,een derde trap met een derde sommeernetwerk en een 30 vierde trap met een vierde sommeernetwerk,welke vermenigvuldiger een uiteindelijk product van een reeks binaire djfers opwekt,welke is gekenmerkt, doordat deze verder afrond-logische schakelingen omvat voor het afronden op een vooraf bepaalde n-de bit welk het minst significante binaire cijfer van het uiteindeïïjke product is,zonder het opwekken van de minst signifi-35 eante binaire cijfer rechts van het n-de bit van het uiteindelLjke product, welke schakelingen in een eerste trap een aantal partieel-productsrenerato-ren omvat voor het opwekken van(de .'Vólgende)oariële producten van een ver-menigvul*dital X en vermenigvuldiger Y omvattende een eerst*» minst significante bits-vermenigvuldigergenerator A,een tweede volgende minst signi-fioante bits-vermenigvuldigergenerator B, een derde volgende'minst sig- 7908032 - »* -4- 21003/JF/jl nificante bits-vermenigvuldiger C en een vierde volgende minst significante bits-vermenigvuldigergenerator D (waarbij de numerieke index welke een letter volgt de signifioantheid van de bitpositie waarvan vertegenwoordigt) ; welke schakelingen een eerste -overdrachtssignaalgenera-5 torstap omvatten, verbonden met de partiële productgeneratoren A en B voor het opwekken van een eerste overdrachtssignaal c£n-lj gedefiniëerd als gelijk zijnde aan (B[n-2]+A [n-2j ) . (A [n-2] +B [n-3] ).(A [n-3] +B [n-3] +B [n-2j ) en welk het eerste overdrachtssignaal C [n-l] 1 aan het eerste sommeer-10 netwerk verschaft, welke schakelingen een tweede overdrachtssignaalgene-ratortrap omvatten verbonden met de partieel productgeneratoren C en D voor het opwekken van een tweede overdrachtssignaal C n-1 3 gedefi- -nieerd als gelijk zijnde aan (C [n-2] +C [n-J +D jn-2j +Y [n-]J ). (C [n-2j + C [n-3] +Ϋ [n-l] ). (C [n-2j +C fn-3) +D 15 [n-2]). (C [n-3] +D [n-2] +Y [n-l] ) en het toevoeren van het tweede overdrachtssignaal c[n-l]3 aan het tweede sommeernetwerk, welke schakelingen een derde overdrachtssignaalgenerator-trap omvatten verbonden met de partieel product-generatören voor het opwekken van een derde overdrachtssignaal c[n-l]4 gedefinieerd als gelijk 20 zijnde aan C [n-2] D [n-2] . Y [n-1] .C [n-3] waarin Y een vermenigvuldigerbit is, twee bitposities rechts van de n-de bitpositie van de vermenigvuldiger en voor het toevoeren van het derde overdrachtssignaal c[n-l]4 aan het derde sommeernetwerk en welke 25 schakelingen een vierde overdrachtssignaalgenerator omvatten alsmede een minst significant bit uiteindelijk afgerond productgeneratortrap verbonden met de partieel productgeneratoren en met het derde sommeernetwerk voor het opwekken van een vierde overdrachtssignaal cjn]l gedefinieerd als gelijk zijnde aan 30 W [n-1] . S [n-2] 1+S [n-2] 2) en een minst significant bit afrondproductuitgang Pn gedefinieerd als gelijk zijnde aan W[n-l] Q (S [n-2] 1+S [n-2] 2) waarin W |n-i| het minst significante bit overdrachtssignaal is van het 35 derde sommeernetwerk, S [n-2] 1 is gedefinieerd als gelijk zijnde aan A [n-2] . [b [n-2] © (A [n-3] + B [n-3])] +A [n-2]. [B[n-2] Q (A [n-3] +B [n-3]) en s[n-2]2 is gedefinieerd als gelijk zijnde aan C(n~2l. [d[n-2] © ï[n-l]@ C [n-3] + C [n-2]. ü[n-2j ©Y[n-l] <±)c[n-3]] en voor het toevoeren van het vierde overdrachtssignaal aan het vierde 40 sommeernetwerk en het verschaffen van de minst significante bit afrond- 790803 2 * -5- 21003/JF/jl productuitgang Pn aan de uitgang van de vermenigvuldiger; alsmede in een binaire digitale vermenigbuldiger voor het implementeren van een genofificeerd Booth's algoritme omvattende een eerste trap met een aantal partieel productgeneratoren,een tweede trap met een aantal 5 sommeernetwerken inclusief een eerste sommeernetwerk en een tweede sommeernetwerk, een derde trap met een derde sommeernetwerk, éen vierde trap met een vierde sommeernetwerk, welke vermenigvuldiger een uiteindelijk product opwekt welk groter is dan acht binaire cijfers,welke is gekenmerkt, doordat deze afrond-logische schakelingen omvat voor het afronden 10 van het negende minst significante binaire cijfer van het .uiteindelijke product zonder het opwekken van de acht minst significante binaire cijfers van het uiteindelijke product, welke schakelingen in de eerste trap partieel productgeneratoren omvatten voor het opwekken van partiele producten van een vermenigvuldigtal X en vermenigvuldiger Y (waarbij de in-15 dex volgend op een letter de significantie aangeeft van de bitpositie daarvan^welke schakelingen een eerste overdrachtssignaalgeneratortrap omvatten, verbonden met de partieel productgeneratoren voor het opwekken van een eerste overdrachtssignaal C71 gedefinieerd als gelijk zijnde aan 20 (B6+A6).(A6+B5+A5).(A5+B5+B6) en het toevoeren van het overdrachtssignaal C71 aan het eerste sommeernetwerk, welke schakelingen een tweede overdrachtssignaalgeneratortrap omvatten verbonden met de partieel productgeneratoren voor het opwekken van een tweede overdrachtssignaal C73 gedefinieerd als gelijk zijnde aan ' 25 (C6+D6+Y7).(C6+C5+Y7).(C5+D6+Y7).(C6+C5+D6) en het toevoeren van het tweede overdrachtssignaal C73 aan het tweede sommeernetwerk, welke schakelingen een tweede overd'rachtssignaalgenera-tortrap omvatten verbonden met de partieel productgeneratoren voor het opwekken van een derde overdrachtssignaal C74 gedefinieerd als gelijk 30 zijnde aan * C6.D6.Y7.C5 (waarin Y7 het zevende minst significante bit van de vermenigvuldiger is) en het toevoeren van het derde overdrachtssignaal C74 aan het derde sommeernetwerk, en welke schakelingen een vierde overdrachtssignaalgenera-35 tor en een minst significant bit uiteindelijk afgerond productgenerator-trap omvatten, verbonden met de partieel productgeneratoren en met het derde sommeernetwerk voor het opwekken van een vierde overdrachtssignaal C81 gedefinieerd als gelijk zijnde aan W7.(S61+S62) 40 en een minst significant bit afgerond product uitgang P0 gedefinieerd 79 0.8 0 3 2 3* . ' • - -6- 21003/JF/jl als gelijk zijnde aan W7 ©(S61+S62)

waarin W7 het minst significante bitsoverdrachtssignaal is van een derde sommeernetwerk, S61 is gedefinieerd als gelijk zijnde aan 5 A6 .[b6 0 (A5+B5)]+A6.[b6 @(A5+B5)J

en S62 is gedefinieerd als gelijk zijnde aan .

C6. [D6 0 Ï7 0 C5] +C6. (d6 Q Y7 ® C5] » en het toevoeren aan het vierde sommeernetwerk van het vierde overdracht ssignaal en het verschaffen van de minst significante bit afgeronde 10 , productuitgang P0 aan de uitgang van de vermenigvuldiger.

De afrondcorrectie logische schakelingen in overeenstemming met de principes van.de uitvinding vervangen vermenigvuldigings- en sommeer-schakelingen welke anders worden gevonden in het gemodificeerde Booth’s algoritme vermenigvuldigers voor het opwekken van een uiteindelijk pro-15 duet inclusief het vooraf bepaalde aantal minst significante bits welke dienen te worden afgerond. De afrondcorrectie-logische schakelingen werken door het analyseren van de grootte van het uiteindelijke product op een vooraf bepaalde bitpositie van de uiteindelijke afronding alsmede twee aaneengrenzende bitposities rechts daarvan. Aangezien digitale 20 vermenigvuldigers welke drijvende komma arithmetische bewerkingen uitvoeren,werken op breuken,kan afronding nauwkeurig worden volbracht in prac-tisch alle gevallen door het beschouwen van het uiteindelijke product op de vooraf bepaalde bitpositie en twee aangrenzende bitposities rechts daarvan.De afrond correctie logische schakelingen omvatten twee partieel pro-25 duetgeneratoren en zijn verbonden met sommige van de resterende partieel productgeneratoren en sommeernetwerken van de vermenigvuldigers in een configuratie welke een nauwkeurig afgerond uiteindelijk product verschaft met eenvoudige combinatorische logische elementen zonder de noodzaak voor het opwekken van de minst significante bits van het uiteindelijke 30 product welk dient te worden afgerond noch aan schakelingen voor de uitvoering daarvan.

Bij een voorkeursuitvoeringsvorm van de Uitvinding dienen n-1 minst significante bits van een uiteindelijk product afgerond te worden op het n-de minst significante bit in de gemodificeerde Booth’s algo-35 ritme vermenigvuldiger. Een dergelijke vermenigvuldiger omvat een eerste trap met een aantal partieel productgeneratoren, een tweede trap met een aantal sommeernetwerken inclusief een eerste sommeernetwerk en een tweede sommeernetwerk, een derde trap met een derde sommeernetwerk, en een vierde trap met een Vierde sommeernetwerk voor het uitvoeren van 40 een uiteindelijke product welk acht binaire .cljfers overschrijdt. De af- 7908032 <» _7_ 21003/JF/jl rond logische schakelingen in de vermenigvuldiger ronden af op het n-de minst significante binaire cijfer van het uiteindelijke product zonder dat de vermenigvuldiger het n-1-de minst significante binaire cijfers van het uiteindelijke 'prpduct behoeft op te wekken.

5 De voorkeursuitvoeringsvorm van de afrond correctie logische schakelingen omvatten in de eerste trap van de gemodificeerde' Booth's algoritme vermenigvuldiger een serie partieel productgeneratoren voor het opwekken van de volgende partiele producten van een binair vermenigvuldigtal X en een binaire vermenigvuldiger Y, waarbij de index volgend op X of Y bitposities daarvan aangeeft,waartij "n" de bitposities symboliseert van het gekozen minst significante bit van het afgeronde uiteindelijke product en waarin de letters "A", "B", "C“, "D" partiële producten symboliseren en waarbij de letter "S" een berekende sombit symboliseert.

15 De afrond logische schakelingen in de vermenigvuldiger omvat ten verder een eerste overdrachtssignaalgeneratortrap verbonden met de partieel productgeneratoren welke hierboven zijn beschreven voor het opwekken van een eerste overdrachtssignaal cjn-2^1 gedefinieerd in overeenstemming met de volgende formule: 20 c [n-1] 1 = B [n-2] +A [n-2] ). (A [n-2] +B [n-2] +A [n-2] ). (A [n-3}-B [n-3] +B [n-2j ) (1) en voor het toevoeren van het eerste overdrachtssignaal als een overdracht singan C M 1 aan het eerste sommeernetwerk van de vermenigvuldiger.

De vermenigvuldiger afrond logische schakelingen omvatten even-25 eens een tweede overdrachtssignaalgeneratortrap eveneens verbonden met de partieel productgeneratoren welke hierboven zijn beschreven voor het opwekken van een tweede overdrachtssignaal C [„-Ij 3 gedefinieerd in overeenstemming met de formule:

Cln-l]3=CCln-2]+D[n-2]+YIn-l]). CC[n-2]+C[n-3]+Y£n-l]}· 30 CC [n-2] +Cln-3] +D [n-2] ) · CC £n-3] +D[n-2] +Y [n-1] ) en voor het toevoeren van een tweede overdrachtssignaal C M 3 aan het tweede sommeernetwerk van de vermenigvuldiger.

De afrond logische schakelingen omvatten verder een derde over-drachtssignaalgeneratortrap verbonden met de partieel productgenerato-35 ren welke hierboven zijn beschreven voor het opwekken van een derde overdrachtssignaal C H 4 gedefinieerd in overeenstemming met de volgende formule: C[n-l]4=C[n-2]*p[n-2] *Y[n-l]'C[n-3] (3) (waarin Y M het zevende significante bit rechts van het afgeronde bit 40 van de vermenigvuldiger is).Deze generatortrap verschaft hét derde over- 7908032 - _8- 21003/JF/jl drachtssignaal C[n-l]4 aan het derde sorameernetwerk van de vermenigvuldiger .

De afrond logische schakelingen omvatten tenslotte een vierde overdrachtssignaalgeneratortrap welke eveneens een uiteindelijk afgerond 5 product minst significante bituitgang verschaft. De vierde overdrachts-signaalgeneratortrap is verbonden met de partieel productgeneratoren en met het derde sommeernetwerk en werkt voor het opwekken van een vierde overdrachtssignaal C(n-)1 welk als volgt is gedefinieerd: C(n)l=Wln-l] · (S [n-231+S In-2.3 2} (4) 10 en het minst significante bit (n) afgerond productuitgang Pn gedefinieerd als volgt :

Pn=W[n-l]© (S[n-231+S[n-2]2) (5) waarin W n-1 het minst significante bitoverdrachtssignaal van het derde sommeernetwerk is en 15 S [n-231=A [n-2] · [B [n-23 © (A[n-3J+B[n-3]} ]+A{n-2j* (6) [B[n-2] © (A[n-3]+B[n-3])3 en

Sin-2] 2=C (n-2) -ID (n-2) © ΥΓη-lJ © Cin-3J]+Cüi-21* (7) [DIn-2] © Y[n-1] ©C[n-3] 20 De vierde overdrachtssignaalgeneratortrap voorziet het vierde sommeernetwerk van het vierde overdrachtssignaal en verschaft eveneens het minst significante bit Pn van de afgeronde productuitgang aan de uitgang van de gemodificeerde Booth's algoritme vermenigvuldiger.

Andere doelen, voordelen en kenmerken van de uitvinding zullen 25 duidelijk worden aan de hand van de volgende gedetailleerde beschrijving van uitvoeringsvormen, gepresenteerd in samenhang met de bijbehorende tekening, waarin: fig. 1 een blokschema is van een gemodificeerde Booth's algoritme vermenigvuldiger met.afrond correctielogica in overeenstemming met de 30 principes van de uitvinding; fig. 2 een logisch schema is van een voorkeursimplementatié van de afrond correctielogica van de vermenigvuldiger getoond in fig. 1j en.

fig. 3 een algemeen gecombineerd logisch- en schakelschema is van een reeks partieel productgeneratoren aanwezig in de vermenigvuldi-35 ger, waarvan er verscheidene zijn verbonden met de afrondcorrectielogi-ca in overeenstemming met de principes van de uitvinding.

Een twaalf-bit (X11-X0) 'bij twaalf-bit (Y11-Y0) gemodificeerd Booth's algoritme digitale vermenigvuldiger 10 is getoond in fig. T. Bij voorkeur edoch niet noodzakelijk is de vermenigvuldiger geïmplementeerd 40 ais ,of als een gedeelte van ,een NMOS op grote schaal geïntegreerde scha- 7908032 -9- .· 21003/JF/jl . .

.keling. VMOS-technolbgie zoals beschreven in het Amerikaanse octrooi-schrift 3 924 265 is uitermate geschikt voor implementatie van een zeer snelle-digitale vermenigvuldiger als,of als een deel van,een monolitisch geïntegreerde schakeling.

5 De vermenigvuldiger tO omvat een vermenigvuldigtalbus 12 welke twaalf bits breed is (X11-X0) en een vermenigvuldigerbus 14 welke eveneens twaalf bits breed is (Y11-Y0). Een conventionele twaalf-bit bij twaalf-bit gemodificeerd Booth's algoritme vermenigvuldiger vereist schakelingen welke voldoende zijn voor het opwekken van een vierentwin-10 tig-bits uiteindelijk product. De vermenigvuldiger 10 getoond in fig. 1 wekt een uiteindelijk product van zestien bits op, waarbij het minst significante bit PO het negende minst significante bit van. een volledig vierentwintig-bits product is, waarbij de acht minst significante bits niet worden opgewekt in overeenstemming volgens de uitvinding.

15 De vermenigvuldigtalbus 12 en de vermenigvuldigerbus 14 ajn ver bonden met zes partieel productgeneratoren 16, 18, 20, 22, 24 en 26 in de eerste trap van de vermenigvuldiger 10 zoals getoond in fig. 1. Bits X0 tot en met X7 van de vermenigvuldigtalbus 12 en bits Y0 en Y1 van de vermenigvuldigerbus 14 worden dus toegevoerd aan de partieel productge-20 nerator 16. De partieel productgenerator 18 ontvangt van de vermenigvul-ditgalbus 12 bits X0 tot en met X9 en van de vermenigvuldigerbus 14 bits Y1, Y2 en_Y3. De partieel productgenerator 20 ontvangt alle twaalf bits van de vermenigvuldigtalbus 12 en bits Y3, Y4, Y5 van de vermenigvuldigerbus 14. De partieel product generatoren 22, 24, 26 ontvan-25 gen elk alle twaalf bits van de vermenigvuldigtalbus 12 en de generator 22 ontvangt bits Y5, Y6, en Y7 van de vermenigvuldigerbus, terwijl * de vermenigvuldiger 24 bits Y7, Y8, en Y9 van de vermenigvuldigerbus 14 ontvangt en de generator 26 ontvangt bits Y9, Y10, Y11 van de vermenigvuldigerbus 14. Elk van de zes partieel productgeneratoren 16, 18, 20, 30 22, 24, 26 omvatten afzonderlijke generatorelementen 100 welke elk een partieel product opwekken. De elementen 100 zijn replica van de schakeling getoond in fig. 3 en welke hierbeneden in samenhang daarmee worden beschreven.

In fig. 1 omvat een tweede trap van de gemodificeerde Booth's 35 algoritme vermenigvuldiger 10 drie sommeernetwerken 28, 30 en 32. Het sommeernetwerk 28 ontvangt zes bits van de partieel productgenerator 16 en acht bits van de partieel productgenerator 18. Het sommeernetwerk’ 30 ontvangt tien bits van de partieel productgenerator 20 en twaalf bits van de partieel productgenerator 22. Het sommeernetwerk 32 ontvangt elf 40 bits van de partieel productgenerator 24 en dertien bits van de parti- 7908032 - -10- 21003/JF/jl eel productgenerator 26. Een derde trap van de gemodificeerde Booth's algoritme vermenigvuldiger. 10 omvat twee sommeernetwerken 34 en 36· Het sommeernetwerk 34 ontvangt tien bits van het sommeernetwerk 28 en dertien bits van het sommeernetwerk 30. Het sommeernetwerk 36 ontvangt twee 5 bits van de partieel productgenerator 24 en dertien bits van het sommeernetwerk 32. Het sommeernetwerk 32 ontvangt één bit, Y9, van de vermenigvuldigerbus 14 en het sommeernetwerk 36 ontvangt één bit Y11 van de vermenigvuldigerbue 14.

Een vierde trap van de gemodificeerde Booth's algoritme vermenig-10 vuldiger 10 omvat een sommeernetwerk 38 welke veertien bits ontvangt van het sommeernetwerk 34 en het ontvangt eveneens Vijftien bits van het sommeernetwerk 36. Het sommeernetwerk 38 verschaft de uitgang 40 van de vermenigvuldiger 10 met vijftien parallelle bitposities welke rechtstreeks worden verschaft door een sommeernetwerk 39 en de minst' signi-15 ficante bitpositie PO welke wordt verschaft door de afrond correctie-logische schakelingen 42.

De correctie logische schakelingen 42 (getoond.in fig. 2) ronden af wat anders de acht minst significante bits zouden zijn van het vier-entwintig-bitproduct zodat de uitgang 40 van de vermenigvuldiger 10 zeS-20 tien bits is, in plaats van vierentwintig. Bij de voorkeursuitvoeringsvorm n=8 oftewel het minst significante afgeronde bit zal het negende minst significante bit zijn,waartij het volledige product dient op'gewekt te worden voor afronding.De afrond correctie logische schakelingen 42 zijn. verbonden met partieel productgeneratorelementen 100 binnen de^vermenig-25 vuldiger 10. De schakelingen 42 ontvangen zes ingangen A5, A6, B5, B6, C5, C6, D6 van de vermenigvuldiger 10 welke elk worden opgewekt door een partieel productgeneratorelement 100. Met n=8, komt A5 overeen met A(n-3] komt A6 overeen met A[n-2j, komt B5 overeen met B fn-3], komt C5 overeen met cjn-3], komt C6 overeen met C [n-2j en D6 met D [n-2j zoals gedefini-30 eerd in de hierboven gegeven vergelijkingen (1) tot en met (7).

De logische schakelingen 42 verschaffen vijf uitgangen C71 . (c[n-ljl van vergelijking (1)), C73(c[n-lj3 van vergelijking (2)), C74 (c[n-lj4 van vergelijking(3)),C8l(C jn] 1 van vergelijking (4)), P0(Pn van vergelijking (5))’, terwijl inwendig de logische schakelingen 42 twee tus-35 senwaarden S61 (S[n-2j 1 van vergelijking (6)) en S 62 (sjn-2]2 van vergelijking (7)).is.

Eén ingang Y7 (Y{n-lJ) naar de af rond correctie logische schakelingen 42 wordt rechtstreeks verschaft door vermenigvuldigerbus 14. Twee ingangen· A5 en A6 worden verschaft door de uitgang van de eerste parti-40 eel productgenerator 16. Twee uitgangen B5 en B6 worden verschaft door de 7908031 _11_ 21003/JF/jl % uitgang van de tweede partieel productgenerator 18. Twee ingangen C5 en C6 worden verschaft door de afrond correctie logische schakelingen 42 door de uitgang van de derde partieel productgenerator 20 en één ingang D6 wordt verschaft door de partieel productgenerator 22 aan de afrond 5 correctie logische schakelingen 42. Een overdrachtssignaal W7(w|ji-lJ), welk één van de uitgangen is van het sommeernetwerk 34 in de derde trap van de vermenigvuldiger 10 wordt als ingang verschaft aan de afrond logische correctieschakelingen 42.

De vijf uitgangen van de afrond correctie logische schakeling 10 42 worden als volgt verbonden: de uitgang C71 wordt als een overdrachts-ingang toegevoerd aan het sommeernetwerk 78, de uitgang C73 wordt als overdrachtsingang toegevoerd aan het sommeernetwerk 30, de uitgang C74 wordt als een overdrachtsingang toegevoerd aan het sommeernetwerk 34 en de uitgang C81 wordt als een overdrachtssignaal toegevoerd aan het 15 laatste sommeernetwerk 38.

In fig. 2 wordt het C71-overdrachtssignaal opgewekt door vier NOF-poorten 44, 46, 48 en 50 welke als volgt zijn verbonden: de A6- en B6-lijnen verschaffen twee ingangen aan de NOF-poort 44, de lijnen A6, A5 en B5 zijn drie ingangen naar de NOF-poort 46 en de lijnen A5, B6 en· 20 B5 verschaffen drie ingangen aan de NOF-poort 48. De geïnverteerde uitgangen van de MOF-poorten 44, 46 en 48 worden als drie ingangen toegevoerd aan de NOF-poort 50. De uitgang van de poort 50 welke is geïnverteerd is het overdrachtssignaal C71 welk wordt toegevoerd aan het sora-meernetwerk 28 (zoals getoond in fig. 1 en zoals reeds eerder beschre-25 ven). De p'oorten 44, 46, 48 en 50 inplementeren in apparatuur de boole-aanse algebra vergelijking (1), waarin n = 8 en c|n-ljl is C72 zoals hierboven verklaard en besproken.

Vijf NOF-poorten 52, 54, 56 en 60 implementeren de n=8 -^logische vergelijking (2), welke hierboven is gegeven en verschaffen het 30 overdradhtssignaal C73 welk wordt toegevoerd aan een sommeernetwerk 30 van de tweede trap van de vermenigvuldiger 10. Lijnen C6, Dö en Y7 zijn ingangen naar poort 52» Lijnen Y6, C6 en C5 zijn ingangen naar de poort 54, lijnen C5, C6 en D6 zijn ingangen naar de poort 56 en lijnen Dö, C5 en Y7 zijn ingangen naar de poort 58. De poorten 52, 54, 56, 58 en 60 35 hebben hun geïnverteerde uitgangen verbonden met vier ingangen van de NOF-poort 60 waarvan de geïnverteerde uitgangen het overdrachtssignaal C73 verschaffen, welk wordt toegevoerd aan het sommeernetwerk 30 zoals getoond in fig. 1.

Het overdrachtssignaal 074 opgewekt door de logische vergelij-^0 king(3) welke hierboven is gegeven (n=8) wordt „opgewekt door vier lijnen 7908032 ' -12- 21003/JF/jl C6, D6, C5 en -Y7. Deze lijnen worden geïnverteerd door invertoren 62, 64, 66 en 68 en worden als ingangen toegevoerd aan een vier-ingang NOF-poort 70, waarvan de geïnverteerde uitgang het C74 overdrachtssignaal aan het sommeernetwerk 34 verschaft.

5 Het C81-overdrachtssignaal en de minst significante bituitgang PO gebruiken gemeenschappelijke logica voor het implementeren van de lo· -gische vergelijking (4), (5), (6) en (7) welke hierboven zijn gegeven (n=8) en die logica zal nu worden beschreven. Een lijn A6 is verbonden als enige ingang met NOF-poort 72 met een andere ingang van de uitgang 10 van een exclusieve NOF-poort 70,waarnaar één ingang lijn B6 is. De andere ingang naar de exclusieve NOF-poort 74 is de uitgang van een NOF-poort 76;met twee ingangen verbonden met de lijnen A5 en B5. De uitgang van een NOF-poort 76 wordt eveneens toegevoerd als enige ingang naar andere exclusieve NOF-poórten 78 waarvan de andere ingang wordt verschaft 15 door de lijn C6. De uitgang van de exclusieve NOF-poort 78 wordt toegevoerd als één ingang .aan een NOF-poort 80 welke de andere ingang heeft verbonden met lijn A6.

Een exclusieve ^F-poort 82 is voorzien van twee ingangen door lijnen Y7 en C5. De uitgang van de exclusieve NOF-poort 82 is als één ’ 20 ingang verbonden met een andere twee-ingangs exdlusieve NOF-poort 82 waarvan de andere ingang is verbonden met de lijn Dö.'De uitgang van de exclusieve NOF-poort 84 is verbonden met de NOF-poort 86 met een andere ingang verbonden aan de lijn C6. De uitgang van de exclusieve M0F-poort 82 is eveneens verbonden met de ingang van een twee-ingangs exclu-25 sieve NOF-poort 88 waarvan 'de andere ingang is verbonden aan de lijn D6. De uitgang van de exclusieve NOF-poort 88 is verbonden als een ingang aan NOF-poort 90 met een .andere ingang van de lijn C6.

De uitgangen van de NOF-poorten 72, 80, 86 en 90 worden als ingangen toegevoerd aan een vier-ingangs NOF-poort 92,welke een uitgang 30 (S61+S62 van de vergelijkingen (6) en (7) hierboven) verbonden als een ingang aan een NOF-poort 94. Een andere ingang aan de NOF-poort 94 is verschaft door de lijn W7 via een invertor 96. Een uitgang van de NOF-poort 94 verschaft het C81-overdrachtssignaal welk is verbonden met de vierde trap sommeernetwerk 36 van de vermenigvuldiger 10 zoals getoond 35 in fig. 1. De uitgang van een NOF-poort 92 is eveneens verbonden als één ingang met een exclusieve NOF-poort 98 waarvan de andere ingang rechtstreeks is verbonden met de W7-üjn. De uitgang van de exclusieve NOF-poort 98 verschaft het minst significante bitsignaal P0 aan de uitgang 40 van de vermenigvuldiger 10.

40 In fig. 3 is een algemeen geval van een partieèl productgenera- 7908032 * -13- 21003/JF/jl tor 100 weergegeven met MOS-poorten 102, 104 en 106 alsmede een logische exclusieve NOF-poort 108. De poorten 102 en 104 staan in serie met de MOS'V-poort 106 welke parallel loopt over de poort 104. De lijn 107 is gemeenschappelijk aan de poorten 102, 104 en 106 en verschaft één ingang 5 aan de poort 108. Een andere ingang naar de poort 108 komt van de C-lijn.

De poort 106 heeft zijn stuurelektrode verbonden met een lijn G. Zoals getoond in fig. 3 is het element 100 geschikt voor het verschaffen van alle partieel productgeneratoren 16, 18, 20, 22, 24 en 26 van de vermenigvuldiger 10.

10 Deze algemene partiele productgenerator heeft de poort 102 ver

bonden aan een vermenigvuldiger bitlijn (X), welke één van X11 tot en met X0 kan leiden. De poort 104 is verbonden met een vermenigvuldiger bitlijn (X1), welke één bitpositie rechts van de bitlijn X is verbonden met poort 102. De lijnen A en B zijn stuursignalen welke één van de bits 15 X of X1 multiplexen (kiezen); lijn A kiest het (X) bit totdat lijn B

het (X1) bit kiest. Wanneer geen van de A. - en B-lijnen vrijgemaakt zijn, dient lijn 107 laag gehouden te worden en om dit te bereiken wordt lijn G bekrachtigd.De lijn G is gelijk aan NIET-A of-B (A+B). De C-lijn is verbonden voor het klokken van de uitgang poort 108 en C komt overeen met 20 een vermenigvuldigtal (Y) bit.

Ofschoon de gemodificeerde Booth's algoritme vermenigvuldiger 10 getoond in fig'. 1 is weergegeven als toepasbaar op een twaalf-bit vermenigvuldigtal bij twaalf bit vermenigvuldiger configuratie dient begrepen te worden dat deze gelijk toepasbaar is op andere bitafmetingen van ver-25 menigvuldigtallen en vermenigvuldigers.

Aan gemiddelde vaklui op dit gebied van de techniek waarop de uitvinding betrekking heeft zullen zich- vele veranderingen in de constructie en zeer verschillende uitvoeringsvormen en toepassingen van de uitvinding zichzelf suggereren, zonder buiten de geest en de strekking 30 van de uitvinding te komen. De beschrijving hierin gegeven is zuiver illustratief en is niet bedoeld om op enigerlei wijze beperkend te zijn.

-CONCLUSIES- 7908032 .

Claims (2)

1. Binaire digitale vermenigvuldiger voor het implementeren van een gemodificeerd Bobth’s algoritme, omvattende een eerste trap met een 5 aantal partieel productgeneratoren, een tweede trap met een aantal sommeer-• netwerken inclusief een e.erste sommeernetwerk en een tweede sommeernetwerk, een derde trap met een derde sommeernetwerk en een vierde trap met een vierde sommeernetwerk,welke vermenigvuldiger een uiteindelijk product van een reeks binaire djfers opwekt,met het kenmerk,dat deze verder afrond lo-10 gische schakelingen omvat voor het afronden op een vooraf bepaald n-de bit welk'het iftinst significante binaire dgfer van het uiteindeUjk product is, zonder het opwekken van de minst significante binaire djfers rechts van het n-de bit van het uiteindehjke product,welke schakelingen in een eerste trap een aantal partieel-productgeneratoren omvat voor het opwekken van (de 15 volgende) partiële producten van een vermenigvuldigtal X en vermenigvuldiger Y omvattende een eerste minst significante bits vermenigvuldi-gergenerator A, een tweede volgende minst significante bitsvermenigvul-digergenerator B, een derde volgende minst significante bitsvermenigvuldiger C en een vierde volgende minst significante bitsvermenigvuldigerge-20 nerator D (waarbij de numerieke index welke een letter volgt de signi-ficantheid van de bitpositie daarvan vertegenwoordigd); welke schakelingen een eerste overdrachtssignaalgeneratortrap pmvatten,verbonden met de partieel productgeneratoren A en B voor het opwekken van een eerste overdrachtssignaal C [n-l} 1 gedefinieerd als gelijk zijnde aan 25 (B[n-2]+A [n-2j ) . (A [n-2] +B jn-3] ). (A [n-3j +B [n-3l +B [n-2j ) en welk het eerste overdrachtssignaal C [n-lj 1 aan het eerste sommeernetwerk verschaft, welke schakelingen een tweede overdrachtssignaalgene-ratortrap omvatten verbonden met de partieel productgeneratoren C en D voor het opwekken van een tweede overdrachtssignaal C £n-lj3 gedefi-30 nieerd als gelijk zijnde aan (C [n-2) +C [n-| +D |n-2] +Y jn-lj ). (C jn-2j + C (n-3j +Y [n-lj ). (C [n-2j +C [n-3l +D [n-2]). (C [n-3j| +D [n-2j +Y [η-1) ) en het toevoeren van het tweede overdrachtssignaal c[n-l]3 aan het tweede sommeernetwerk, welke schakelingen een derde overdrachtssignaalgenerator-35 trap omvatten verbonden met de partieel product-generatoren voor het opwekken van een derde overdrachtssignaal c|n-l]4 gedefinieerd als gelijk zijnde aan C [n-2]D fn-2] . Y [n-1] .C [n-3j waarin Y[η-1] een vermenigvuldigerbit is, twee bitposities rechts van de n-de bitpositie van de vermenigvuldiger en voor het toevoeren van het 7908032 -15- 21003/JF/jl derde overdrachtssignaal C M 4 aan het derde sommeernetwerk en welke schakelingen een vierde overdrachtssignaalgenerator omvatten alsmede een minst significant bit uiteindelijk afgerond productgeneratortrap verbonden met de partieel productgeneratoren* en met het derde sommeernet-5 werk voor het opwekken van een vierde overdrachtssignaal c[n]1 gedefinieerd als gelijk zijnde aan -W [η-ll .S [n-2] 1+S [n-2] 2) en een minst significant bit afrondproductuitgang Pn gedefinieerd als gelijk zijn aan 10 w[n-l] © (S [n-2] 1+S [n-2] 2) waarin W M het minst significante bit overdrachtssignaal is van het derde sommeernetwerk, s[n-2] 1 is gedefinieerd als gelijk zijnde aan A [n-2] . Jb [n-2] © (A[n-3j + B[n-3])] +A[n-2]. [b [n-2 ] Q (A[n-3] +B jn-3j) en s[n-2]2 is gedefinieerd als gelijk zijnde aan 15 C(n-2) . [ü[n-2] © ï[n-l]@ C [n-3] + C [n-2]. D [n-2] © Y [n-1] Q C [n-3]] en voor het toevoeren van het vierde overdrachtssignaal aan het vierde sommeernetwerk en het verschaffen van de minst significante bit afrondproductuitgang Pn aan de uitgang van de vermenigvuldiger.

2. Binaire digitale vermenigvuldiger voor het implementeren van 20 een gemodificeerd Booth's algoritme omvattende een eerste trap met een aantal partieel productgeneratoren, een tweede trap met een aantal sommeernetwerken inclusief een eerste sommeernetwerk en een tweede sommeernetwerk, een derde trap met een derde sommeernetwerk, een vierde trap met een vierde sommeernetwerk, welke vermenigvuldiger een uiteinde-25 lijk product opwekt welk groter is dan acht binaire cijfers,met het kenmerk, dat deze afrond+logische schakelingen omvat voor het afronden van het negende minst significante binaire cijfer van het. uiteindelijke product zonder het opwekken van de acht minst significante binaire cijfers van het uiteindelijke product, welke schakelingen in de eerste trap 30 partieel productgeneratoren omvatten voor het opwekken van partiële producten van een vermenigvuldigtal X en vermenigvuldiger Y (waarbij de index volgend op een letter de significantie aangeeft van de bitpositie daarvan),welke schakelingen een’ eerste overdrachtssignaalgeneratortrap omvatten, verbonden met de partieel productgeneratoren voor het opwek-35 ken van een eerste overdrachtssignaal C71 gedefinieerd als gelijk zijnde aan (B6+A6).(A6+B5+A5).(A5+B5+B6) en het toevoeren van het overdrachtssignaal C71 aan het eerste sommeernetwerk, welke schakelingen een tweede overdrachtssignaalgeneratortrap 40 omvatten verbonden met de partieel productgeneratoren voor het opwekken 7908032 - -16- ' 21003/JF/jl van een tweede overdrachtssignaal C73 gedefinieerd als gelijk zijnde aan (C6+D6+Y7).(C6+C5+Y7).(C5+D6+Y7).(C6+C5+D6) en het toevoeren van het tweede overdrachtssignaal C73 aan het tweede sommeernetwerk, welke schakelingen een tweede overdrachtssignaalgenera-5 tortrap omvatten verbonden met de partieel productgeneratoren voor het opwekken van een derde overdrachtssignaal C74 gedefinieerd als gelijk zijnde aan ' C6.D6.Y7.C5 (waarin Y7 het zevende minst significante bit van de vermenigvuldiger is) 10 en het toevoeren van het derde overdrachtssignaal C74 aan het derde sommeernetwerk, en welke schakelingen een vierde overdrachtssignaalgenera-tor en een minst significant bit uiteindelijk afgerond productgenerator-trap omvatten, verbonden met de partieel productgeneratoren en met het derde sommeernetwerk voor het opwekken van een vierde overdrachtssignaal 15 c81 gedefinieerd als gelijk zijnde aan W7-(S61+S62) en een minst significant bit afgerond product uitgang P0 gedefinieerd als gelijk zijnde aan W7 0(S61+S62) 20 waarin W7 het minst significante bitsoverdrachtssignaal is van een derde sommeernetwerk, S61 is gedefinieerd als gelijk zijnde aan A6 . [b6 Q (A5+B5)]+A6.[b6 0 (A5+B5)] en S62 is gedefinieerd als gelijk zijnde aan C6. [D6 0 Y7 0 C5j +C6. [d6 0 Y7 Q C5] > 25 en het toevoeren aan het vierde sommeernetwerk van het vierde overdrachtssignaal en het verschaffen van de minst significante bit afgeronde productuitgang P0 aan de uitgang van de vermenigvuldiger. Eindhoven, oktober 1979. 7908032