DE2659031A1

DE2659031A1 - Fehlerkorrektur- und -steuersystem

Info

Publication number: DE2659031A1
Application number: DE19762659031
Authority: DE
Inventors: Takashi Kanie; Jun Ichi Tanahashi
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1975-12-27
Filing date: 1976-12-27
Publication date: 1977-07-14
Also published as: US4107652A; DE2659031B2

Description

BLUMBACH -WESER BERGEN · KFJAMER ZWIRNER · HIRSCH ,_ ,.

2 6; b 9 Q 3 1

PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN

Postadresse München: Patentconsult 8 München 60 Radeckestraße 43 Telefon (089) 883603/833604 Telex 05-212313 Postadresse Wiesbaden: Patenlconsult 62 Wiesbaden Sonnenberger Straße 43 Telelon (06121)562943/561998 Telex 04-186237

PUJIOSU LIiVlIIED 76/8767

1015* Kamikodanaka,
Nakahara-ku,
Kawasaki-shi, Japan

Fehlerkorrektur- und-Steuersystem

Die vorliegende Erfindung bezieht sich auf ein Fehlerkorrekturund-Steuersystem gemäß Oberbegriff des Anspruchs 1.

Bei einem Datenübertragungssystem, wie einer Hauptspeichervorrichtung eines Datenverarbeitungssystems, ist bisher eine Methode unter Verwendung eines sogenannten SEC/DED-Hamming-Code gewählt worden, bei der eine automatische Korrektur von 1-Bit-Fehlern und eine Feststellung von 2-Bit-Fehlern durchgeführt wird. Mit der in jüngerer Zeit aufgetretenen Verbesserung des Integrationsgrades von Speicherelementen in Form von integrierten Schaltungen (IC) ist der Wunsch entstanden, einen Fehlerkorrektur-Code verfügbar zu machen, mit dem eine automatische Korrektur der Fehler von t Bits (t = 2) und die Feststellung der Fehler von (t+1) Bits möglich ist.

Als Fehlerkorrektur-Code der gewünschten Art ist ein sogenannter München: Kramer. Dr. Weser · Hirsch—Wiesbaden: Blumbach-Dr. Bergen · Zwirner

709&28/0872

I nachträglich _oeandert__

BCH-Code bekannt. Dieser Code und herkömmliche Codierungsmethoden sind ausführlich angegeben beispielsweise in Miyagawa et al, "Theory of Coding" veröffentlicht von SHOKODO.

Im allgemeinen werden bei einem Fehlerkorrektur-Steuersystem Codewörter dadurch erzeugt, daß Prüfbits zu Informationsbits auf der Basis der erwähnten Codelogik hinzugefügt werden, und unter Verwendung der Informationen werden Syndrome aus den Codewörtern erzeugt, die aus den Informationsbits und dem zu den Informationsbits hinzugefügten prüfbits bestehen. Aus diesen Syndromen ist sowohl die Anzahl der Fehler bekannt,falls welche vorliegen, als auch die Position der Fehlerbits. Prüfbits werden von den Informationsbits durch eine spezielle Logikschaltung ( d.h., eine Prüfbiterzeugungsschaltung) erzeugt, entsprechend der erwähnten Codelogik. Syndromsignale werden ebenfalls von den Informationsbits und den Prüfbits erzeugt, und zwar durch eine vorbestimmte Syndromerzeugungsschaltung.

Bei einem herkömmlichen Beispiel werden die Syndromsignale .durch die Logikschaltung decodiert, um das Vorhandensein oder NichtVorhandensein von Fehlern,die Anzahl der Fehler und die Position/der Fehlerbits zu bestimmen. Bei anderen Beispielen wird ein Schieberegister verwendet. Für den Fall, daß mehr als zwei Bits korregiert werden sollen, besteht jedoch der Nachteil, daß im Fall des ersteren Beispiels die Logikschaltungen überaus zahlreich und kompliziert werden, und daß im Fall der anderen Beispiele eine lange Zeit zur Verarbeitung erforderlich ist.

709820/0672

2GG9031 - j . '

Aufgabe der vorliegenden Erfindung ist es, ein Fehlerkorrektur-Steuersystem zur Überwindung dieser Nachteile verfügbar zu machen, deren Fehlerkorrekturschaltungen vereinfacht sind und deren Schaltungsoperationen für automatisch Fehlerkorrekturen schneller gemacht sind.

Die Lösung dieser Aufgabe ist im Anspruch angegeben. Erfindungsgemäße Ausgestaltungen und Weiterbildungen sind in den Unteransprüchen gekennzeichnet.

Beim erfindungsgemäßen Fehlerkorrektur-Steuersystem ist im Hinblick auf die Tatsache, daß die Syndrome und Fehlerbitpositionen durch die zuvor erwähnte Codetheorie vorausgesagt werden können, ein Speicher vorgesehen, der in Speicherplätzen, welche die Adressen der Syndrome sind, die Fehlerbitpositionsinformationen speichert, welche die Fehlerbitpositionen entsprechend den Syndromen anzeigt, um die Fehlerkorrekturschaltungen zu vereinfachen und die Schaltungsoperationen für automatische Fehlerkorrekturen zu beschleunigen.

Außerdem wird ein Fehlerkorrektur-Steuersystem verfügbar gemacht, bei dem im Hinblick auf die Tatsache, daß eine bestimmte Beziehung zwischen den Syndromen und der diesen Syndromen entsprechenden Fehlerbitpositionsinformation besteht, lediglich (t-l)-Fehlerbitpositionsinformation im Speicher gespeichert wird, und bei dem die Positionsinformation des restlichen Fehler-

von

bits bestimmt wird durch AusfUhren/Exklusiv-ODER-Operationen basierend auf den Syndromen und der aus dem Speicher ausgelesenen Fehlerbitpositioninformation, wodurch die erforderliche

- 4 709828/0672

2 G G 9 O 3 "I -jk. .
.6.

Kapazität des Speichers reduziert wird.

Ferner wird mit der Erfindung ein Fehlerkorrektursteuersystero verfügbar gemacht, bei dem die Fehler der im Speicher gespeicherten Fehlerbitpositionsinformation festgestellt v/erden können.

Im folgenden wird die Erfindung anhand von Ausführungsformen näher erläutert.In der zugehörigen Zeichnung zeigen:

Fig. 1 bis 4 Diagramme zur Erläuterung der Bildung einer Prüfmatrix zur automatischen Korrektur von t Bitfehlern und zur Feststellung von (t+l) Bitfehlern;

Fig. 5 ein Diagramm zur Erläuterung einer Ausfuhrungsform der Verarbeitung zum Erhalt von erfindungsgemäßen Syndromen;

Fig. β ein Diagramm zur Erläuterung der Beziehung zwischen

Adressen und Inhalten,die in dem erfindungsgemäß verwendeten Speicher gespeichert sind;

Fig. 7 bis 9 Schaltbilder zur Erläuterung von Ausführungsformen erfindungsgemäßer Aufbauten;

Fig. 10 Decodierschaltungen 8-0, 8-1 der Fig. 7; Fig. 11 den Inhalt des Speichers in Fig. 8; und Fig. 12 Decodierunssschal'cun^en ft_o, R-I der-Fi.^. P.

Ein BCH-Code zur Korrektur von 2-Bit-Zufallsfehlern, der eine Codewortlänge von 15 Bits und eine Informationsbitzahl k von 7 aufweist, wird nun als Beispiel beschrieben. Der Polynomausdruck zur Erzeugung dieses Codes wird durch folgende

- 5 709828/0672

2GG9031 χ Π.;-·

Gleichung mit Wurzeln oL und <Λ. der Galois-Funktion GF

(2²¹) dargestellt:

G(x) = (x^-■+ χ + 1) (x* + x⁵ + x² + χ + 1)

Die Prüfmatrix H dieses Code zeigt Fig. 1.

Wenn Codewörtern mit Fehlern im Bit i und im Bit j auf die genannte Prüfmatrix H gegeben werden, ist, wenn das von der oberen Hälfte der Prüf matrix H gemäß Fig. 1 berechnete Syndrorn als S, und das von der unteren Hälfte berechnete Syndrom als Sp bezeichnet werden, das gesamte Syndrom (_S=[ ¹J) gegeben

. 2*

wie folgt:

β, -■

Diese Formel (A) kann folgendermassen angeordnet werden:

(B) . ^Sl

Demzufolge sind die Positionen der 2-Bitfehler durch Lösen des folgenden Polynomausdrucks gegeben.

f (x) = x² + S₁X + (S₁ + g^-) = 0 (C)

709828/0672 . 6 -

Wenn ein Fehler nur in einer Position auftritt, ist, da die Beziehung von Sp=(S₁ γ besteht, die Fehlerbitposition durch Lösen der folgenden Formal gegeben:

f (x) = + S₁ =0

Es sind bisher Schieberegister und Decodierer von Logikschaltungen zur Bestimmung der Fehlerbitpositionen entsprechend den genannten Verfahren benutzt worden, und deshalb ist die Verarbeitungsstruktur kompliziert. Wenn man eine Paritatsprüfzeile zum Prüfen der gesamten Bits zu der in Fig. 1 gezeigten Prüfmatrix H hinzufügt, ist es bekanntlich möglich, 3-Bitfehler festzustellen. Die entsprechende Prüfmatrix ist in Fig. 2 gezeigt. Wenn die Prüfmatrix gemäß Fig. 2 verwendet wird, wird das Feststellen von Fehlerbedingungen folgendermaßen durchgeführt.

Wenn auf die in Fig. 2 gezeigte Prüfmatrix IH Codewörter gegeben werden und wenn das von der ersten Querζeile berechnete Syndrom mit S_Q, das von der zweiten Querzeile berechnete Syndrom mit S₁ und das von der dritten Querzeile berechnete Syndrom mit Spbezeichnet wird, ergeben sich folgende Beziehungen:

(a) Wenn kein Fehler vorliegt:

S₀ = S₁ = S₂ = ο

(b) Im Fall eines 1-Bit-Fehlers:

(i) S₀ - 1, S₁ -S₂ - 2

(ii) S₀ = 1, (S₁)⁵ -S₂

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-, 26G-9031

(c) Im Fall eines 2-Bit-Fehlers:

(i) S₀ = O, (S

(ii) S₀ = 0, (S

(d) Im Fall eines J-Bit-Fehlers:

S— 1 fQ \2 4. Q _Λ = 1, ^b₁ ) t^bo

Bei Verwendung der vorstehenden Beziehungen werden 1-Bit-Fehler und 2-Bit-Fehler automatisch korregiert und 5-Bit-Fehler festgestellt.

Fig. 3 zeigt eine Prüfmatrix H in der ^l anhand des Vektors des Binärwerts von 4 Bits ausgedrückt wird und in der Parität sprüf zeichen der ersten Querzeile so angeordnet sind, daß jede Reihe eine ungerade Anzahl von "1" annimmt. Wenn die Matrix gemäß Fig. 2 verwendet wird, werden die gleichen Beziehungen (a) und (d),. wie sie "im Zusammenhang mit Fig. 2 erläutert worden sind, hinsichtlich der Syndrome S₁ und Sp aufgestellt. Es kommt jedoch ein Unterschied bezüglich des Syndrotns S₀ zustande: Im Fall der Verwendung der Prüf matrix gemäß Fig. 3 ist das, was mit der Tatsache gemeint ist, daß S_Q eine logische ⁿl^M ist, und das, was mit der Tatsache gemeint ist, daß S₀ eine logische "0" ist, von dem in demjenigen Fall verschieden, in welchem die Prüfmatrix gemäß Fig. 2 verwendet wird. Die Bedingung, daß das Syndrom S_Q eine logische ⁿ0^w ist, ist nämlich, daß, wenn eine gerade Anzahl von neun Ziffern das Syndrom S bilden, der Logikwert "1" ist, und die Bedingung dafür, daß das Syndrom S_Q eine logische "l^w ist,, ist, daß, wenn eine ungerade Anzahl von neun Ziffern das

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-fr.. 265903)

Syndrom S bildet, der Logikwert "1" ist.

Die Prüfmatrix H gemäß Fig. 3 kann so, wie sie ist, in dem erfindxingsgemäßen Fehlerkorrektur-und-Steuersystem gemäß Fig. 4 verwendet werden. Generell werden die Korrektur und die Feststellung von Fehlern der Codewörter durchgeführt, injiem Ziffern in Positionen, in denen der Wert "1^M erscheint, aus Ziffern herausgenommen werden, die Codewörter bezüglich einer jeden Zeile der Matrix H bilden, die Paritäten dieser Ziffern geprüft und die Syndrombits bezüglich jeder Zeile erzeugt werden. Demgemäß werden für den Fall einer Matrix, in der viele Positionen einer jeden Zeile den Wert "1" annehmen, wie bei der Prüfmatrix H gemäß Fig. 3 oder Fig. 4, die Verarbeitung zur Erzeugung der Syndrome und die Schaltung für diese Verarbeitung kompliziert.

Deshalb wird erfindungsgemäß vorteilhafterweise eine Prüfmatrix H gemäß Fig. 5 verwendet. Die in Fig. 5 gezeigte Matrix H wird dadurch gebildet, daß eine Modulo-2-Addition in jeder Zeile und ein Austausch der Zeilen in der Matrix gemäß Fig. 3 oder Fig. 4 durchgeführt wird, so daß die Matrix in eine linke Einheitsmatrix und eine rechte Prüfmatrix unterteilt werden kann.

Bei der vorliegenden Erfindung wird zur Durchführung der Verarbeitung zur Bestimmung von Fehlerbitpositionen ein Speicher verwendet, so daß die Verarbeitung mit einem einfachen Aufbau durchgeführt werden kann, sei es nun, daß die in Fig. j5

' - 9 -7Ö9828/0672 ■ " ·

oder in Fig. 4 gezeigte Prüfmatrix H verwendet wird oder die Prüfmatrix H gemäß Fig. 5.

Wenn in Fig. 5 das Syndrom S durch Anwenden der Prüfmatrix H auf da^s Codewort erhalten wird, wird die in Fig. 5 gezeigte Verarbeitung durchgeführt. In Fig. 4 bezeichnet H eine Kontrollmatrix und W ein Codewort, das aus einem Paritätszeichen P, Prüfcodes Cq bis C₇ und Daten Dq bis Dg besteht.

Nach der vorliegenden Erfindung ist ein Speicher so angeordnet, daß Fehlerbitpositionsinformation, die durch ein bestimmtes Syndrom S bezeichnete Fehlerbitpositionen zeigt, in Adressenpositionen gespeichert wird, die durch das Syndrom S gegeben sind. Wenn ein bestimmtes Syndrom S durch die in Fig. 5 gezeigte Verarbeitung gegeben 1st, wird Zugriff zum Speicher genommen und es werden Fehlerbitpositionen durch die gespeicherten Inhalte des Speichers bestimmt.

Fig. 6 zeigt den Aufbau des erfindungsgemäß zur Speicherung von Information über Fehlerbitpositionen verwendeten Speichers. Es können im voraus Muster des Syndroms S berechnet werden, wenn das Codewort W und die Matrix IH verarbeitet werden. Das heißt, es kann berechnet werden, welches Muster das Syndrom S annimmt, entsprechend der zuvor erwähnten Codetheorie, wenn ein Fehler in irgend einem Bit im Codewort W vorhanden ist, wenn zwei Fehler auftreten oder wenn in drei oder mehr Bits Fehler vorhanden sind. Basierend auf den Ergebnissen einer solchen Berechnung wird im Speicher Information gespeichert,

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welche die Fehlerbitposition entsprechend einem bestimmten Syndrom S angibt.

Genauer ausgedrückt: Wenn bei der in Fig. 6 gezeigten Ausführungsform Syndrome Sg bis S₁ gegeben sind durch COOOOOOOO 3_t wird Information C°0000000] , die das Nichtvorhandensein eines Fehlerbits anzeigt, unter der Adresse [ 00000000"] des Speichers gespeichert, und wenn Syndrome So bis s, durch (OOOOOOOI3 gegeben sind, wird Information £10000000.1 , welche das Vorhandensein eines Fehlers bei Bit C_Q anzeigt^unter der Adresse [OOOOOOOIÜ des Speichers gespeichert. Gleichermaßen werden, wenn Syndrome So bis s^ gegeben sind durch

[0000001Ϊ} , Information Cl00001003 * die das Vorhandensein von Fehlern bei den Bits C_Q und C, anzeigt, unter der Adresse ΓΟΟΟΟΟΟΙ13 des Speichers gespeichert, und wenn das Muster der Syndrome Sg bis s, eines ist, das im Fall von 1-Bit-Fehlern oder 2-Bit-Fehlern nicht erzeugt werden kann, beispielsweise tmilllOJ oder tlllllllf], wird Information £00000000], die das Unvermögen zur Bestimmung der Fehlerbitpositionen anzeigt, unter der entsprechenden Adresse des Speichers gespeichert.

Der in Fig. 6 gezeigte Speicher ist so angeordnet, daß das Verarbeiten entsprechend Syndrom s_Q gesondert durchgeführt wird, um die Speicherkapazität des Speichers zu reduzieren, wie nachfolgend ausführlich im Zusammenhang mit Fig. 7 beschrieben ist. Ferner sind die Speicher-Inhalte des Speichers in einen Teil A und einen Teil B unterteilt, so daß beim

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I KAc::_ - iv\

«. "26590Tf

Auftreten eines Fehlers in nur einem Bit die Fehlerbitposition durch vier Bits des Teils A ausgedrückt wird, und wenn ein Fehler in 2 Bits vorliegt, wird eine Fehlerbitposition durch vier Bits des Teils A und die andere Fehlerbitposition durch vier Bits des Teils B ausgedrückt. Wenn kein Fehler vorhanden ist, oder wenn Fehler bei drei oder mehr Bits vorliegen, wird der Inhalt eines jeden der Teile A und B auf Null eingestellt.

Unter der Annahme, daß das Muster £000000113 für Sg bis S₁ des Syndroms S durch Ausführen der Operation gemäß Fig. 5 gegeben is.t, wird Zugriff zur Adressenposition [OOOOOOll] im Speicher genommen und der gespeicherte Inhalt [10000100] ausgelesen. Durch den Inhaltsteil £1000J des Teils A des gespeicherten Inhalts wird die Position des ersten Fehlerbits C_Q extrahiert und durch den Inhaltsteil COlOOj des Teils B wird die Position des zweiten Fehlerbits C, extrahiert.

Wie .zuvor anhand der Fig. 6 ausgeführt worden ist, zeigt Fig. 7 ein Beispiel eines Aufbaus zur Durchführung einer automatischen Korrektur und Feststellung von Fehlern dadurch, daß Zugriff zum Speicher auf der Grundlage des erhaltenen Syndroms S genommen wird und somit Fehlerbitpositionen bestimmt werden.

In Fig. 7 bedeutet Bezugsziffer 1 eine Syndromgeneratorvorrichtung, 2 einen Festwertspeicher, in dem Information über Fehlerbitpositionen gespeichert ist, J einen Adressendecodierer

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265903

zum Decodieren der Inhalte von Sg bis S₁ des durch die Syndromgeneratoreinrichtung 1 erzeugten Syndroms S und k einen Paritätsgenerator zur Erzeugung einer logischen "1" unter Verwendung der Syndrome Sg bis S₁ und s_Q, wenn Fehler bei einer ungeraden Anzahl von Bits vorhanden sind; 5 bedeutet eine ODER-Schaltung zur Erzeugung einer logischen "0", wenn jeder Wert Sg bis s. des Syndroms S einen Logikwert "θ" aufweist, 6 eine NOR-Schaltung zur Erzeugung einer logischen "l", wenn jeder der aus dem Speicher 2 ausgelesenen Inhalte des Teils A einen Logikwert "0" hat, 7 eine NOR-Schaltung zur Erzeugung einer logischen ⁿlⁿ, wenn jeder der Inhalte des aus dem Speicher 2 ausgelesenen Teils B einen Logikwert "0"hat, und 8-0 und 8-1 Decodierer zum Decodieren der Inhalte der Teile A bzw. B. Ferner kennzeichnen Bezugsziffern 9 bis 18 UND-Schaltungen, 19 bis 24 ODER-Schaltungen, 25 eine NOR-Schaltung, 26 eine NICHT-Schaltung und 27 bis 52 Exklusiv-ODER-Schaltungen. Fig. 10 zeigt Decodierschaltungen 8-0 und 8-1 der Fig. 7.

(I) Es wird nun als Beispiel der Fall erläutert, in dem ein Fehler unter den Eingangswortcodes P_Q, C_Q, ... Dg nur bei Bit C, auftritt. In diesem Fall führt der Syndromgenerator 1 die in Fig. 5 gezeigte Verarbeitung durch, um das folgende Syndrom S zu erzeugen.

S = (sg, s,,, S₁, S₀) = (000000100)

Somit sind Sg bis S₁ als Adresseninformation für den Speicher

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gegeben, und aus den entsprechenden Adressenpositionen des Speichers wird die Information COl000000] ausgelesen, wie in Fig. 6 gezeigt ist. Der Inhalt [01003 des Teils A wird in den Codierer 8-0 gegeben und der Inhalt CÖOOOj des Teils B wird in den Codierer 8-1 gegeben. Als Ergebnis erscheint an einem Anschluß F2l des Decodierers 8-0 ein Logikwert "l", und jeder der Anschlüsse ClJ und C153 des Decodierers 8-1 erzeugt eine logische "1". Da die NOR-Schaltung 25 eine logische ^ttl" erzeugt, wie nachfolgend beschrieben ist, wird an diesem Punkt einem der Eingänge der Exklusiv-ODER-Schaltung 29 über die ODER-Schaltung 22 und die UND-Schaltung 16 eine logische "l" zugeführt, wodurch der Inhalt des Bits C₁ unter den Eingangscodewörtern umgekehrt wird, und IP, Cq, C^, ... Dg^-J wird ausgegeben als P', Cl... Dg . Das heißt, der 1-Bit-Fehler ist korregiert.

(II) Es wird nun der Fall erläutert, in dem ein Fehler nur beim Paritätsbit P unter den Eingangscodewörtern verursacht worden ist. In diesem Fall hat lediglich das Syndrom s_Q einen Logikwert "0". Demgemäß weist der Paritätsgenerator 4 einen Logikwert "I" auf und die ODER-Schaltung 5 besitzt einen Logikwert ^M0ⁿ, mit dem Ergebnis, daß jede der NOR-Schaltungen 6 und 7 einen Logikwert ⁿlⁿ aufweist. Deshalb gibt die UND-Schaltung ljj eine logische ⁿlⁿaus, und über die ODER-Schaltung 20 , die UND-Schaltung 14 und die Exklusiv-Oder-Schaltung 27 wird lediglich das Paritätsbit P unter den Eingangscodewörtern umgekehrt, und es wird [P, Cq, C., ... Dgüausgegeben.

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(III) Es wird nun der Fall erläutert, in dem Fehler beim Paritätsbit P und beim Bit CL unter den Eingangscodewörtern verursacht worden sind. In diesem Fall wird folgendes Syndrom S erhalten.

S = (sg, s„, S₁, S₀) = (000000101)

In diesem Fall wird die Korrektur des Fehlers beim Bit C, in derselben Weise durchgeführt, wie sie zuvor im Zusammenhang 'mit dem Fall (I) beschrieben worden ist. Ferner erzeugt in diesem Fall der Paritätsgenerator 4 eine logische "θ", die ODER-Schaltung 5 gibt eine logische "l" aus, die NOR-Schaltung 6 gibt eine logische "θ" aus und die NOR-Schaltung 7 erzeugt eine logische "1".

Als Ergebnis wird über die UND-Schaltung 12, die ODER-Schaltung 20, die UND-Schaltung 14 und die Exklusiv-ODER-Schaltung 27das Eingangsparitätsbit P umgekehrt und es wird Cp, Co, Tf₁, ... Dg 3 ausgegeben. Überdies wird das Auftreten von 2-Bit-Fehlern über die ODER-Schaltung I9 angezeigt.

(IV) Es wird nun der Fall erläutert, in dem Fehler bei den Bits C₀ und C₁ unter den Eingangscodewörtern verursacht worden sind. In diesem Fall erhält man folgendes Syndrom S.

S = (sg, s„, S₁, S₀) = (000000110)

Wie aus Fig. 6 entnehmbar ist, wird der Inhalt £1000} des Teils A und der Inhalt C010OJ des Teils B aus dem Speicher 2

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ausgelesen. Dementsprechend wird am Anschluß LlJ des Decodier ers 8-0 eine logische "l" und am Anschluß Q? J des Oecodierers 8-1 eine logische " 1 " erzeugt.

Aufgrund des Vorhandenseins von 2-Bitfehlern gibt der Paritätsgenerator 4 an diesem Punkt eine logische ¹¹O" aus, die ODER-Schaltung 5 gibt eine logische "1" aus und jede der NOR-Schaltungen 6 und 7 gibt eine logische "0^M ab. Als Ergebnis wird die UND-Schaltung 11 eingeschaltet, um das Vorhandensein eines 2-Bit-Fehlers anzuzeigen. Da die NOR-Schaltung 25 zu diesem Zeitpunkt eine logische "1" erzeugt, werden durch die Exklusiv-ODER-Schaltungen 28 und 29 die Bits Cq und C₁ unter den Eingangscodewörtern umgekehrt und wird Ο?* C_Q, C₁, ... Dgl ausgegeben.

(V) Es wird nun der Fall erläutert, in dem Fehler beim Paritätsbit P, beim Bit C_Q und beim Bit C₁ unter den Eingangscodewörtern verursacht worden sind. In diesem Fall erhält man folgendes Syndrom .

S = (sq, s„, S₁, S₀) = (000000111)

Bezüglich der Bits C und C₁ wird die Korrekturverarbeitung wie im zuvor erläuterten Fall (IV) begonnen und sowohl am Anschluß Cl4 des Dekodierers 8-0 als auch am Anschluß £12 j des Decodierers 8-1 wird eine logische "1"erzeugt. Da der Paritätsgenerator k eine logische "1" erzeugt, erzeugt die ODER-Schaltung 5 zu diesem Zeitpunkt jedoch eine logische "1" und jede der NOR-Schaltungen 6 und 7

709828/0672 - ^1β "

erzeugt eine logische ¹¹O". Die UND-Schaltun? 10 wird eingeschaltet, die NOR-Schaltung 25 erzeugt eine logische "θ", und die NICHT-Schaltun- 26 gibt eine logische "l" ab,mit dem Ergebnis, daß eine Anzeige " nichtkorregierbare Fehler" gegeben wird. Da zu diesem Zeitpunkt die NOR-Schaltung 25 eine logi sehe ¹¹O" abgibt, wird jede der UND-Schaltungen 14 und 18 ausgeschaltet und die Exklusiv-ODER-Schaltungen 27 bis ^l lassen die Eingangscodewörter so passieren, wie sie sind. Demzufolge wird eine unerwünschte Korrektur überhaupt nicht durchgeführt.

(Vl) Es wird nun der Fall erläutert, in dem Fehler bei drei Bits C₀, C, und Cp unter den Eingangscodewörtern verursacht worden sind. In diesem Fall erhält man folgendes Syndrom S.

S = (sg, s„, S₁, S₀) = (OOOOOlllO)

Da dieses Syndrom-Muster ein solches ist, das man nicht erhält, wenn 1-Bit-Fehler oder 2-Bit-Fehler auftreten, ist jeder der-Inhalte der aus dem Speicher 2 ausgelesenen Teile A und B [OOOO] und deshalb erzeugt keiner der Anschlüsse [ l] bis [15] der Decodierer S-O oder 8-1 eine logische "1".

Der Paritätsgenerator 4 erzeugt eine logische "θ", die ODER-Schaltung 5 erzeugt eine logische 1, und jede der NOR-Schaltungen 6 und 7 gibt eine logische "l" ab. Als Ergebnis wird die UND-Schaltung 10 eingeschaltet und eine Anzeige "unkorregierbare Fehler" über die NICHT-Schaltung 26 ausgegeben.

- I? 709828/0672

Der Grund dafür, daß der Paritätsgenerator 4, die ODER-Schaltung 5# die NOR-Schaltungen 6 und 7 und die UND-Schaltungen bis 15 in der in Fig. I7 gezeigten Ausführungsform vorgesehen sind, ist der, daß die notwendige Speicherkapazität des Speichers 2 dadurch auf die Hälfte reduziert wird, daß s_Q des. erhaltenen Syndroms S gesondert behandelt wird. Genauer ausgedrückt: wenn alle Kombinationen der zu erzeugenden Syndrome Sg bis Sq in Betracht gezogen werden, ist es erforderlich, 2° Adressen im Speicher vorzusehen. Wenn dagegen s_Q , das sich auf das Paritätsbit bezieht,gemäß Fig. 7 gesondert

behandelt wird, reichen für den Speicher 2 2 Adressen aus. Das heißt_;die Kapazität des Speicherst kann auf die Hälfte reduziert werden. Diese Reduzierung kann erreicht werden, indem lediglieh der Paritätsgenerator 4 und dergleichen vorgesehen wird. Demgemäß kann der Hardware-Aufbau beträchtlich vereinfacht werden.

Der Ausführun-3sform gemäß Fig. 7 kann man folgendes entnehmen: Wenn der Festwertspeicheriverwendet wird,ergibt sich der Vorteil, daß die Verarbeitung zur Bestimmung der Fehjlerbits beträchtlich vereinfacht werden kann. Wenn jedoch ein Codewort übermäßig lang wird und die Prüfbits zunehmen, tritt ein anderer Nachteil auf, nämlich der, daß die Speicherkapazität des Festwertspeichers 1 stärk erhöht werden muß.

Fig. 8 zeigt eine erfindungsgemäße Aus führungsform, mit der

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dieser andere Nachteil überwunden wird. In Fig. 8 entsprechen die Bezugsziffern jenen in Fig. 7. 87 bis 90 sind Extrahiervorrichtungen, die mit Exklusiv-Oder-Schaltungen aufgebaut sind, und 4a und 4B sind Fehlerbit-Positionsinformationsregister.

In Fig. 8 ist der Speicher 2 so aufgebaut, daß er eine Kapazität aufweist, die zum Speichern lediglich der Information einer Fehlerbit-Position ausreicht, und die restliche eine Fehlerbit-Position wird durch Fehlerbit-Position-Informationsextrahiervorrichtungen 87 bis 90 extrahiert.

Wenn in Fig. 4 Codewörter W (P C_Q C, .... Dg) gegeben sind, führt der Syndromgenerator 6 die Verarbeitung gemäß Darstellung in Fig. 1 durch, um das Syndrom S (s_Q, S₁, ... Sg) zu erzeugen.

Im BCH-Code, wie er in der H-Matrix der Fig. 2 gezeigt ist, ist der Wert von O< in der zweiten Reihe in der Reihenfolge der Potenz angeordnet und außerdem erscheint jeder Wert nur einmal. Deshalb ist es möglich, in der H-Matrix der Fig. 3 und 4 die Fehlerbit-Position im Codewort anzuzeigen durch Verwendung eines 4-Bit-Vektoranzeigeteils, der dem Teil der zweiten Reihe in Fig. 2 entspricht. Wenn die Fehlerbit-Position durch eine solche Methode angezeigt wird, und wenn das Syndrom S und die durch das Syndrom S angezeigte Fehlerbit-Position geprüft werden, sieht man, daß die folgenden Beziehungen zwischen ihnen bestehen. Wenn nämlich die erste Fehlerbitinformation, die durch das Syndrom S ( « s_Q, S₁, ...Sg)

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geben ist, als ä± bis d_2| und die zweite Fehlerbit-Informatiori als d-[ bis d^ bezeichnet ist,^u5berm 2-Bit-FehIer unter diesen auftreten, ergeben sich folgende Beziehungen.

s, = d,

5₃ = d₃©d₃

5₄ = d₄ © d₄

Wenn das Syndrom S ( = s_Q, s^,' ... Sg) und die erste Fehlerbit. Information d^ bis d^ gegeben, sind, kann die zweite Fehlerbit-Information aj bis di von folgenden Beziehungen erhalten wer

© ^d

Fig. 11 zeigt den Inhalt des in Fig. 8 verwendeten Speichers.

Es versteht sich, daß in Fig. 4 die Syndrome Sg S₁ =

000....Ol zur Zeit von zwei Bitfehlern des Bits CV und des Bits Dp erzeugt werden. In der Adressenposition 0000....01 des Speichers ist (X = 0110 gespeichert, welches das C_r-Bit zeigt. Gleichermaßen ist in den Adressenpositionen von dem Bit Cg und dem Bit D, 000....010 <* ^ = 0011 gespeichert, was das Bit CV zeigt. Zudem ist in dem Speicher gemäß Fig.. 6 in den Adressenpositionen entsprechend den Syndromen

709828/0672 " ²⁰ "

"keine Fehler" und
gespeichert.

" Korrektur unmöglich" 0000

Erfindungsgemäß wird durch Verwendung der vorstehenden Beziehungen die zweite Fehlerbit-Positionsinformation d₁ bis Cl₁. durch die Fehlerbit-Positioninformationsextrahiervorrichtung 87 bis 90 erhalten, und zwar basierend auf der aus dem Speicher 1 ausgelesenen Positionsinformation für das erste Fehlerbit ύ\ bis dJ und den Syndromen S₁ bis s^.Mit anderen Worten, die Information des zweiten Fehlerbits wird im Register kB eingestellt. Die Inhalte der Register 4A und kB werden durch Decodierer 8-2 und 8-3 decodiert. Wenn beispielsweise decodiert worden ist, daß Fehler bei den Bits C₀ und C₁ unter den Codewörtern P, C₀ ... Dg vorhanden sind, werden Wörter (^{i^cq* ... C', ... D' ... Dg)als korregierte Codewörter (P, C ... C', ... D,, ... Dg) ausgegeben.

Wenn Fehler bei den Bits C^ und C₁ unter den Codewörtern W(P, C₀ ... Dg) vorhanden sind, wie zuvor erwähnt worden ist, wird vom Syndromgenerator 1 folgendes Syndrom S erzeugt.

1 0 .0 1 0 0

709828/0

- 21 τ

Ferner ist die aus dem Speicher 1 ausgelesene Positionsinformation für das erste Fehlerbit folgendermaßen.

	1 '
^d2	0
^d3	0
^d4	0

Somit ist bestätigt, daß die Beziehungen s_Q = O und gegeben sind und zwei Bitfehler vorhanden sind.

Die Informationsextrahiervorrichtungen 7 bis 10 führen fol gende Operationen durch.

^dl	V	Θ	^dl"
^d2	^S2		^d2
^d3	^S3		^d3
^d4	^S4

Als Ergebnis wird die folgende Positionsinformation für das zweite Fehlerbit erhalten und und im Register 4B eingestellt,

I -i ^di	l'	1	O"
^d2	1	O	1
^d3	O	O	0
<^	O	O	0

- 22 -

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Wenn Fehler bei den Bits C_Q und

vorhanden sind, wie zuvor erwähnt, ist die Positionsinformation für das zweite Fehlerbit dJ bis djl folgendermaßen.

I	—	0
^dl		1
^d2
1		0
^d3
I	0
^d4

Man sieht deshalb, daß der im Register 4B in Fig. 8 eingestellte Inhalt die Information für das zweite Fehlerbit korrekt anzeigt.

Wie aus der vorausgehenden Erläuterung ersichtlich ist, reicht der Speicher 1 zum Speichern von Informationen der Fehlerbit-Positionen in der Ausführungsform in Fig. 8 aus, wenn er eine Kapazität zum Speichern nur der Informationen von (t-1) Fehlerbit-Positionen aufweist, und man kann den Vorteil erzielen, daß die Kapazität des Speichers 1 auf die Hälfte reduziert wird, wenn beispielsweise eine Korrektur von 2-Bitfehlern und eine Feststellung von 3-Bitfehlern durchgeführt werden.

Wie aus den Ausführungsformen der Figuren 7 und 8 ersichtlich ist, kann, wenn der Festwertspeicher 2 verwendet ist, die Verarbeitung zum Bestimmen von Fehlerbits beträchtlich vereinfacht werden. Jedoch tritt ein anderer Nachteil auf. Wenn nämlich ein Problem beim Festwertspeicher 1 an sich besteht, wird wahrscheinlich ein Fehler in der ausgelesenen

709828/0672 "²³ "

. - agr - .

Fehlerbit-Positioninformation enthalten sein. 2659031

Pig J 9 zeigt den Aufbau einer erfindungsgemäßen Ausführungsform zur Überwindung des erwähnten weiteren Nachteils, bei der zum Festwertspeicher gemäß Fig. 7 und Fig. 8 eine Paritätsprüffunktion hinzugefügt ist. In Fig. 9 kennzeichnen die Bezugszeichen 1, A, B,2, 2, 4A und 4B dieselben Teile oder Einheiten wie in Fig. 7. Die Bezugsziffern 96 bis 102 kennzeichnen eine erfindungsgemäße Richtigkeitsprüfschaltung, die Exklusiv-ODER-Schaltungen 96 bis 101 und eine ODER-Schaltung 102 aufweist. Das Symbol Pout kennzeichnet ein Prüfsignal, das eine logische ^tt0" darstellt, wenn die Ausgangsfehlerbit-Positionsinformation keine Fehler enthält.

Bei der in Fig. 9 gezeigten Ausführungsform wird im Speicher 2 ein Paritätsbit P zum Teil A der Fehlerbitpositionsinformation und ein Paritätsbit P¹ zum Teil B der Fehlerbitpositionsinformation hinzugefügt, so daß, wenn ein Fehler von einem Bit in jedem Teil verursacht wird, der Fehler festgestellt wird. Wenn jedoch Fehler von 2 Bits in einem der beiden Teile oder in beiden Teilen verursacht werden, ist eine Feststellung der Fehler unmöglich.

Um das aufgeführte Feststellproblem zu lösen, wird bei der Ausführungsform nach Fig. 9 die Beziehung zwischen dem durch die Verarbeitung gemäß Fig. 4 erhaltenen Syndrom S und der durch das Syndrom S gekennzeichneten Fehlerbit-Position geprüft und zur Korrektur und Feststellung der Fehler verwendet. Genauer ausgedrückt; Wenn zwei Bit-Fehler vorliegen,

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I NACK^-

Genauer ausgedrückt Wenn 2-Bit-Fehler vorliegen, werden folgende Beziehungen zwischen den Ausgangssignalen des durch die Verarbeitung gemäß Fig. 4 erhaltenen Syndroms S (=s₀, S₁, Sn) und· der im Speicher 2 gespeicherten Fehlerbitinformation dj bis dj^ und d| bis d^ aufgestellt.

= d₃ 0 d'₃

^S4 ⁼

Ferner sind die folgenden Beziehungen zwischen den Paritätsbits P und P¹ und der Information d₁ bis d^ und dj bis d^! gegeben.

Wenn die folgenden Formeln im Hinblick auf die vorausgehenden Beziehungen berechnet werden, sieht man, daß jeder der Ausgänge Ps₁ bis P' einen Logikwert von ⁿOⁿ haben muß.

^ps₄ = S₄ φ d₄ (J) d₄

.Pp' = P¹ ec^tDd^Oc^Od

Wenn in irgendeinem der ausgelesenen Informationsinhalte

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von d, bis d_iL, P, d,¹ bis di! und P-¹, ein Fehler vorliegt, muß einer der Ausgänge Ps₁ bis Pp¹ einen Logikwert ⁿl·" haben. Demgemäß sind in Fig. 9 gezeigte Exklusiv-ODER-Schaltungen 6 bis 11 so angeordnet, daß eine logische ^ul" als das Ausgangssignal Pout ausgegeben wird, wenn die Ausgänge Ps₁ und Pp¹ geprüft sind und es sich herausgestellt hat, daß einer dieser Ausgänge einen Logikwert ⁿl" führt.

Fehler

Wenn beispielsweise/bei den Bits C_Q und C₁ unter den Codewörtern w in Fig. 5 vorliegen, wie zuvor beschrieben, erhält man durch die Verarbeitung gemäß Fig. 1 folgendes Syndrom.

1 1 0 0 1 0 0 1

Ferner haben die Teile A und B der Fehlerbit-positionsinformation folgende Inhalte.

- 26 -

709828/0 6

liG.l ₍

^dl	-	' 1
^d2	O
Λ.	O
^d4	O

bzw.

^dl	O

^d2	1
t
^d3	O
I
^d4	O

Aus obigen Resultaten erhält man die Beziehungen von S_Q = O und Sf 4= S-,, und das Vorliegen von 2-Bit-Pehlern ist festgestellt.

(I) Wenn die Inhalte von C₁ bis c ^,, P, c ^ bis c j! und P^f der aus dem Speicher Λ aufgelesenen Fehlerbitinformation richtig sind, ergibt sich folgende Beziehung.

V	®	\	-	t ^&1	I	1	1 1	0	=	0
^S2		^d2	Θ	^d2 I		1	0	1		0
^S3		^d3		^d3		0	1	0		0
/«J	^d4				0	1	0	0

Demgemäß wird als Ausgangssignal Pout eine logische ^tt0^tt ausgegeben.

(II) Wenn ein Fehler bei irgend einem beliebigen Bit der Inhalte der Teile A und B auftritt, erscheint eine logische "1" wenigstens am Ausgang Pp oder Pp¹, und als Ausgangssignal Pout wird eine logische ⁿlⁿ ausgegeben.

- 27-

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265'9Ö31,₄ Γ'?'*·!"! !. V :'V |d 1-

(III) Unter der Annahme, daß ein Fehler bei jedem der Bits dp und d, auftritt, werden die Inhalte von c, bis c ^, die als

^ -1

geändert in

^dl	1
^d2	O
d₃	O
^d4	O

	' 1
	1
^d3	1
^d4	O

bestimmt "sind, ·

In diesem Fall wird für das Paritätsbit P keine.Änderung bewirkt, und deshalb können obige Fehler -durch die Paritätsbits alleine nicht festgestellt werden.

Erfindungsgemäß ist Jedoch folgende Beziehung aufgestellt.

■fs.

1 1 0 0

1 1 1 0

1
0
0

1 1 0

Folglich führen die Ausgänge Ps₂, Ps, je einen Logikwert 1 , und als Ausgangssignal Pout wird eine logische ^ttlⁿ ausgegeben.

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28 -

• 3*.

Wie sich aus der Ausführungsform in Fig. 9 ergibt, kann, da bei der vorliegenden Erfindung der Speicher 1 verwendet wird, die Bestimmung von Fehlerbit-Positionen sehr einfach durchgeführt werden, und das Auftreten eines Fehlers in der Fehlerbit-Positionsinformation aufgrund eines Problems im Speicher 1 kann für sich geprüft werden.

Vorausgehend ist eine Ausführungsform zur automatischen Korrektur von 2-Bit-Fehlern und zur automatischen Feststellung von 3-Bit-Fehlern erläutert worden. Die vorliegende Erfindung ist jedoch generell auf eine automatische Korrektur von zufälligen t-Bit-Fehlern und eine automatische Feststellung von (t+l)-Bit-Fehlern anwendbar.

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3/J

Leerseite

Claims

BLUMBACH . WESER - BERGEN:;,KRäMER ZWIRNER - HIRSCH ' PATENTANWÄLTE IN MÖNCHEN UND WIESBADEN Postadresse München: Patentconsult 8 München 60 Radeckestraße Ί3 Telefon (089) 383603/883604 Telex 05-212313 Postadresse Wiesbaden: Patentconsult 62 Wiesbaden Sonnenberger Straße 43 Telefon (06121)562943/561998 Telex 04-186237 FUJIOSU LIMITED 76/8767 1015/ Kamikodanaka, Nakahara-ku, Kawasaki-shi, Japan Patentansprüche

1. Fehlerkorrektur-und-Steuersystem, bei dem ein Fehlerprüfbit zum Korregieren beliebiger t-Bit-Fehler (t=2) und zum

von
Feststellen /(t+1)-Bit-Fehlern zu Datenbits hinzugefügt und unter Benutzung der Datenbits auf der Grundlage der Daten und des Fehlerprüfbits t-Bit-Fehler automatisch korregierbar und (t+1)-Bit-Fehler gleichermaßen feststellbar sind, dadurch gekennzeichnet, daß eine Syndromgeneratorvorrichtung vorgesehen ist, sowie ein Speicher zum Speichern von Fehlerbit-Positionen in Adressenpositionen ₇ die je eindeutig Ausgangssignalen der Syndromgeneratorvorrichtung entsprechen, und daß die Korrektur und die Feststellung von Fehlern der Daten auf der Grundlage der Speicher gespeicherten Inhalte durchführbar sind.

- 2

München: Kramer. Dr. Weser · Hirsch — Wiesbaden: Blumbach · Dr. Bergen ■ Zwirner

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2. System nach Anspruch 1, dadurch gekennzeichnet, daß im Speicher (t-1) Fehlerbit-Positionen betreffende Information gespeichert ist, die Fehlerbit-Positionen entsprechend dem Ausgangssignal der Syndromgeneratorvorrichtung darstellt, und daß eine Fehlerbitpositionsinformation -Extrahiervorrichtung vorgesehen ist zum Lesen von Informationen der restlichen einen Fehlerbitposition auf der Grundlage der aus dem Speicher ausgelesenen Information für die (t-1) Fehlerbitpositionen, so daß die Fehlerbitkorrektur ausgeführt wird mittels aus dem Speicher ausgegebener Bitpositionsinformation und der von der Extrahiervorrichtung extrahierten Fehlerbitposition.

3. System nach Anspruch 1, dadurch gekennzeichn e t,daß eine Prüfschaltung vorgesehen ist zum Prüfen, ob eine vorbestimmte Beziehung zwischen einer aus dem Speicher ausgelesenen Fehlerbitpositionsinformation und dem von der Syndromgeneratorvorrichtung erzeugten Syndrom besteht oder nicht, und daß die Korrektheit der aus dem Speicher ausgelesenen Fehlerbitpositionsinformation bestimmt wird und Fehlerbits korrigiert werden.

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