DE2918692A1

DE2918692A1 - Digitalfilter

Info

Publication number: DE2918692A1
Application number: DE19792918692
Authority: DE
Inventors: Kenji Nakayama
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1978-05-10
Filing date: 1979-05-09
Publication date: 1979-11-22
Also published as: FR2425773B1; DE2918692C2; US4255794A; FR2425773A1

Description

NIPPON ELECTRIC CO., LTD., 33-1, Shiba Gochome, 2918692 Minato-ku, Tokyo, Japan

Digitalfilter

Gebiet der Erfindung

Die Erfindung betrifft ein Digitalfilter insbesondere zur Durchführung mathematischer Filter-Operationen unter Verwendung eines Festwertspeichers (ROM) und eines Schreib/ Lese-Speichers(rait direktem Zugriff)(RAM).

Die Funktion eines Digitalfilters besteht darin, digital ein binär kodiertes Abtastsignal zu verarbeiten, das durch Abtasten und Quantisieren eines Analogsignals erlangt ist, um dem Signal eine gewünschte Filtercharakteristik zu verleihen. Solche Digitalfilter werden weitverbreitet bei den verschiedensten Signalprozeßeinrichtungen einschließlich Modulation/Demodulation-Einrichtungen (MODEM) verwendet. Im allgemeinen wird das Digitalfilter von Digitalelementen gebildet, die in einen integrierten Schaltkreis als Schieberegister, Multiplizierer und Addierer eingesetzt werden können, und es hat eine bessere Frequenzcharakteristik als ein Analogfilter.

Weitere Vorteile bestehen darin, daß es in kleinen Abmessungen herstellbar una daß es wirtschaftlich ist. Allerdings ist bei dem Digitalfilter der Einsatz vieler Multiplizierer notwendig, so daß seine Kosten sehr beträchtlich sind.

Deshalb ist schon ein Digitalfilter bekannt geworden, das anstelle von Multiplizierern ein ROM benutzt (s. ÜS-PS 3 777 130, insbesondere Fig. 2). Wenn man dieses bekannte Digitalfilter bei einem automatischen Entzerrerkreis eines MODEM verwendet, wird die Größe des ROM zum Speichern eines Partialproduktes

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Si =

eines Filterkoeffizianten oCi und eines Signal-Teilausdruckes Zi , durch eine Eingang-Abstastung ernalten, erhöht; dieses ist unvorteilhaft.

Zusammenfassung der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, ein verbessertes Digitalfilter zu schaffen, das einfacher und kleiner ira Aufbau als herkömmliche, einen ROM verwendende Digitalfilter ist.

In Verfolgung dieser Aufgabe baut die Erfindung auf der Tatsache auf, daß bei Durchführung einer Filteroperation an einem Abtastwert Zi, durch aufeinanderfolgende (2N-1) Binärkodes ausgedrückt, der Ausgang-Abtastwert y(n) durch die Gleichung

y(n) = 7
i=o

ausgedrückt wird, wobei Ai verschiedene Bewertungsfaktoren oder Koeffizienten darstellt, die durch eine Impulsantwort oder eine Filterübertragungsfunktion erzielbar sind.

Durch Modifizieren der erwähnten Gleichung erhält man y(n) -

=o

k
wobei «tte Örö8« von Ai*X aij«2^Mo~^jM ,

aij ein durch Division von Ai durch k (positive ganze Zahl) erhaltener pitialkoeffizient,

_— r _

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Zi ein Produkt des Vorzeichens von Ai und Zx und.

S., eine Gesamtsumme von Zi bei aij = 1 ist.

Nach der Erfindung umfaßt das Digitalfilter

eine erste Speichereinrichtung zum Speichern aufeinanderfolgender (2N-1) Abtastwerte,

eine zweite Speichereinrichtung zum Speichern von Partialkoeffizienten aij (j< k), die durch Division jedes Koeffizien ten Ai durch k erhalten werden,

erste Mittel zum Bestimmen einer Gesamtsumme S., von Abtastwerten, die in der ersten Speichereinrichtung gespeichert sind und sich auf 1 = aij eines aus der zweiten Speichereinrichtung ausgelesenen Partialkoeffizienten aij beziehen, Verschiebemittel zum Verschieben eines Ausgangswertes

Mo— "ι Μ
S., der ersten Mittel um 2 ^J (wobei Mo und M positive ganze Zahlen sind),

zweite Mittel zum kumulativen k-maligen Addieren eines Ausgangswertes 2 ° ^ » S., der Verschiebemittel zur Erzie-

lung von J* S.-, · 2^M°"^jM = S₁,
J=V ^3X

dritte Mittel zum (2 -1-m)-maligen Addieren des Ausgangs-

2^M1

₁-J <v wertes der zweiten Mittel zur Erzielung von ^>_ί S, = Sm und

l=m

vierte Mittel zum (2 -2)-maligen Addieren eines Ausgangswertes der dritten Mittel zur Erzielung eines Filterausgangswertes y (n) .

Nach einer bevorzugten Ausbildung der Erfindung kann das Digitalfilter eine Rückkopplungsschleife umfassen, die den Ausgangswert der vierten (Addier)Mittel dem Abtastwert zuführt,

Ausführungsbeispiele der Erfindung Die Erfindung wird im folgenden anhand der in der schematischen Zeichnung dargestellten Ausführungsbeispiele näher erläutert. Es zeigt

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Fig. 1 ein Blockschaltbild der Basisanordung eines Digitalfilters _s

Fig_o 2 ein Blockdiagramiß einer Ausführungsforra

eines erfindangsgenäß ausgebildeten Digitalfilters,

Fig. 3 bis 5 Schaltdiagramme konkreter Beispiele für den ersten bis dritten Operationskreis der Fig. 2,

Fig. 6a bis 6s Zeitdiagramiae zur Erläuterung der Operation

des in Fig. 2 dargestellten Digitalfilters,

Fig. 7 A eine Tabelle eines Beispiels des zur Erläuterung der Digitalfilteroperation gemäß Fig., 2 verwendeten Filterkoeffizienten und

Fig. 7 B eine Tafel eines Beispiels des zur Erläuterung der Digitalfilteroperation nacn Fig. 2 verwendeten Abtastwertes.

Die Basisanordnung des Digitalfilters genäß Fig. 1 zeigt eine Eingangsklemme 10, die mit einem Anzeige-Abtastsignal x(n) = Z_ in Form eines Binärkodes gespeist wird. Dieses Signal erhält man durch Abtasten eines Analogsignale bei einer Frequenz Fs und anschließendes Quantisierea des abgetasteten Signals. Das Eingangssignal wird einer ersten Versorgungseinrichtung 12 zugeführt, die von Kaskade-geschalteten N Verzögerungselementen 12.. bis 12-.. gebildet wird und eine Verzögerungszeit T aufweist, die gleich der Äbtastperiode 1/Fs ist, und weiter einem Multiplizierer 13_Q, der einen Multiplizierer-Koeffizienten fiC Q hat. Die Ausgangswerte Z bis Z .. entsprechender Verzögerungselemente 12, bis 12„ _Λ werden entsprechenden MuI-

I i«— I

tiplizierern 13.. bis 13-^₁ zugeführt, die jeder einen Multiplizierkoeffizienten oC i (i = 1 bis M-1) haben. Die Koeffizienten dieser Multiplizierer werden aus einer gewünschten Impulsantwort oder einer Frequenz-tfbertragungsfunktion ab-

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geleitet. Die verschiedenen, vorerwähnten Schaltkreiselemente bilden eine Vorwärts- oder Haupteinheit 15. Die Ausgänge der Multiplizierer 13 bis 13 .. werden einem Addierer 16 zugeführt, um die Ergebnisse der Multiplizier-Operationen zu addieren, und das Ergebnis der Addition wird von einer Ausgangsklemme 17 als Ausgangswert y(n) abgegeben, das einer zweiten Verzögerungseinrichtung 18 zugeführt wird, die Kaskade-geschaltete N Verzögerungselemente Ie₁ bis 18 .. umfaßt. Die Ausgangswerte dieser Verzögerungöelemente werden jeweils Multiplizierern 19.. bis 19 .. zugeführt, die einen Bewertungsmultiplizier-Koeffizienten OC i- (i = N bis 2N-1) haben. Die Ausgangswerte dieser Multiplizierer werden dem vorerwähnten Addierer 16 zugeführt. Die zweite Verzögerungseinrichtung 18 und die Multiplizierer 19.. bis 19 .. bilden eine Rückkopplungseinheit 20.

Mit dieser Anordung ist es möglich, einen Ausgang-Abtastwert zu erzeugen, der durch Variieren des Koeffizienten pCi eine gewünschte Filtercharakteristik hat.

Das Ableiten der Operationsgleichungen des erfindungsgemäßen Filters entspricht der Filteroperation des Schaltkreises der Fig. 1 und wird im folgenden erläutert. Wie in der US-PS 3 777 130 offenbart, lautet die Differenzgleichung, die die Filteroperation im Zeitbereich des in Fig. 1 gezeigten Filters darstellt, wie folgt:

2N-1

y(n) =2lL ^Ai ' ^zi ... (1),

i=o

wobei 2N-1 die Anzahl der Bewertungsstufen der Verzögerungseinrichtungen 12 und 18 darstellt, Ai dem Bewertungskoeffizienten Oi₀ bis OC_2n^₁/ abgeleitet von der Impulsantwort oder der übertragungsfunktion des Filters, wie oben beschrieben, entspricht und Zi den vom Eingang und

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entsprechenden Verzögerungselementen ausgelesenen Abtastwert darstellt. Allgemein kann unter den Binärkode-Darstellungen eine Vorzeichen-Größen-Darstellung und eine Zweierkomplement-Darstellung erwähnt werden. Us sei hier angenommen, daß der Koeffizient Ai durch Vorzeichen-Größen-Darstellung dargestellt wird, während die Äbtastwert-Darstellung Zi durch die Zweierkomplemente-Darstellung dargestellt wird. In Bezug auf Einzelheiten dieser Darstellungsmöglichkeiten wird auf die Seiten 10 bis 1*5 der Veröffentlichung "Digital Computer Design Fundamentals", veröffentlicht von McGraw-Hill Book Co. Inc., hingewiesen.

Bezeichnet man das Produkt aus dem Vorzeichen des Koeffizienten Ai und dem Abtastwert Zi durch Zi⁺, s (1) dann in abgewandelter Form wie folgt:

ten Ai und dem Abtastwert Zi durch Zi⁺, so lautet die Gleichung

2N^l

y(n) = > [AU - Zi ... (2)

i=o

Bezeichnet man die Anzahl der Bits des absoluten Wertes Ai des Koeffizienten Ai mit LA, dividiert man dann LA in k Gruppen von Partialbits, von denen jedes M Bits (LA = k«M) umfaßt, und bezeichnet man die j-te (k>j) Gruppe des absoluten Werts |Ai|mit einem Partialkoeffizienten, kann die Größe von Ai durch die folgende Gleichung ausgedrückt werden

worin 2~-* und 2 ° zeigen, daß aij um M Bits bzw. Mo Bits verschoben wird, und Mo und k positive ganze Zahlen sind.

Durch Substituieren der Gleichung (3) in Gleichung (2) erhält man

i=o ]

Z:f!r j ...(4)

j=1 ν i=o

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Indem man die Summe Zi (unter (2N-1) Abtastwerten Zi ), deren Partialkoeffzizient aij = 1 (einer ganzen Zahl zwi-

M
sehen 0 und 2 -1) ist, mit S., bezeichnet, kann die Gleichung (4) wie folgt dargestellt werden:

k r 2?-1

²kY χ

... (5) Durch Einsetzen von

... 2^MO-^^M - S₁ ...(6)

3=1

wird die Gleichung (5) wie folgt modifiziert

l=o -¹-

Man setzt

l=m ^x

da Sm = Sm+1 +Sm ist, und die Gleichung (7) kann dann wie folgt ausgedrückt werden

m=1

Die die Summe der Produkte der Koeffizienten Ai darstellende Operationsgleichung (1) und die Abtastwerte Zi können aus den Gleichungen (6), (8) und (9) allein durch eine Additionsoperation abgeleitet werden. Mit anderen Worten sind keine Multiplizieroperationen erforderlich. Die erfindungsgemäße

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Einrichtung basiert auf den Gleichungen (6), (3) und (9).

Fig. 2 stellt ein Beispiel des erfindungsgemäßen Digitalfilters dar, das aie durch die Gleichungen (6) bis (9) ausgedrückten mathematischen Filteroperationen ausführt. Das in Fig. 2 gezeigte Digitalfilter 30 umfaßt einen RMl 31, einen ROM 32, Operationskreise 33 und 34, einen Addierer 35, einen RAM 36r eine Wähleinrichtung 37 und einen Operationskreis 38, die zum Ausführen der mathematischen Operationen der Gleichung (6) vorgesehen sind. Im einzelnen umfaßt der RAM 31 einen ersten Speicherbereich, der eine Mehrzahl binär kodierter Anzeige-Abtast-Eingangswerte Zi speichert, die durch Abtasten eines Analogsignals bei einer Frequenz Fs und anschließendes Quantisieren des abgetasteten Signals erhalten wird, sowie einen zweiten Speicherbereich, der eine Mehrzahl Ausgang-Abtastwerte speichert, die der mathematischen Filteroperation unterworfen worden sind. Das Einschreiben dieser Abtastwerte Zi in den RAM 31 wird durch ein Adressensignal ADR 1 und ein Lese/Schreib-Kontroll- oder Steuersignal R/W1 bewirkt, die von einem Kontroll- oder Steuer-Schaltkreis 40 zugeführt werden. Der ROM 32 um^faßt einen ersten Speicherbereich, der Partialkoeffizienten aij durch Division des Koeffizienten Ai mit k speichert, einen zweiten Speicherbereich, der die Vorzeichen-Bits des Koeffizienten Ai speichert, und einen dritten Speicherbereich, der die Ausleseadresse speichert, um den Inhalt des RAM 36 wieder einzuschreiben, der einem vorbestimmten Prozeß im RAi-I 36 unterworfen worden ist. Das Auslesen dieser Partialkoeffisienten aij, Vorzeichenbits und Schreib/Lese-Adressensignale erfolgt durch ein Adressensignal ADR2, das von dem Steuer-Schaltkreis 40 erzeugt wird.

Der erste Operationskreis 34 wird zur Erzielung eines Pro-

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duktes Zi · 2¹ ° der Ausgangswerte .Zi und 2^L ° des Operationskreises 33 verwendet. Der Addierer 35 wird benutzt, um den Ausgangswert 2 · Zi des Operationskreises 34 und eine Partialsumme zu addieren, die in einer Adresse gespeichert ist, die von einem vom RAM 36 ausgelesenen Partialkoeffizienten aij dargestellt wird. Der Ausgang des Addierers 35 wird dem RAM 36 zugeführt. Dieser RAM 36 hat 2 Adressen, die mit dem M-Bit-Partialkoeffizienten adressierbar sind, und seine Lese/Schreib-Operationen erfolgen durch ein Lese/Schreib-Steuersignal R/W2, das von dem Steuer-Schaltkreis 40 zur Verfügung gestellt wird. Der dritte Operationskreis 38 multipliziert den Ausgang des RAI-I 36 mit 2~^M und führt seinen Ausgangswert dem RAM 36 zu. Infolge eines Steuersignals C1, das vom Steuer-Schaltkreis 40 zugeführt wird, führt die Wähleinrichtung 37 selektiv den Ausgangswert des RAM 36 dem Addierer 35, einem zweiten Addierer 42 und dem dritten Operationskreis (Addierer) 38 zu.

Im folgenden wird der Schaltkreis zur Erzielung der Gleichungen (7) und (8) beschrieben. Dieser Schaltkreis besteht aus dem ROM 32, dem RAM 36, dem Addierer 42, einem Verzögerungskreis 43 und der VJähleinrichtung 37. Im einzelnen errechnet der Addierer 42 eine Summe des aus dem RAM 36 durch ein Adressensignal des ROM 32 ausgelesenen Ausgangswertes und des Ausgangswertes des Verzögerungskreises 43, dessen Funktion es ist, den Ausgangswert des Addierers 42 um einen Block zu verzögern und den verzögerten Ausgang erneut dem Addierer zuzuführen. Auf ein Steuersignal C2 des Steuer-Schaltkreises 40 hin führt ein Gatterkreis 44 ein "0"-Signal dem Verzögerungskreis 43 zum Löschen desselben zu, während im Normalzustand der Gatterkreis 44 den Ausgangswert des Addierers dem Verzögerungskreis 43 zuführt. Auf ein von dem Steuer-Schaltkreis 40 zugeführtes Steuersignal C3 hin erzeugt ein Gatterkreis 45 einen Rechenausgang y(n), der über eine Schleife 45a an den Eingang des RAM 31 zurückgeführt wird. Auf ein Adressensignal hin, das von dem ROM 32 zur Erzielung eines nächsten Rechenausgangs y(n+1) erzeugt wird, er-

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zeugt ein ROIi 46 einen "O¹'-Ausgangswert zum Löschen des RAM 36.

Aufbau und Funktion der Operationskreise 33, 34 und 33 werden nachstehend im einzelnen beschrieben. Dabei wird angenommen, daß der Eingang-/Ausgang--Abtastwert Zi eine Wortlänge von 5 Bits hat.

Der erste Operationskreis 33 hat einen in Fig. 3 gezeigten Aufbau. -Er umfaßt im einzelnen Exklusiv- Oder-Gatterkreise (EXOR) 33.. bis 33 , die die exklusive logische Summe entsprechender Bits des von dem RAM 31 erzeugten Abtastwertes Zi und die von dem ROM 32 erzeugten Vorzeichen-Bits bestimmen, und einen Addierer 33,-> der die Summe des mit dem niedrigst-

wertigen Bit (LSB) des Abtastwertes Zi verbundenen EXOR-Gatterkreises 33₅ und des Vorzeichen-Bits errechnet. Mit einer solchen Anordnung ist es möglich, das Produkt eines von einem Zweierkomplement gebildeten Abtastwertes und einem Vorzeichen-Bit des Koeffizienten zu bestimmen. Wenn beispielsweise das Produkt eines Abtastwertes 11.010 (-0.75... eine dezimale Darstellung) und eines Vorzeichen-Bits 1 (negativ) bestimmt wird, würden die Ausgänge der EXOR-Gatterkreise 33„ bis 33,- "00.101" sein, und wenn "1" durch den Addierer 33,.

1 O D

seinem LSB hinzugefügt wird, erzeugt es einen Ausgang "00.110" (positiv 0.75).

In Fig. 4 und 5 sind Beispiele der zweiten und dritten Operationskreise 34 und 38 aus Fig. 2 gezeigt. So führt der in Fig. 4 dargestellte Operationskreis 34 die Multiplizier-Operation von 2 ° und Zi , in der Gleichung (3) gezeigt, aus. Angenommen, daß Mo = 1 ist, kann dies dadurch erreicht werden, daß eine Vorzeichen-Bit-Ausgangsleitung 34_O von Ausgangsleitungen des Operationskreises 33, d.h. den Eingangsleitungen 34₁ bis 34_g zu dem Operationskreis 34, einer Vorzeichen-Bit-Leitung 34_1O von Ausgangsleitungen 34_1Q bis ³^₅₀,

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d.h. den Eingangsleitungen zu dem Addierer 35, zugeschaltet wird, wodurch die Eingangs leitungen 34_ bis 34,- mit den Ausgangs leitungen 34_2O bis 34. verbunden werden, die durch Verschieben der Eingangsleitungen um 1 Bit gegen die höchstwertigen Bits entsprechender Ausgangsleitungen 34^_Q bis 34^.. erzielt werden. Zu diesem Zeitpunkt wird der Ausgangsleitung 34j-_o ein "0"-Signal, d.h. ein Grundsignal, zugeführt.

Der in Fig. 5 gezeigte Operationskreis 38 hat die Punktion,

» — M

den in Gleichung (3) gezeigten Wert 2 mit dem Ausgangswert des RAi-I 36 zu multiplizieren. Angenommen, daß M = 2 ist, kann man dies dadurch erreichen, daß eine Vorzeichen-Bit-Leitung 33.. unter den Ausgangs leitungen der Wähleinrichtung 37, d.h. den Eingangsleitungeri 3S₁ bis 38j- zu dem Operationskreis 38, den Ausgangsleitungen 38_1O , 38„_O und 38__O unter Ausgangsleitungen 38_1n bis 38j. des Operationskreises 38, d.h. den Eingangsleitungen zum RAM 36, zugeschaltet wird und daß die Eingangsleitungen 3S₁ bis 38_ Ausgangsleitungen 38__O bis 38 zugeschaltet werden, die um 2 Bits von entsprechenden Ausgangsleitungen 3S_1n bis 38^_n gegen das niedrigstwertige Bit verschoben werden. Wie vorstehend beschrieben, kann ein um die Potenz -2 multiplizierender Operationskreis durch Ändern der Verbindung der Signalleitungen geschaffen werden.

Die Fig. 6a bis 6s zeigen Zeitdiagramme, die geeignet sind, die Wirkungsweise des Schaltkreises gemäß der Erfindung zu erläutern, während in Fig. 7 A und 7 B Tabellen dargestellt sind, die Beispiele des Koeffizienten Ai und des Abtastwertes Zi, abgeleitet vom Ausgang der in Fig. 1 dargestellten Verzögerungseinrichtungen 12 und 18, zeigen. Die Funktionsweise der erfindungsgemäßen Ausführungsform der Fig. 2 soll im folgenden unter Bezugnahme auf Fig. 7 näher beschrieben werden. Bei diesem Beispiel wird die Operation eines Filters des Sekundär-Rekursiv-Typs beschrieben. Die Zahl von Ai beträgt dabei 5.

Weiter wird dabei angenommen, daß die Anzahl der Bits des

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absoluten Wertes jAij des Koeffizienten Ai 4 ist, daß die Divisionsanzahl L des Koeffizienten 2 ist und daß dia Wortlänge des Abtastwertes Zi 5 Bits beträgt. Folglich beträgt die Anzahl der Bits M des Partialkoeffizienten aij zwei.

Zunächst wird die mathematische Operation der Gleichung (3) beschrieben.

Bei einem in Fig. 6c gezeigten Takt 1 des Taktgebers des Steuer-Schaltkreises 40 wird der Abtastwert Z1 (Fig. 6g) von x(n), der mit der in Fig. 6a dargestellten Abtastperiode zugeführt wird, in eine Adresse 1 (Fig. 7B) des Speicherbereiches 1 des RAM 31 (Fig. 2) durch ein Adressenbestimmungs-Signal ADR1 (Fig. 6d) aus dem SLauer-Schaltkreis 40 und ein Schreibbestimmungs-Signal R/W1 (mit niedrigem Pegel), wie in Fig. 6e dargestellt, eingeschrieben.

Beim Takt 2 wird der Ausgang-Abtastwert Z5 (Fig. 6f) zwei Tastperioden vor dem Abtastwert Z1 aus der Adresse 5 des Speicherbereiches 2 des RAM 31 durch ein Adressen-Signal (Fig. 6d) und ein Auslese-Signal (mit hohem Pegel, wie in Fig. 6e gezeigt) ausgelesen, und der Abtastwert Z5 wird dem Operationskreis 33 zugeführt. Zu diesem Zeitpunkt wird der Operationskreis 33 mit dem Vorzeichen-Bit "0" (positiv) (Fig. 6i) des Koeffizienten A5 (Fig. 7A) aus dem Speicherbereich 2 des ROM 32 mit dem Auslese-Adressen-Bestimmungssignal ADR2 (Fig. 6h) gespeist, so daß der Operationskreis 33 so arbeitet, daß das Produkt des Vorzeichen-Bits "0" und des Abtastwertes Z5 erzielt wird. Nach Multiplikation mit 2^l ° durch den Operationskreis 34 wird dieses Produkt dem Addierer 35 als V5 = 25⁺· 2^Mo zugeführt. Beim Takt 2 wird der erste Partialkoeffizient a52 (Fig. 6j) des Koeffizienten, d.h. "10' (Fig. 7A) aus dem Speicherbereich des ROM 32 ausgelesen und dem RAM 36 als Adressen-Signal zugeführt. Da "O' in der Adresse "1O" im RAM 36 als Anfangs™

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wert gespeichert ist, liest das Auslesesignal RV?2 (mit hohem Pegel, wie in Fig. 6k dargestellt) "0" (Fig. 6m), das in der Adresse "10^s· des RAM 36 gespeichert ist, aus, und es wird an die Wähleinrichtung 37 abgegeben. Da die Wähleinrichtung 37 den Ausgang des Addierers 35 auf ein in Fig. 6o gezeigtes Steuersignal hin ausgewählt hat, wird jetzt der Ausgangswert "O' des RAM 36 an den Addierer 35 gegeben.

Beim Takt 3 addiert der Addierer 35 den Ausgangswert des Operationskreises 34 zu dem Ausgang "0" des RAM 36. Der Ausgang des Addierers V5 (s. Fig. 6n) wird in die Adresse "10" des RAM 36, die von einem Partialkoeffizienten a52 = "10· (Fig. 7A) durch ein Schreib-Signal R/W2 (mit niedrigem Pegel, wie in Fig. 6k gezeigt) bezeichnet ist, eingeschrieben.

Sodann wird beim Takt 4 ein Abtastwert Z4 (Fig. 7B) aus dem RAM 31 ausgelesen. Dieser Abtastwert Z4 wird mit einem Vorzeichen-Bit "1" (negativ) (Fig. 7A und Fig. 6i) des Koeffizienten A4, der aus dem Speicherbereich 2 des ROM 32 durch den Operationskreis 33 ausgelesen ist, multipliziert, und dieses Produkt -Z4⁺ wird dem Operationskreis 34 zugeführt, indem es mit 2^t ° multipliziert wird, um einen Ausgangswert -Z4 · 2¹ ° = V4 zu erzeugen. Zu diesem Zeitpunkt schickt der RAM 36 auf einen Partialkoeffizienten a42 = "11" (Fig. 7A) des aus dem Speicherbereich 1 des ROM 32 ausgelesenen und als Adressen-Bestimmungssignal dienenden Koeffizienten A4 hin den Inhalt "O^-' (Anfangswert) der Adresse "11" an den Addierer 35.

Beim Takt 5 wird der Ausgang "0" des RAM 36 zu dem Ausgang V4 des Operationskreises 34 addiert, und das Resultat der Addition V4 (Fig. 6n) wird in eine Adresse "11" des RAM 36 eingeschrieben.

Bei den Takten 6 und 7 wird der Wert Z3 in der vorbeschrie-

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benen Art mathematisch verarbeitet, und das Operationsresultat V3 wird in der Adresse "00" des RAM 36 gespeichert, die den Partialkoeffizienten a32 = "0O¹' (Fig. 7A) eines Koeffizienten A3 entsprechend dem Abtastwert Z3 darstellt.

Da der Partialkoeffizient a22 = "00" des Koeffizienten A2 des Abtastwertes Z2 der gleiche wie der Partialkoeffizient a32, d.h. "00" ist, wird dann bei Takt 8 der in der Adresse "00-des RAM 36 gespeicherte Wert V3 ausgelesen und dem Addierer 35 zugeführt. Andererseits addiert der Addierer 35 das Produkt des Abtastwertes Z2 und eines Vorzeichen-Bits "0" (positiv) mit 2^Mo, wodurch man V2 erhält.

Beim Takt 9 wird die Summe von V2 und V3, also V32 = V2 + V3, in der Adresse "00" des RAM 36 gespeichert.

Da der Partialkoeffizient al 2 (Fig. 7A) des Koeffizienten A1 des Abtastwertes Z1 der gleiche wie der Partialkoeffizient a52, d.h. "10" ist, wird beim Takt 10 der Wert V5, der in der Adresse "10" des RAM 36 gespeichert ist, ausgelesen und dem Addierer 35 zugeführt, dem ebenfalls ein Signal V1 zugeführt wird, das durch Verarbeitung des Abtastwertes Z1 erhalten wurde.

Beim Takt 11 werden die Werte V5 und V1 addiert, und das Additionsresultat V51 = V5 + V1 wird in der Adresse "10" gespeichert. Auf diese Weise kann ein Wert S„, · 2 durch Verwendung der Abtastwerte Z5 bis Z1 bestimmt werden.

Bei den Takten 12 bis 19 wählt die Wähleinrichtung 17 den Operationskreis 33. Während dieses Intervalls werden die

Inhalte V5, V4 , die in Adressen ¹¹OO¹' bis "11" des RAM 36

gespeichert sind, durch das Lese/Schreib-Signal (Fig. 6j), das von dem Speicherbereich 3 des ROM 32 zugeführt wird, ausgelesen und dann dem Operationskreis 38 zugeführt, der die ausgelesenen Inhalte V5, V4.... mit 2 multipliziert, um die

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— ι / ~

Multiplikations-Resultate V5~², V4~²... in den RAM 36 einzulesen und dadurch S„,· 2 · 2· zu bestimmen. Während dieses Intervalls (Takte 12 bis 19) erfolgt keine Auslese-Operation des RAII 31.

— ? ~2 Bei den Takten 20 bis 29 werden die Inhalte V32 , V51 ..". , die im RAM 36 gespeichert sind, zu V5, V4... V1 addiert, also zu den erzielten Resultaten entsprechender Abtastwerte Z5 bis 21, und die Summen werden in entsprechenden Adressen a51 bis al 1 gespeichert. Wie man aus der Tabelle erkennt, werden, da die Partialkoeffizienten Dezimalwerte 2_f 0, 3, 2, 3 sind, die Summen V5 und V2 zu dam Inhalt V51 in der Adresse 2 und die Summen V3 und V1 zu dem Inhalt V4 in Adresse 3

—2

addiert, wohingegen die Summe V4 zu dem Inhalt V32 in

Mo

Adresse 2 addiert wird. Auf diese.-Weise wird S · 2 bestimmt .

Während dieses Intervalls werden die ältesten Abtastwerte Z5 und Z3 unter den Abtastwerten 21 bis Z5, die zur Aufnahme der nächsten Abtastungen χ(n+1) und y(n) ausgelesen wurden, gelöscht, und die verbleibenden Abtastwerte Z4, Z2 und 21 werden, um eine Adresse vorgeschoben, in Adressen 5, 3 und 2 eingeschrieben. Bei Takten 30 bis 37 wird in der gleichen Weise als Intervall der Takte 11 bis 19 (Intervall 2) der Inhalt (S₂₁* 2^Mo * 2~² + S₁₁- 2^Mo) des RAM 36 ausgelesen, mit 2~'^Λ multipliziert und dann erneut in den RAM 36 eingeschrieben. Auf diese Weise wird der Ausdruck S, der Gleichung (6) bestimmt .

Unter den in Fig. 6m und 6n gezeigten Symbolen repräsentieren V1 bis V5 die Produkte von Z1 bis Z5, und die Vorzeichen der Koeffizienten V32, V51, W1, W2, W3, W4 und W5 repräsentieren V3 + V2, V5 + V1, V5 + V51"², V4 + V32~², V3 + V4~², V2 + W1 und V1 + W32, wobei die Potenz "-2" bei den jeweiligen Sym-

_2
bolen die Multiplikation mit 2 bedeutet.

Die mathematische Operation der Gleichung (8) verläuft wie folgt:

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Bei Takt 38 bis 43 wählt die Wähleinrichtung 37 den zweiten Addierer 42. Während dieses Intervalls (Takte 38 bis 43) werden die Inhalte der Lese/Schreib-Adressen "11" bis "OO" (Fig. 6j) ausgelesen und sequentiell dem RAM 36 zugeführt.

Beim Takt 38 gibt der RAM 36 auf das Adressen-Bestimmungssignal Ί1" (Fig. 6j) vom ROM 32 hin den Abtastwert W5~² (Fig. 6m) der Adresse ^pI11" an den Addierer 42 ab, der diesen Abtastwert W5 zu dem Ausgangswert "O ' (Anfangswert) des Verzögerungskreises 43 addiert. Beim Takt 39 wird das Additions-Resultat (Fig. 6p) in die Adresse ·^:11" eingeschrieben und ebenfalls dem Verzögerungskreis 43 über den Gatterkreis 44 zugeführt.

Da dem Addierer 42 der Abtastwert W4 in der Adresse "10 ^! des RAM 36 zugeführt ist, addiert dieser beim Takt 40 den Abtastwert W4~² zu dem Resultat der Addition W5~² (Fig. 6q) aus dem Verzögerungskreis 43 beim Takt 39. Das Resultat der

— 2 —?

Addition W6 = W5 + W4 wird beim Takt 41 in die Adresse "10" des RAM 36 eingeschrieben und ebenfalls dem Verzögerun^skreis 43 zugeführt. Auf diese Weise kann während eines Intervalls zwischen den Takten 38 bis 43 der Ausdruck Sm der Gleichung (8) bestimmt werden.

Beim Takt 43 wird der Gatterkreis 44 durch ein Steuersignal C2 (Fig. 6s) geschlossen, wodurch "0" (Fig. 6p) in dem Verzögerungskreis 43 gespeichert wird. Dieses erfolgt, um eine akkumulative Addition von Sm durchzuführen, wie noch zu beschreiben ist.

Im folgenden soll die mathematische Operation der Gleichung (9) beschrieben werden:

Beim Takt 44 wird auf ein vom Speicherbereich 3 des ROM 32 ausgelesenes Lese/Schreibsignal hin der Inhalt W5 in der Adresse "11" des RAM 36 an den Addierer 42 abgegeben, der den Ausgang "0" (Anfangswert) des Verzögerungskreises 43

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und den Ausgang W5 des RAM 36 addiert und die Summe dem Verzögerungskreis 43 zuführt.

Beim Takt 45 addiert der Addierer 42 ein von der Adresse •'10" des RAM 36 ausgelesenes Signal W6 zum Ausgang W5 des Verzogerungskrexses 43. Wie beschrieben, kann bei Takten 44 bis 46 durch sequentielles Addieren der in den Adressen "11" bis "01" des RAM 36 gespeicherten Ausgänge W5 , W6 und W7 mit dem Addierer 42 der errechnete Ausgangswert y(n) (Fig. 6d) der Gleichung (9) bestimmt werden. Da der Gatterkreis 45 durch ein Steuersignal C3 (Fig. 6r) freigegeben wird, wird zu diesem Zeitpunkt der Ausgangswert y(n) nicht nur an eine - nicht gezeigte - Ausgangsklemme abgegeben, sondern ebenfalls an die Adresse 4 (Fig. 6d) des RAM 31 über eine Schleife 45a, um als Ausgang-Abtastwert zur Bestimmung des nächsten errechneten Ausgangs y(n+1) zu dienen. Beim Takt 46 wird ein "O'-Wert in dem Verzögerungskreis 43 durch Sperren des Gatterkreises 44 zur Vorbereitung der nächsten mathematischen Filteroperation gespeichert.

Beim Takt 50 wird dann zum Zwecke des Löschens des Inhaltes des RAM 36 zur Vorbereitung der nächsten mathematischen Filteroperation in den RAM 36 vom ROM 46 durch ein Lese/ Schreibsignal (Fig. 6j) von dem Steuer-Schaltkreis 40 "0" (Fig. 61) eingeschrieben. Auf diese Weise wird die mathematische Operation für einen Ausgangswert "1" durchgeführt.

Unter den in Fig. 6m und 6n bei Takten 38 bis 46 gezeigten Symbolen repräsentieren W6,W7 und W8 die Werte Z4~² + Z5~², Z6 +0 und Z5~² + Z6, und die Angabe "-2" in der Potenzstellung bedeutet die Multiplikation des jeweiligen Symbols mit 2~².

Wie beschrieben, wird erfindungsgemäß der RAM 36 zur Bestimmung des Wertes S, der Gleichung (6) verwendet, und Sm der Gleichung (8) und y(n) der Gleichung (9) können von einer Speichereinrichtung gebildet werden, die mit einem

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M-Bit-Partialkoeffizienten aij adressierbar ist. Daher is^ es möglich, in dem den ROM 32 zum Speichern des Koeffizienten umfassenden Digitalfilter die Gesamtkapazität der darin verwendeten Speichereinrichtungen wesentlich zu reduzieren gegenüber der Speicherkapazität eines von einem iN[-Bit (N >M)-Signal adressierten ROM, wie er in der US-PS 3 777 130 beschrieben ist. Wenn beispielsweise die Wortlänge des Ausgangswertes eines Filters 60ter Ordnung 20 Bits beträgt, so ist bei einem Filter, bei dem ein in der US-PS 3 777 1*30 beschriebener ROM verwendet wird, wo zehn 6-Bit-Adressen-ROMs benutzt werden, eine Speicherkapazität einer Gesamtheit von 2 χ 10 χ 20 = 12.800 Bits notwendig, wohingegen es erfindungsgemäß, nimmt man einmal einen Koeffizienten von 12 Bits und die Zahl der Division des Koeffizienten mit 3 an, notwendig ist, einen RAM 36 sowie einen ROM 32 zu

4 verwenden, die eine Speicherkapazität von 2 χ 20 = 320 Bits bzw. 12 χ 60 = 720 Bits haben, d.h. eine Speicherkapazität von 1040 Bits, wodurch die Speicherkapazität wesentlich vermindert wird.

Bei dem vorstehend beschriebenen Ausführungsbeispiel wurde die Zahl der Ordnung mit 2 und die Zahl der Koeffizientendivisionen mit 2 angenommen, jedoch kann, wie man den Operationsgleichungen (6) bis (9) entnehmen kann, die Ordnungszahl und die Divisionszahl auch anders gewählt werden, beispielsweise N bzw. L (irgendeine ganze Zahl). In diesem Fall werden der erste bis L-te Partialkoeffizient im ROM 32 gespeichert, und dem RAIl 31 können 2N-1 Abtastwerte gespeichert werden, d.h. N Eingängswerte von x(n) bis x(n-N) Eingangswerte und (N-1) Ausgangswerte von y(n-1) bis y(n-N).

Während bei dem obigen Ausführungsbeispiel der Koeffizient geteilt wurde, ist es ebenso möglich, einen Eingang/Ausgang-Wert zu teilen. Vielter ist es, obwohl der Koeffizient durch eine Vorzeichengröße ausgedrückt ist, möglich, ihn als Zweierkomplement auszudrücken. Obgleich die Operation eines Filters des Rekursiv-Typs beschrieben ist, kann ein Uicht-Rekursiv-Typ-Filter erreicht werden, wenn die Rückkopplungsschleife 45a (s. Fig. 2) beseitigt wird.

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Claims

WIPPON ELECTRIC CO., LTD., 33~'l , Sh?.ba Gochcrae, Minato-ku, Tokyo, Japan

Digitalfilter

Patentansprüche :

Π./Digitalfilter zur Durchführung einer mathematischen Filter-Operation für einen durch aufeinanderfolgende (2N-1) Binärkodes ausgedrückten Abtastwert Zi, wobei ein Ausgang-Abtastwert y(n) des Filters durch die Gleichung

2N-1 2W-1 - k ,. ...\ y(n) = Σ Ai* ZI = ΣΖ Γ Σ aij. 2¹⁴⁰^¹V Zl⁺ i=o i=o j=1 ^J

Sm l=o m=1

k ausgedrückt wird, in der die Größe von Ai*^T" aij«2'^iO ^

ist, Zi ein Produkt eines Vorzeichens von Ai und Zi sowie S., eine Gesamtsumme von Zi entsprechend aij = 1 darstel-

-J M

k 9 -1

V^. Mn-τM ">·* >i ι»'

len und S₁ =^L S.-,«· 2 ^J sowie Sm = J> "S₁ sind,

¹ j=1 ^3± l=m ^x

gekennzeichnet durch

eine erste Speichereinrichtung zum Speichern aufeinanderfolgender (2Nm) Abtastwerte,

eine zweite Speichereinrichtung zum Speichern von Partialkoeffizxenten aij (J^ k), die durch Division jedes Koeffizienten Ai durch k und das Vorzeichen von Al erzielt werden,

erste Mittel zum Bestimmen einer Gesamtsumme S., von Abtastwerten, die in der ersten Speichereinrichtung gespeichert sind und sich auf 1 = aij eines aus der zweiten Speichereinrichtung ausgelesenen Partialkoeffizienten aij beziehen,

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Verschiebeniittel zum Verschieben eines Ausgangswertes S .-, der ersten Mittel um 2 (wobei Mo und M positive ganze Zahlen sind),

zweite Mittel zum kumulativen k-maligen Addieren eines Ausgangswertes 2 -*¹ « S ., der Verschiebemxttel

<e-· Mo-i M
zur Erzielung von > S.,· 2 ^J = S₁/

M
dritte Mittel zum (2 -1-m)-maligen Addieren des

Ausgangswertes der zweiten Mittel zur Erzielung von Sm und

T -1

M
vierte Mittel zum (2 -2)-maligen Addieren eines

Ausgangswertes der dritten Mittel zur Erzielung eines Filterausgangswertes y(n).
2. Digitalfilter nach Anspruch 1, dadurch gekennzeichnet, daß es eine Rückkopplungsschleife umfaßt, die den Ausgangswert der vierten Mittel dem Abtastwert zuführt.

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