DE2321112C2

DE2321112C2 - Signalverarbeitungsanlage

Info

Publication number: DE2321112C2
Application number: DE2321112A
Authority: DE
Inventors: Allan Joseph Sterling Heights Mich. Kotwicki
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1972-05-01
Filing date: 1973-04-26
Publication date: 1982-12-30
Also published as: US3789199A; JPS4949552A; SE388518B; FR2183066B1; DE2321112A1; BE798922A; JPS5751294B2; FR2183066A1; CA979077A; GB1425218A; NL7305946A; IT980936B

Description

Die Erfindung betrifft eine Signalverarbeitungsanlage mit einem Komparator, mit einem Datenverarbeiter, der an den Ausgang des Komparators angeschaltet ist, mit einem Digital-Analog-Wandler, dessen Eingang mit dem Ausgang des Datenverarbeiters verbunden ist und mit einer Rückkopplungsleitung vom Ausgang des Digital-Analog-Wandlers zum Eingang des Komparators zur Bildung eines Analog-Digital-Wandlers.

Eine digitale Verarbeitung von Signalen, beispielsweise eine digitale Filterung, ist häufig einer entsprechenden analogen Verarbeitung überlegen, macht jedoch neben der eigentlichen Verarbeitungseinrichtung eine Analog-Digitalumsetzung bzw. eine Digital-Analogumsetzung erforderlich, so daß der Aufwand bei Einsatz getrennter Schaltungen sehr hoch werden kann. Bekannte Schaltungen dieser Art sind in der US-PS 33 14 015 beschrieben.

Zur Verringerung des Aufwandes hat man auch schon versucht, einzelne Schaltungsteile durch Umschalten zeitanteilig in beiden Wandlern auszunutzen (US-PS 35 40 037). Bei der bekannten Schaltungsanordnung wird ein Analog-Digitalumsetzer mit sukzessiver Approximation in Verbindung mit einem Komparator verwendet. Nach Umschaltung ist ein Betrieb als Digital-Analogwandler möglich. Durch Einsatz eines Datenverarbeiters kann das Digitalsignal vor seiner Rückumwandlung einer zusätzlichen Überarbeitung unterzogen werden. In der bekannten Schaltungsanordnung muß jeweils eine Umschaltung für die einzelnen Funktionen und zur Trennung der jeweiligen Signale erfolgen, wozu ein besonderer Aufwand nötig ist.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zu schaffen, bei der die Analog-Digitalumwandlung, die digitale Verarbeitung und die Digital-Analogumwandlung unter Mehrfachausnutzung der Schaltungen weitgehend gleichzeitig bei einfacher Trennung der Signale voneinander erfolgen kann. Zur Lösung der Aufgabe geht die Erfindung aus von einer Signalverarbeitungsanlage der eingangs genannten Art ii.id ist dadurch gekennzeichnet, daß der Datenverarbeiter zyklisch arbeitet, daß jeder Zyklus einen kurzen und einen langen Abschnitt aufweist, daß während der kurzen Abschnitte eine Analog-Digital-Wandlung des am Komparator anstehenden Eingangssignals und während der langen Abschnitte eine digitale Verarbeitung des umgewandelten Eingangssignals stattfindet und gleichzeitig das Ergebnis der vorherigen digitalen

ίο Verarbeitung über den Digital-Analog-Wandler und ein Tiefpaßfilter an den Ausgang gelangt, und daß die Grenzfrequenz des Tiefpaßfilters so bemessen ist, daß in den kurzen Abschnitten auftretende Signale im wesentlichen unterdrückt und in den langen Abschnitten auftretende Signale durchgelassen werden.

Nachfolgend wird die Erfindung anhand der Zeichnungen beschrieben. Es zeigt

F i g. 1 eine bekannte Schaltung zur digitalen Verarbeitung eines Analogsignals;

F i g. 2 das Blockschaltbild eines Ausführungsbeispiels der Erfindung;

Fig.3 das Schaltbild eines bekannten Digital-Analog-Wandlers, der in der Schaltung nach Fig.2 eingesetzt ist;

F i g. 4 ein Kurvendiagramm zur Veranschaulichung der Funktionsweise des Erfindungsgegenstandes;

F i g. 5 ein vereinfachtes Blockschaltbild einer Digitalverarbeite^rzelle der bei der Ausführung gemäß F i g. 2 verwendeten Art;

F > g. 6 ein Speicherverteilungsdiagramm für Verarbeiterzellen gemäß Fig.2 bei der Ausführung eines Digitalfilteralgorithmus;

F i g. 7 ein Flußdiagramm zum Betreiben der Anlage nach F i g. 2 als Digitalfilter;

Fig.8 ein Flußdiagramm für eine Analog-Digital-Umsetzung bei dem in Fi g. 7 schematisch dargestellten Verfahren;

F i g. 9 ein Flußdiagramm für einen Multipliationsalgorithmus zur Verwendung in dem Verfahren gemäß Fig.7;

Fig. 10 ein Schaltbild, das die Anwendung der Erfindung auf ein Filtersystem mit mehreren Filterabschnitten darstellt.
F i g. 1 zeigt in funktioneller Darstellung eine bekannte Methode, um eine vorgegebene Funktion an einem analogen Signal digital auszuführen. Zu diesem Zweck wird das Analogsignal über einen Analog-Digital-Wandler 10 zu einem Eingang einer digitalen Funktionsschaltung geleitet, welche als Digitalfilter 11 dargestellt ist. Das Filterausgangssignal wird durch eine Verzögerungsschaltung 12 geleitet, welche vorzugsweise eine Verzögerung um eine Abtastperiode bei der Operation des Analog-Digital-Wandlers 10 bewirkt. Diese Verzögerungsschaltung 12 ist schematisch in den Signalweg in F i g. 1 eingefügt und stellt die Echtzeitverzögerung zur Durchführung der für den Betrieb des Digitalfilters 11 notwenigen Rechnungen dar. Die verzögerten Digitalsignale am Ausgang der Verzögerungsschaltung 12 werden sodann über einen Digital-Analog-Wandler 13 geleitet, bevor sie weiter übertragen werden.

Das in Fig. 1 gezeigte Filter stellt ein klassisches Digitalfilter mit zwei Pol- und zwei Nullstellen dar. Weniger komplexe Filter können verwendet werden, iiidem in einfacher Weise ausgewählte Zweige der dargestellten Filterkonstruktion fortgelassen werden. Kompliziertere Filtersysteme werden in vorteilhafter Weise dadurch aufgebaut, daß zusätzliche Filterab-

schnitte in besonderer Weise vorgesehen werden, wie dies nachfolgend beschrieben werden wird.

Digitalsignale X v/erden bei der Ausführung gemäß F i g. 1 am Filtereingang an einen Eingangsanschluß eines Addierers 16 angelegt Der Addierausgang ist mit W bezeichnet und mit einem Eingangsan:;chluß eines weiteren Addierers 17 sowie mit in Reihe liegenden Verzögerungsschaltungen 18 und 19 verbunden. Jede Verzögerungsschaltung führt eine Verzögerung entsprechend einer Abtastperiode im Analog-Digital-Wandler 10 ein. Das Ausgangssignal der Verzögerungsschaltung to ist die einfach verzögerte Form des Addiererausgangssignals W und ist mit WA 1 bezeichnet In ähnlicher Weise ist das Ausgangssignal der Verzögerungsschaltung 19 die zweifach verzögerte Form des Addiererausgangssignals Wund ist mit WA 2 bzeichnet Das WA 1 Signal wird an die Eingänge von zwei Multiplizierschaltungen 20 und 21 angelegt, in denen es vor seiner Übertragung an zusätzliche Eingänge der Addierer 16 und 17 mit Koeffizienten B1 bzw. A 1 multipliziert wird. In ähnlicher Weise wird das zweifach verzögerte Signal WA 2 vor seinem Anlegen an weitere Eingänge der Addierer 16 bzw. 17 mit Koeffizienten B 2 und A 2 in den Multiplizierschaltungen 22 bzw. 23 multipliziert. Das Ausgangssignal des Addierers 17 ist ein Digitalsignal Y und bildet die modifizierte Digitaldarstellung des Eingangssignals X. Bei der Ausführung gemäß F i g. 2 werden die zuvor erläuterten Funktionen der Anordnung nach F i g. 1 in einer kombinierten Schaltung ausgeführt, wobei die Analog-Digital-Umsetzung und die getrennte Digitalfunktion im gemeinsamen Programmfluß eines Digralverarbeiters ablaufen. Zu diesem Zweck wird das gleiche analoge Eingangssignal, welches dem Wandler 10 in F i g. 1 zugeführt wird, an einen Eingangsanschluß X1 eines Komparators 26 angelegt Der Komparator 26 ist in bekannter Weise derart ausgeführt, daß er zwei analoge Eingangssignale vergleichen kann und ein Ausgangssignal erzeugt, das eine erste Spannung hat, wenn das zweite analoge Eingangssignal größer als das erste analoge Eingangssignal ist, und eine zweite Spannung besitzt, wenn das zweite analoge Eingangssignal kleiner als das erste ist. Dieses Ausgangssignal des Komparators 26 wird an den Eingang eines Digitaiverarbeiters 27 mit paralleler, in Zellen unterteilter Logik angelegt. Der Komparator und der Verarbeiter wirken mit einem Digital-Analog-Wandler 28 zur Durchführung der Analog-Digital-Umsetzung und der gewünschten Digitalfunktion zusammen, d h. in dem beschriebenen Ausführungsbeispiel zur digitalen Filterung, wobei die Funktionen in demselben Programmfluß des Verarbeiters liegen.

Der Ausdruck »Verarbeiter« bedeutet in Verbindung mit dem Verarbeiter 27 eine einen Rechner, der in der Lage ist, mit elektrischen Signalen manipulative Logik, wie UND, ODER und EXKLUSIV ODER, und arithmetische Logik, z. B. Addition und Multiplikation, auzuführen. Ein Verarbeiter dieser Art mit einer Vielzahl von im wesentlichen identischen Zellen ist bekannt, und ein Beispiel hierfür wird nachfolgend in Verbindung mit F i g. 5 beschrieben. Diese Zellen sind in F i g. 2 die Zellen CO, C1, C2... Cn. Die Zellen werden von einer Steuereinheit 25 betätigt, welche über eine Ader 24 Steuersignale entsprechend einem Programm liefert, welches zunächst bei jeder Analogsignalabtastung die Digitaldarstellung der Abtastamplitude bestimmt. Eine sukzessive Näherungsmethode wird für diese Analog-Digital-Umsetzung benutzt. Zu diesem

Zweck sowie für andere, hier erörterte Digitalverarbeitungen, verwendet der Verarbeiter 27 vorzugsweise ein 8-Bit-Wörter. Demgemäß weiden bei dem Verarbeiter 27 gemäß Fig.2 acht ZeKen benutzt Diese spezielle Größe ist nur als beispielsweise Möglichkeit anzusehen. Jede der Zellen im Verarbeiter 27 weist einen Einga.igsanschluß zur Aufnahme von durch externe Quellen gelieferte Eingangssignalen auf. Diese Eingangsanschlüsse für die in F i g. 2 gezeigten Zellen sind ίο mit INO, INI, IN 2 ... INn bezeichnet und alle verbunden, so daß sie das Ausgangssignal des Komparators 26 parallel aufnehmen. Die Zellen weisen ferner jeweils einen Anschluß zur Lieferung von Signalen für Schaltungen außerhalb des Verarbeiters auf. Diese Anschlüsse sind mit OLTTO, OUTi, OUT2... OUTn bezeichnet Diese Ausgangssignale der Zellen werden jeweils zu Eingangsanschlüssen b0, 61, b2 ... bn eines Digital-Analog-Wandlers 28 übertragen, der ein analoges Ausgangssignal erzeugt
Der Wandler 28 wird von einem Umsetzungs-Impedanznetzwerk 29 zur Ausschaltung der vorgenannten EingangsanschJüsse an eine Vorspannungsschaltung mit einer Spannungsquelle 30 und Widerständen 31 und 32 dargestellt Das Wandlerausgangssignal auf einer Verbindung 33 wird zu einem zweiten Eingang X 2 des Komparators 26 rückgekoppelt. Durch geeignete Wahl der Quellenspannung Vund der Widerstände 31 und 32 wird der Wandler 28 so vorgespannt daß er in Abhängigkeit von entweder positiven oder negativen Eingangssignalen wirksam ist. Wenn ö0 ... bn = 10000000, so ist die über die Verbindung 33 an den Komparatoreingang X 2 angelegte Spannung Null Volt Eine Eingangsbedingung ftO ... bn = 11111111 zeigt eine maximale positive Spannung und b0 ... S₅ bn = 00000000 eine maximale negative Spannung an. Zwischenspannungen werden durch entsprechende Binärzahlen dargestellt; Wenn das höchstbewertete Bit invertiert wird, liegen die Zahlen in der Zweier-Komplementform vor, die bevorzugt für Berechnungen im Verarbeiter 27 verwendet wird.

In der Praxis ist das Netzwerk 29 vorzugsweise als Widerstandsnetzwerk aufgebaut, welches als solches bekannt ist und in Fig.3 dargestellt ist. Dieses Netzwerk weist eine Serienschaltung von Widerständen zwischen der Verbindung 33 und Erde auf. Alle Widerstände mit Ausnahme des Endwiderstandes am Erdanschluß haben einen Widerstandswert R, während der Erdwiderstand einen Widerstandswert 2 R besitzt. Die Verbindung 33 liegt über einen weiteren Widerstand 2 R am Eingangsanschluß b O der am höchsten bewerteten Bitstelle. Jede der Verbindungen zwischen den Serienwiderständen ist in gleicher Weise mit einem anderen Wandler-Eingangsanschluß in der Eingangsanschlußfolge verbunden, wobei die Verbindung zwischen dem Erdwiderstand 2 R und dem vorausgehenden Widerstand R mit dem der am geringsten bewerteten Bitstelle zugeordneten Eingangsanschluß bn des Wandlers verbunden ist.

Wie nachfolgend bei der Erörterung der Flußdiagramme gemäß F i g. 7 und 8 gezeigt wird, wird eine Analog-Digital-Umsetzfunktion periodisch durch Kooperation des Komparators 26, des Verarbeiters 27 und des Wandlers 28 zwecks Abtastung des Analogsignals am Komparatoreingang X 1 durchgeführt. Dabei wiru eine sukzessive Näherungsmethode verwendet, und zwar unter Ausnutzung aller acht Verarbeitungswort-Bits, ausgehend von der am höchsten bewerteten Bitstelle. Jede digitale Näherung wird an die Anschlüsse

■ bO... bn angelegt und die entsprechende Analogform an den Komparatoreingang X 2 angekoppelt. Danach wird das neue Ausgangssignal des !Comparators 26 in der Zelle derjenigen Bitstelle geprüft, welche gerade auf eine Binär 1 gesetzt worden ist. Wenn das Komparatorausgangssignal zeigt, daß die neue Annäherung größer als die Analogsignalamplitude ist, wird das Bit in den Nullzustand gesetzt. Das Programm wird sodann zur Entwicklung einer neuen Näherung an der nächsten, geringer bewerteten Bitstelle fortgesetzt. Wenn die zuerst genannte Annäherung jedoch unter der Analogsignalamplitude liegt, bleibt das Bit in dem 1-Zustand, während das Programm für die nächste, geringer bewertete Bitstelle mit den verschiedenen Verarbeiterzellen fortgesetzt wird.

Das Näherungsverfahren, wie es oben beschrieben wurde, wird so lange fortgesetzt, bis alle acht Bits im Verarbeiter in geeignete Binärzustände entwickelt worden sind, um die Analogsignal-Abtastamplitude in digitale Form umzusetzen. Danach liefert das Verarbeitungsprogramm die Filterberechnungsergebnisse einer früheren Abtastzeit, d. h. der Abtastperiode 7/ - ;, über den Digital-Analog-Wandler 28 und ein Tiefpaßfilter 36 an die analoge Ausgangsschaltung. Gleichzeitig mit der In Fig.5 sind die Außenanschlüsse der Zelle über eine Zelleneingangsschaltung INi und eine Zellenausgangsschaltung OUTi hergestellt. Die dargestellte Zelle steht mit benachbarten Zellen bei Übertragungs- oder Markierungsoperationen über eine Quellensammelleitung SB in Verbindung. Ausgangssignale der Zelle werden direkt über die Quellensammeileitung an die Logik der benachbarten Zelle geleitet. Eingangssignale von benachbarten Zellen werden über Verknüpfungsglieder 37 und 38 aufgenommen, welche es der Zelle möglich machen, nach Maßgabe von Steuersignalen LFToder RGTder Steuereinheit an ihrer Quellensammelleitung SB aufnahmebereit für eine rechte oder eine linke Zelle zu sein. Diese Eingangsverbindung hängt auch von dem Binärzustand einer bistabilen Zellensteuerschaitung B ab. Die bistabile Schaltung B muß sich im Rücksetzzustand befinden, um ein B Ausgangssignal auf einem zur Gatteransteuerung geeigneten Spannungspegel zu erzeugen, damit Eingangssignale zur Quellensammelleitung SB durchgesteuert werden. Ein zusätzliches Eingangssignal der Zelle wird durch weitere Verknüpfungsglieder 39 und 40 von benachbarten Zellen-Quellensammelleitungen an eine Bestimmungssammelleitung Dßder in F i g. 5 dargestellten Zelle geliefert. Auch

Verfügbarkeit dieses Ausgangssignals führt der Verar- 25 diese Verbindung wird von der rechten Zelle durch das

beiter 27 eine neue Rechnung für die neue Abtastzeit T₁ mit dem neuen, gerade festgestellten digitalen Abtastwert durch.

Wie aus Fig.4 zu sehen ist, ist die Analog-Digital-Umsetzungsausgangszeit τ ein relativ kleiner Abschnitt jeder Abtastperiode. Die Digitalfilter-Ausgangszeit benötigt den Rest der Periode. Beide Ausgangssignale benutzen die Verbindung 33 und stehen am Eingang des Filters 36 zur Verfügung. Da nur das gefilterte LfT-Steuersignal oder von der linken Zelle durch das fiCT-Steuersignal hergestellt. Neben den zuvor erwähnten externen Verbindungsschaltungen und der Verbindungslogik laufen auch alle anderen Zelleneingangsschaltungen bzw. -Verbindungen von der Verarbeitungssteuereinheit 25 über die Adergruppe 24.

Die Zelle gemäß Fig.5 verwendet vier gleich bewertete bistabile Steuerschaltungen oder Flipflop-Schaltungen A, B, C und OUT. Diese bistabilen

Ausgangssignal erwünscht ist, hat das Filter 36 eine 35 Schaltungen, die im folgenden einfach »Flipflops«

Grenzfrequenz unterhalb einer τ/2 entsprechenden Frequenz, jedoch oberhalb der Bandbreite des analogen Eingangssignals. Da die Umsetzzeit ein relativ kleiner Teil jeder Abtastperiode ist, gelten für das Filter 36 weit weniger genaue Bemessungsregeln als für das Filter 11.

Wenn eine neue Digitalfilterberechnung für die Abtastperiode T, beendet wurde, hält der Verarbeiter 27 die neuen Berechnungsergebnisse zurück und wartet auf den Beginn einer neuen Abtastzeit T, + 1 des analogen Eingangssignals. Zu diesem Zeitpunkt werden die Analog-Digital-Umsetzungs- und Digitalfilterberechnungsfolgen für einen neuen Abtastwert des analogen Eingangssignals wiederholt.

F i g. 5 ist ein stark vereinfachtes Blockschaltbild einer Einzelzelle eines Verarbeiters mit paralleler, in Zellen unterteilter Logik. Dieses vereinfachte Schaltbild wurde zur Erleichterung des Verständnisses der Operation des Verarbeiters 27 in Verbindung mit dem Algorithmus, der zur Durchführung der Analog-Digital-Umsetzungs- und Digitalfilterfunktionen in einem Programmfluß beschrieben wird, gewählt Die Zelle gemäß F i g. 5 wird hier kurz beschrieben, um deren Beziehung zur F i g. 2 und zur Verarbeitersteuereinheit 25 zu beschreiben, welch letztere Steuersignale über die Ader 24 parallel an allen Zellen des Verarbeiters entsprechend den Mikroprogrammbefehlcn liefert und aus den Zellen nur ein Signal auf einer Lesesammelleitung RB aufnimmt Kleine dreieckige Anschlußzeichen an gewissen Leitungen in F i g. 5 bedeuten, daß die zugehörigen Leitungen zum Aderstrang 24 gehören. Mnemonische Bezugszeichen in Fig.5 vereinfachen die Zuordnung der Zellenschaltung zu der Programmliste, welche nachfolgend angegeben wird.

genannt werden, entnehmen Datensignale von der Bestimmungs- oder Ergebnisleitung DB, wenn der bistabile Schaltungseingang durch ein geeignetes Steuersignal getastet ist So steuert beispielsweise ein Steuersignal -► A die Eingangsverknüpfungsglieder zum /4-Flipflop in jeder Zelle des Verarbeiters 27 zur Aufnahme von Datensignalen aus der Bestimmungsleitung DB dieser Zelle an. 1 - und O-Ausgangsverbindungen liefern A und A Signale vom Flipflop A an eine Logik. Diese Logik ist ein Universallogikelement zur Kopplung von Signalen aus der Quellenleitung SB zur Bestimmungsleitung DB nach Maßgabe einer geeigneten Logikoperation, welche durch OP-CODE Steuersignale von der Steuereinheit gewählt wird.

Die 1-Ausgänge von Steuer Flipflops B und Csind zur Quellenleitung durchverbunden, wenn Steuersignale B-- oder C-* zur Verfugung stehen. O-Ausgangssignaie der B und C Steuer Flipflops werden an eine Aktivierungslogik geleitet und wirken mit Zustandssteuersignalen IfB bzw. IfC zusammen. Die Aktivierungslogik liefert ein Signal an eine Leitung 41 zur Gewinnung von Bestimmungsleit'iigssignalen als Funktion des Zustandes der Bund/oder CFlipflops.

Ein 16-Bit-Speicher ist ebenfalls in die Zelle gemäß F i g. 5 einbezogen. Wenn das ->· S Steuersignal ansteht, erhält der Speicher Dateneingangssignale von der Bestimmungssammelleitung DB an Adressen, welche von Steuersignalen ADDR der Steuereinheit bezeichnet werden. In ähnlicher Weise werden Ausgangssignale von einer Speicheradresse abgeleitet, welche von der Steuereinheit bezeichnet wird, und an die Quellenleitung SB angelegt, wenn ein S-* Steuersignal vorhanden ist

Um den gewünschten Algorithmus zur Durchführung der beiden Digitalfunktionen in dem einen einzigen Programmfluß innerhalb eines jeden Analogsignal-Abtastintervalls auszuführen, wird das frühere Beispiel einer Analog-Digital-Umsetzung mit einer Digitalfilterberechnung erneut als Beispiel zur Beschreibung des Programmflusses benutzt. Bei diesem Beispiel ist der Verarbeiterspeicher, dargestellt durch 16-Bit Speicher, in der in F i g. 6 angegebenen Weise auf jede der Zellen in einer bei dem Programm benutzten Zellengruppe aufgeteilt. Hier ist die Speicherstelle 50 für das Partialprodukt PP von Multiplikationsoperationen reserviert. Die Stellen S1 und 52 enthalten Masken, bei denen nur ein Bit die 1-Bedienung annehmen kann. Die Maske bzw. der Ausschnitt an der Speicherstelle 51 enthält eine 1 in der am höchsten bewerteten Bitstelle, d. h. in der am weitesten !inks liegenden Zelle CO. !n ähnlicher Weise hat die Speicherstelle 52 eine 1 in der am geringsten bewerteten Bitstelle, d. h. in der am weitesten rechts gelegenen Zelle Cn. Diese beiden Einzelbit-Masken bzw. -Ausschnitte werden vorzugsweise dazu benutzt, die Grenzen einer zur Berechnung eines einzelnen Digitalfilterabschnitts verwendeten Zellengruppe zu markieren, ohne daß dieser Funktion zugeordnete Grenzzellen notwendig sind. Die Speicherstelle 53 ist für die Speicherung eines Multiplikationsworts MULTfüT Multiplikationsoperationen reserviert. Die Speicherplätze 54 bis 510 dienen der Speicherung von Wörtern, welche die Signale W, WA 1 und WA 2 und die Koeffizienten Bi, B 2, Al bzw. A 2 (Fig. 1) darstellen. Die Speicherstelle 511 ist zur Verwendung als Zwischenspeicherregister 7ΈΜΡ bestimmt, und 512 dient als Multiplizierschaltungs-Bitstellenregister BTR zum Ablegen der Multipüzierschaltungs-Bitstelle während der Multiplikation.

F i g. 7 zeigt das gesamte Flußdiagramm für den Verarbeiter-Programmfluß während einer Abtastperiode, z. B. der Periode T₁ in F i g. 4. Den verschiedenen Blöcken des Diagramms sind in Klammern stehende arabische Zahlen zugeordnet, und entsprechende nummerische Bezeichnungen sind in der nachfolgend angegebenen Programmliste vorhanden, um die Zugehörigkeit der Flußdiagrammblöcke zur entsprechenden Programmkodierung leichter erkennbar zu machen. Erläuternde Angaben folgen der Kodierung für jeden Block.

Zii Beginn der Abtastzeit befindet sich der Verarbeiter in einem HALT-Zustand, in welchem er den Beginn der Abtastzeit Ti abwartet In diesem Zustand liefern die OUT- Flipflops der acht Zellen auf den acht Ausgangsadern das Acht-Bit-Ergebnis einer Digitalfilterberechnung, die zuvor für die Abtastperiode T,-2 ausgeführt wurde. Die Ar.alogform dieses Ergebnisses steht gleichzeitig auf der Leitung 33 in Fig.2 und am X 2-Eingang des Komparator 26 zur Verfügung; jedoch ist das entsprechende Komparatorausgangssignal zu diesem Zeitpunkt unwirksam, da der Verarbeiter 27 zu diesem Zeitpunkt das Ausgangssignal des Komparators nicht liest. Das gleiche Analogausgangssignal auf der Leitung 33 wird gleichzeitig über das Tiefpaßfilter 36 an den Analogausgang übertragen.

Die Kodierung für die Analog/Digital-Umsetzung gemäß Block (1) des Flußdiagramms nach Fi g. 7 ist wie folgt und entspricht dem Umsetzungsflußdiagramm gemäß F i g. 8:

0- 54
51- C

1- B
Eingang://C, 1 — 54

54- OUT

IFC, W- 54

IFC, 52- (LBFF)

RGT, C- A

Λ- C

BROINPUT

51—C

IFC, 54 -Λ

IFC₁A-* 54
Maßstabs-Eingang (wenn erforderlich):

RGT. S 4- A

IFC. 54- A

A-* 54

(1) Eingangs A/D Umsetzung Warten: HALT

Die obengenannte Kodierung setzt das W Register 5 4 in den Gesamt-Null-Zustand zurück und führt die am höchsten bewertete (MSB) Bitmaske (Si) in die C-Steuer-Flipflops aller Zellen ein, um eine Digitalannäherung des Analogsignals einzuleiten. Ferner wird eine 1 in jedes B Steuer-Flipflop eingegeben, so daß das

B-Ausgangssignal zum Sperren der Übertragung für nicht mehr als eine Zelle gleichzeitig niedrig ist, d. h., die Verknüpfungsglieder 37 und 38 in Fig.5 werden inaktiviert, während die Verknüpfungsglieder 39 und 40 betätigt werden können. Bei dem Eingangsbefehl des Programms hat diejenige Einzelzelle, in der das C Flipflop gesetzt ist, eine 1 im ^Register 54 gespeichert und der Inhalt von 54 in allen acht beteiligten Zellen, d.h. die Anfangsdigitaiannäherung, wird zu den OUT- Flipflops übertragen. Danach wird ein neues Verarbeitereingangssignal (auf der Basis des Ausgangssignals des Komparators 26 in Abhängigkeit von der Analogdarstellung des Inhalts der OUT-Flipflops) im 54 nur der C-markierten Zelle gespeichert um den Zustand von 54 in dieser Zelle mit der letzten Annäherung des Analogsignals in Übereinstimmung zu bringen.

Eine Prüfung wird durchgeführt, um festzustellen, ob das Programm zu der am geringsten bewertetecn (LSB) Bitstelle der Digitalannäherung fortgeschritten ist Die Lesesammelleitung RB wird aktiviert, wenn die C-markierte Stelle und der Inhalt von 52, die LSB Maske, in derselben Zelle beide den Zustand 1 haben. Ist dies der Fall, so setzt ein in Klammern stehender Befehl (LBFF) eine nicht gezeigte bistabile Verzweigungssteuerschaltung in der Steuereinheit 23, wodurch der Programmadressenzähler aus der Analog-Digital-Umsetzschleife herausgelangt, wenn eine Verzweigung-auf-Null-Befehl (BRO) erreicht ist Nach der Prüfung erfolgt eine Rechtsverschiebung des Inhalts der C-Flipflops zu den Λ-Steuer-Flipflops benachbarter Zellen, und danach wird der Inhalt dieser /4-Flipflops zu entsprechenden C-Flipflops derselben Zellen übertragen. Zu diesem Zeitpunkt hat nur eine Zelle, und zwar die der M5B-Stelle nächste Zelle, eine auf den 1-Zustand gesetztes C-Flipflop, da die Übertragung auf den Bereich einer Zelle beschränkt war. Wenn die Prüfung RB niedrig gelassen hat und das Verzweigungs-Flipflop rückgesetzt ist, erfolgt eine Rückführung des Programms zum Eingang und eine Wiederholung; der neue Zustand des C-Flipflops leitet eine neue Digitalannäherung ein.

Unter der Annahme, daß die zuvor erläuterte Prüfung die C-markierte Zelle in der L5ß-Stelle gefunden hat,

ruft der BRO Eingangsbefehl keinen Umlauf hervor, und die Analog-Digital-Umsetzung ist abgeschlossen. Das Programm rückt zu einem Abschnitt weiter, in welcher der Inhalt des W-Registers 54 in eine Zweier-Komplement-Darstellung umgesetzt wird. Dies geschieht dadurch, daß die ursprüngliche MSß-Maske von S1 in die C-Steuer-Flipflops eingegeben und danach, sofern C gesetzt ist, der Inhalt des W-Registers S 4 zu A-Steuer-Flipflops und danach das Komplement des Inhalts der A-Flipflops in die C-markierte Zelle zurückübertragen wird, um die Stelle 54 zu speichern. Diese Inversion macht das 54-MSB zum Vorzeichenbit und bewirkt die Zweier-Komplement-Schreibweise, die zuvor beschrieben wurde.

Bei dieser Programmstufe kann gegebenenfalls ein »Maßstabseingang«-Kodierungssegment in das Programm einbezogen werden, wenn feststeht, daß die

Analogsignalabtastung zur Verwendung im übrigen Teil

des Programms auf ein geeignetes maßstabsbezogenes Format gebracht werden muß. Ein typisches Vorgehen des Programmierers besteht darin, daß in das Programm eine geeignete Zahl von Wiederholungen des dargestellten Maßstabscode zur Ausführung der gewünschten Einstellung eingeführt wird. Nimmt man an, daß die analogen Eingangsgrößen größer als das für den Verarbeiter 27 vorgesehene Signal sind, so wird jede Maßstabsgröße durch Rechtsverschiebung des Inhalts des W-Registers 54 um eine Stelle, Wiederherstellung der Vorzeicheninformation in der MSß-Stelle der verschobenen Information und Rückführung des Gesamtergebnisses in 54 erreicht.

(2) Ausgabe des zuletzt berechneten Wertes aus dem Partialproduktregister PP

PP-* A
/FCÄ- PP PP-* OUT

Das Ergebnis der vorhergehenden Abtastperioden-Digitalfilterberechnung wurde, wenn vorhanden, im PP-Register 50 belassen. Es wird jetzt durch die vorhergehende Kodierung zu den A-Steuer-Flipflops übertragen. Das am höchsten bewertete Bit, das von der noch in den C-Flipflops befindlichen MSB Maske bezeichnet ist, wird invertiert, um es aus der Zweier-Komplement-Form in die vom Digital-Analog-"Konverter 28 in der oben beschriebenen Weise benutzte Form der Binärdarstellung zurückzubringen. Das Digitalsignal wird sodann zu den Ot/T-Flipflops übertragen und steht über den Digital-Analog-Wandler 28 und das Tiefpaßfilter 36 als analoges Ausgangssignal zur Verfügung.

(3) B2* WA2-* PP

BlTl: RGT,S6- A

51- B
IFB,56- A
A- 50

52— A A- 5-3- C
LFT, C- A A + C- C
/FC₁O- SO
RGT₁B-* S12
1- B

BIT2: RGT,S3-* A
A- 53

51- B

A · S2- C

LFT, C- A

A + C- 511
S6— A

Ä· O- C

IFB,_O- C

A ■ 50- A

A + 51— B
ίο LFT, C- A

A ® 56— C

C- A

A β 50- C

SIl- B
IFB₁C-* SO

1 * B

RGT,S0-* A

Sl- C

/FCSO- A
A-SO

RGT₁SH-* A

A- S12

A · S2- (LBFF)

BROBIT2
BITi: RGT, S3- A

Si-* B

A ■ S2-* C

LFT₁ C- A

A + C-* SU
SO-A

A ■ S6- C

IfB, Q-* C

A ■ S6— A

A-Sl- B
LFT, C- A

A © SO- C

C- A

A © S6— C

SIl- B
IfB, C- SO

Die vorhergehende Kodierung multipliziert den Koeffizienten B 2 mit der zweifachverzögerten Version des Signals W und liefert das Resultat an das

Partialproduktregister (PP) S 0. Bei dem hier verwendeten Multiplikationsalgorithmus wird jedes Bit der Multiplizierschaltung MULT, ausgehend von LSB bis MSB, abgefragt Wenn es eine Null ist, wird das Register PP vor dem Weiterschalten, nach rechts verschoben; wenn es jedoch eine eins ist, wird der Multiplikand MPC zu dem vorhergehenden Partialprodukt addiert und die Summe nach rechts verschoben und im Register PP vor der Weiterschaltung gespeichert. MULT wird um eine Stelle nach rechts verschoben, und das Prüfprogramm für das neue LSB des MULT wird wieder eingeleitet Wenn das MSB erreicht wird und eine Null ist so ist das zuvor bestimmte Partialprodukt PP das endgültige Ergebnis der Multiplikation. Wenn das MSB eine Eins ist, so ist die Differenz zwischen MULT und dem vorhergehenden Partialprodukt das endgültige Produkt.

Der vorstehende Multiplikationsalgorithmus wird

gemäß F i g. 9 bei der oben beschriebenen Kodierung für den Flußdiagrammblock (3) in Fig.7 benutzt Anfänglich wird die Binärdarstellung des Koeffizienten

B2 vom Register SS zum MULT-Register S3 übertragen.

Beim Befehlsbit 1 wird eine zweifach verzögerte Form des Signals W im WA 2-Register S 6 um eine

ίΐ

Stelle nach rechts in die A-Steuer-Flipflops verschoben. Die MSß-Maske in 51 wird in die ß-Steuer-FIipflops übertragen (wobei die Ein-Zellen-Grenze entfernt wird), und das MSB vom Register 56 wird erneut zu den A-Flipflops übertragen, um das Vorzeichenbit in der nach rechts verschobenen Form von WA 2 wieder einzuspeichern. In dieser Form wird sodann WA 2 aus den A-Flipflops in das PP-Register S 0 übertragen.

Das Partialprodukt PP wird zu Null gemacht, wenn das LSB des MULT Null ist, indem die L5ß-Maske 52 und das Komplement des MULT-Registers 53 über ein UND-Glied in die C-Steuer-Flipflops gegeben werden. Das C-Flipflop in der LSB-Zellenstelle ist daher gesetzt, wenn das LSB der Multiplizierschaltung eine Null gewesen ist, und ist rückgesetzt, wenn diese Bedingung nicht erfüllt ist. Alle anderen C-Flipflops sind jedoch im rückgesetzten Zustand. Der Zustand des C-Flipflops wird nach links in die A-Steuer-Flipflops benachbarter Zellen übertragen, wodurch alle anderen A-Flipflops gesetzt werden, wenn das MULT-LSB Null gewesen ist.

Die Inhalte der A- und C-Flipflops werden jetzt über ODER-Glieder zu den C-Flipflops geleitet, so daß dabei die C-Flipflops gesetzt werden, wenn das MULT-LSB Null gewesen ist. Ein bedingter Befehl IfC ermöglicht das Einschreiben von Null in das PP-Register 50, wo C gesetzt ist. Daher wird das PP-Register auf Null gesetzt, wenn das NULT-LSB Null gewesen ist. Sofern das LSB 1 war, werden alle C-Flipflops zu Null gemacht, wenn die L5ß-Maske mit dem Komplement von MULTdurch ein UND-Glied übertragen wird; der Befehl LFT, C-* A würde alle A-Flipflops rückgesetzt haben, welche ihrerseits alle C-Flipflops rückgesetzt lassen würde; dabei würde der bedingte Befehl das verschobene Partialprodukt ungeändert lassen.

Ein anderer Befehl RCT, ß— 512 bringt das ßPfl-Register 512 mit der MSß-Maske in Ausgangsstellung.

Da die ß-Steuerflipflops in dem zweiten Befehl nach dem Befehl BITi benutzt wurden, sind sie jetzt alle auf 1 gesetzt und begrenzen die Ausbreitung bzw. Übertragung am Anfang der nächsten Multiplikatorbit-Operation.

Bei dem Befehl BIT2 wird der Multiplikand, d. h. der Koeffizient B 2, um eine Stelle nach rechts verschoben und zur Speicherstelle 53 zurückgeführt. Dadurch steht ein neues Bit zur Prüfung als das niedrigste bzw. am geringsten bewertete Bit zur Verfügung.

Die M5ß-Maske 51 wird als Vorbereitung zum Setzen des TEMP- Registers zu den ß-Flipflops übertragen, wenn der Multiplikand LSB eine Eins ist Das verschobene MULT, das sich noch in den A-Steuerflipflops befindet, wird durch die L5ß-Maske in die C-Flinflops übertragen, so daß nur das C-Flipflop in der L5ß-Zelle gesetzt werden kann (alle anderen Cs sind rückgesetzt), und selbst dort nur, wenn das Multiplizier LSB eine Eins ist. Der Zustand des C-Flipflops in der L5ß-Zelle wird nach links in die A-Flipflops benachbarter Zellen übertragen und danach zusammen mit dem neuen Zustand der A-Flipflops über ein ODER-Glied in das ΓίΜΡ-Register 511 übertragen.

Ein Komplement des Multiplikanden im WA 2-Register 56 wird in die A-Flipflops überschrieben und danach das Komplement von A zusammen mit dem vorhergehenden Partialprodukt PPim Register 50 über ein UND-Glied zu den C-Flipflops übertragen, um die Übertragsgeneratoren in einem Additionsalgorithmus zu markieren. Das Doppelkomplement wird hier

benutzt, um ein nachfolgendes Markieren von Übertragslöschern in denselben A-Flipflops zu einem späteren Zeitpunkt ohne Verwendung eines Sperrbefehls Ä ■ SO-* A zu erleichtern. Diese Befehlsart wird wegen einer möglichen Instabilität im A-Flipflop gesperrt, wenn dessen invertiertes Ausgangssignal zur Steuerung seines Zustandes verwendet wird. Ein Sicherungsbefehl IfB, 0 -* C ,setzt C in der Msß-Zelle zurück, um zu verhindern, daß ein Übertrag in die L5ß-Zelle einer benachbarten Zellengruppe überschrieben wird. Jetzt wird der Inhalt des A-Flipflops mit dem Komplement des vorhergehenden Partialprodukts im Register 50 über ein UND-Glied geleitet, und das Ergebnis an die A-Flipflops zum Markieren der Übertragslöscher gekoppelt. Dasselbe Ergebnis wird mit der Ai5ß-Maske über ein ODER-Glied zu den ß-Flipflops übertragen. Diese zuletzt genannte Operation begrenzt die Übertragung des Übertrags von den C-markierten Übertragsgeneratoren, so daß die Übertragung an der am höchsten bewerteten Bitstelle angehalten werden muß, wenn es im Verarbeiter andere Zellengruppen gibt, welche an den Berechnungen dieser besonderen Zellengruppen nicht beteiligt sind. Danach werden zwei Exklusiv-ODER-Operationen durchgeführt, um den Algorithmus zur Addition des ersten Multiplikanden zum vorhergehenden Partialprodukt zu beenden. Das Ergebnis ist das neue Partialprodukt, das zum PP-Register 50 nur dann übertragen wird, wenn das TEMP-Register insgesamt auf Eins gesetzt worden ist, indem eine Eins im LSB des verschobenen Multiplikanden gefunden wird.

Das neue Partialprodukt wird jetzt um einen Platz nach rechts verschoben und das Vorzeichen-Bit in der höchst bewerteten Bitstelle wieder neugestellt.

Die vorhergehende Kodierung durch den Befehl BIT2 wird für Bit 3 bis Bit 7 durch einen Merkzeichenschiebe-Kodeabschnitt ähnlich demjenigen, wie er in der Block(l)-Kodien-ng benutzt wurde, wiederholt, um die bitweise Fortschaltung der aufeinanderfolgenden Näherungen für die Analog-Digital-Umsetzung zu bewirken. Im vorliegenden Fall ist jedoch das ßP-Speicherregister 512 in der Zelle vorgesehen und wird zum Unterbrechen der Programmschleife benutzt, nachdem das MULT-Bh 7 im Multiplikationsprogramm verwendet worden ist. Die A/5ß-Maske im Λ/ßP-Register 512 wird am Ende jedes Bit-2-Kodierungssegments um eine Bitstelle nach rechts verschoben und mit der L5ß-Maske durch ein UND-Glied gegeben, um die Lesesammelleitung RB anzusteuern, wenn das Maskenbit in die L5ß-Position verschoben wird. Ein Fehlen der Abzweig-auf-Null-Operation erlaubt jetzt, daß das Programm zum ß/T-8-Befehl weiterschaltet. Als Alternative zu diesem Kodeabschnitt könnte ein Zähler im Speicher einer der Zellen vorgesehen und weiterge-

schaltet werden, um festzustellen, wann die Überschreibung zum BIT-8 erfolgen soll.

Das Befehlsbit 8 beginnt ein Kodiersegment, bei dem das TEMP-Register 511 in Abhängigkeit vom Binärzustand des verschobenen Multiplikanden LSB erneut gesetzt wird, und dieses Bit ist jetzt auch das MSB oder Vorzeichenbit des unverschobenen Multiplikanden. In diesem Segment wird der nach rechts verschobene Multiplikand nicht in die Position S3 eingespeichert, da diese Form des Multiplikanden nicht mehr benötigt wird. Da das Bit 8 das am höchsten bewerteten Bit des Multiplikanden ist, ist es auch das Vorzeichenbit in der Zweier-Komplementdarstellung. Da die Zweierkomplement-Teilmultiplikation bei der vorhergehenden MuIt-

plikation benutzt wurde, würde die Endoperation in bezug auf das Vorzeichenbit normalerweise eine Bit-Prüfung umfassen, um festzustellen, ob das Bit eine Eins ist oder nicht, i<nd wenn es eine Eins ist, den Multiplikanden vom Partialprodukt abzuziehen. In dem Verarbeiter mit paralleler, in Zellen unterteilter Logik der hier verwendeten Art werden die Zellen jedoch normalerweise von einem in einem Festwertspeicher gespeicherten Mikroprogramm gesteuert Demgemäß ist es nicht zweckmäßig, die Vorzeichenprüfung mit einer nachfolgenden Programmverzweigung durchzuführen, da das Prüfergebnis in verschiedenen Zellengruppen, welche parallel in Abhängigkeit vom gleichen Programm betrieben werden, unterschiedlich sein kann. Daher führt die das höchste Multiplikationsbit umfassende Kodierung zunächst die angegebene Subtraktion und dann eine bedingte Speicheroperation für die Differenz in Abhängigkeit vom Zustand des TEMP Registers 511 aus. Das Substraktionsprogramm wird als übliches Additionsprogramm erkannt, das mit dem Komplement des Partialprodukts im Register 50 durchgeführt wird.

(4) W + PP-*_W

54- A A- 50— C
51- B IfB,Q-* C A-SO-* A A + Si-* B LFT, C- A A e 54- C
C-Λ

In diesem Kodierungssegment wird das neue Partialprodukt, das aus Block (3) abgeleitet ist und das Produkt aus der zweifach verzögerten Form von Wund dem Koeffizienten B 2 darstellt, zu dem jetzt im W-Register 54 vorhandenen ursprünglichen Eingangssignal addiert. Die Additionsoperation ist von derselben Art, wie sie bei der Kodierung für Block (3) nach dem Befehl BIT2 benutzt wurde. Die sich ergebende Summe wird in das W-Register 54 rückgespeichert.

(5) BI * WA 1 - PP

Ein Befehl 57—53 wird zur Übertragung des Koeffizienten Bi in das Λίί/ΙΓ-Register 53 benutzt. Danach wird das Kodierungssegment des Blocks (3} unter Benutzung der Speicherstelle 55 (WA 1) anstelle der Speicherstelle 56 (WA 2) für den Multiplikanden wiederholt.

(6) W + PP^ W

Hier wird die Block-(4)-Kodierung zum Addieren des bei den Block-(5)-Operationen gewonnenen neuen Partidalprodukts zu dem als Summe in den Block-(4)-Operationen gewonnenen revidierten W-Signal benutzt. Die neue Summe wird im W-Register 54 gespeichert.

(7) A 2 * WA 2 - pP

Ein Befehl 510— 53 wird zum Übertragen des Koeffizienten A 2 in das Multiplikationsregister 53 benutzt. Danach wird die Block-(3)-Kodierung wiederholt.

(8) W + PP^- WA 2

In diesem Block wird eine Kodierung wie diejenige gemäß Block (4) zum Addieren des durch die B1- und B 2-Rückkopplungen modifizierten Signals W zu dem durch die Operationen des Blocks (7) abgeleiteten Partialprodukt benutzt Die Summe wird in das Wd2-Register 56 und nicht in das W-Register 54 eingeführt, da das WA 2-Signalformat in der laufenden Abtastzeit nicht mehr benötigt wird. Dadurch steht der Inhalt des W-Registers 54 zur Verwendung in der nächsten Abtastperiode zur Verfügung, nachdem Wfür diese Periode WA 1 wird.

(9) Ai* WAi-* PP

Ein Befehl 59—53 überträgt den Koeffizienten A 1 in das Multiplikationsregister 53. Danach wird die Kodierung des Blocks (3) wiederholt, wobei die Stelle

55 (WA 1) anstelle der Position 56 (WA 2) für den Multiplikanden verwendet wird.

(1O)PP+ WA 2-* PP

In diesem Block wird dieselbe Art der Additionskodierung wie in Block (4) benutzt, um das teilweise modifizierte Ausgangssignal des zweiten Addierers 17 (das nach den Block (8) Operationen im WA 2-Register

56 gespeichei .e Ergebnissignal) zum Partialprodukt aus der Block-(9)-Operation zu addieren und das neue Partialprodukt im PP-Register 50 zu speichern.

(11) WAi-* WA2
55 - A

Λ- 56
W- WdI

54- A A 5
TRA WAIT

Die modifizierten Signaldarstellungen werden zu verschiedenen Signalregistern zur Verwendung in der nächsten Abtastperiode weitergeschaltet Daher wird die einfach verzögerte Form des Signals W (Inhalt der Stelle 55 vom Beginn der Abtastperiode ungeändert) zur Speicherstelle 56 bewegt, um als zweifach verzögerte Form des W-Signals verwendet zu werden. Auf ähnliche Weise wird das W-Signal (das gerade durch die B1- und B 2-Rückkopplungen modifiziert und an der Stelle 54 am Ende der Block-(6)-Kodierung gespeichert wurde) zum einfach verzögerten Signal WA 1 im Register 55. Das Programm wechselt jetzt auf den Befehl WARTEN bei Beginn der Block (1)

so Operation.

Die vorhergehende Programmliste umfaßt angenähert 830 Befehlszeiten zum Ausführen sowohl der Analog-Digital-Umsetzung als auch der Digitalfilterberechnung für die Schaltung gemäß F i g. 2. Ein Verarbeiter mit paralleler, in Zellen unterteilter Logik arbeitet mit einer Taktzeit von 100 Nanosekunden und führt einen neuen Be'ehl in jeder Taktperiode aus. Daher werden zur vollständigen Abwicklung des gesamten, zuvor angegebenen Programms angenähert 83 Mikrosekunden benötigt Bei einem Anwendungsbeispiel wird eine Digitalfilterberechnung für ein tonfrequentes elektrisches Signal, d.h. ein Signal mit einer Bandbreite von angenähert 4 kHz, und eine 8-kHz-Nyqu'st-Abtastfrequenz, durchgeführt. Da sich eine Abtastperiode bei einer solchen Anordnung über 125 Mikrosekunden erstreckt, steht genug Zeit für das vorgenannte Programm zur Verfügung. Das Gesamtprogramm erfordert etwa 65% jeder Periode, und die

Block-(1 )-Kodierung benötigt einschließlich der Analog-Digital-Umsetzung nur etwa 6% einer Periode ohne Maßstabseinführung.

Fig. 10 ist ein vereinfachtes Blockschaltbild einer Weiterbildung der Erfindung gemäß Darstellung in Fig.2 für einen AnwendungJalL bei dem Mehrzellengruppen oder -abschnitte in Reihenschaltung verwendet werden, um ein Filter mit mehr als zwei Pol- und Nullstellen zu verwirklichen. Der Verarbeiter 27' in Fig. 10 weist eine Folge von Mehrzelleneinrichtungen 27a bis 27 ν auf, wobei ν generell eine beliebige Anzahl darstellt, die für die beschriebene Anwendung geeignet ist. Jede Zellenanordnung weist mehrere Zellen CO bis Cn entsprechend F i g. 2 auf.

Die Verarbeiter-Eingangsleitung vom Ausgang des !Comparators 26 ist in Vielfachschaltung mit den Eingangsanschlüssen aller Zellen der Einrichtung 27a verbunden. Die Ausgangsanschlüsse der Zellen der gleichen Einrichtung bzw. Einheit sind mit zugehörigen Eingängen des Digital-Analog-Wandlers 28 verbunden, wie bereits in Verbindung mit Fig.2 beschrieben wurde. Die gleichen Ausgangsanschlüsse sind über Leitungen 43 mit der nächsten Zelleneinheit in der Folge verbunden. Daher füren die ΟΖ/Γ-Leitungen jeder Zellenanordnung direkt zu den /N-Leitungen der nächsten Zellenanordnung der Folge.

Eine Leitung 42 stellt schematisch die in beiden Richtungen wirksame Verbindung der Quellensammelleitungen unter den Zellengruppen in derselben Weise her, so daß diese Sammelleitungen für die zugehörigen Zellen innerhalb einer Gruppe verbunden sind. Bei der in Fig. 10 gezeigten Anordnung ist vorausgesetzt, daß die Leitung 42 die Quellensammelleitung der am geringsten bewerteten Zellenstelle in einer Zellengruppe mit der am höchsten bewerteten Zellenstelle in der nächstfolgenden Zellengruppe in der Folge des Verarbeiters 27' von der Einheit 27a zur Einheit 27 ν verbindet.

Die Arbeitsweise der Anordnung gemäß Fig. 10 entspricht im Prinzip dem Flußdiagramm gemäß F i g. 7. Zwei Abwandlungen sind erforderlich, um das Zusammenwirken unter den Zelleneinheiten bei der Informationsübertragung von Einheit zu Einheit zu gewährleisten. Eine erste Abwandlung umfaßt einen zusätzlichen Block (0) in der Zeichnung nicht dargestellt) zu dem in Fig.7 dargestellten Verfahren unmittelbar vor dem Block (1). Im Block (0) wird der Inhalt des PP-Registers 50 in der letzten Zelleneinheit 27vzum TEMP-Register S11 in der ersten Zelleneinheit 27a übertragen, von wo er nachfolgend an den Digital-Analog-Wandler abgegeben wird. In ähnlicher Weise werden die Inhalte aller anderen PP-Register zum TEMP- Register der nächsten Einheit der Folge übertragen und nachfolgend als Eingangswert dieser Einheit behandelt. Block (1) wird sodann in allen Zellen ausgeführt, um die Analog-Digital-Umsetzung entsprechend der Erläuterung anhand von F i g. 2 abzuwickeln. Die Umsetzung wird nur in der Zelleneinheit 27a wirksam. Andere Zelleneinheiten durchlaufen die gleichen Umsetzungsprogrammschritte zur gleichen Zeit, ohne jedoch Ausgangsergebnisse zu liefern, da sie einander nur gegenseitig ansteuern (oder im Falle der Zelleneinheit 27v funktionslos sind). Am Ende der Analog-Digital-Umsetzung wird ein Ergänzungsblock (2') ausgeführt, um den Inhalt des TEMP-Registers in der Zelleneinheit 27a an den Digital-Analog-Wandler auszugeben und die Inhalte der anderen TEMP-Register in das W-(Eingangs-)-Register 54 derselben Zelleneinheit zu überführen. Sodann werden

-,ο

die Blöcke (3) bis (11) der Fig.7 gleichzeitig in allen Zelleneinheiten bzw. -stufen ausgeführt Die Kodierung für die beiden Abwandlungen, d. h. für die Blöcke (0) und (2') wird nachfolgend angegeben.

(0) PPust TEMPn_n, PP-* TEMP_Nex,
1- B LFT₁B-* A
A- 512
0- B

RGT,S2- A A-* C IfQ 52- A
IfA, 1 — 512
TRNSF 512- B

IfB₁SO-* C LFT, C-* A IfB₁A-* 511
IfB, S X-* (LBFF)

LFT.AX2-* A
A- 512
BROTRNSF
0- B

RGT, 52- C
50- OUT IfCIN-* 511

Die ersten vier Kodierungssegmente führen den PPust — TEMPnnrTeü dieses Blocks aus, um den Inhalt des PP-Registers 50 in der Einheit 27v zum TEMP-Register 511 in der Einheit 27a zu übertragen. Die ersten beiden Segmente setzen Merkbits in der L5ß-Stufe der Register 512 in den Einheiten 27a und 27 v. Durch die zuletzt genannte Operation wird die Ausführung einer Merkbit-Schiebefolge ermöglicht, um die obengenannte Übertragung zu überwachen. Zunächst sind alle B-Flipflops gesetzt, und ihre Zustände werden nach links in A-Flipflops übertragen, um nur das A-Flipflop in der L5ß-Zelle der Einheit 27v rückzusetzen. Danach wird der Zustand des zuletzt genannten Flipflops umgekehrt und in 512 übertragen, um dort nur die LSß-Stufe zu setzen. Dies ist das erste der beiden Merkbits. Um ein ähnliches Merkbit in der Einheit 27a zu erzeugen, werden alle B-Flipflops rückgesetzt und die LSß-Maskcn-(52)-Bits nach rechts in die A-FHpflops übertragen. Dadurch werden alle A-Flipflops in 27a rückgesetzt gelassen und dazu verwendet, dieselben Zellen mit einer C-Marke zu versehen. Jetzt übertragen zwei bedingte Befehle die L5ß-Maske in die A-Flipflops der Einheit 27a und ermöglichen das Setzen der L5ß-Stufe von 512 derselben Einheit, ohne das zuvor in 27vgesetzte 512 Merkbit zu löschen.

In dem 77?N5F-Kodiersegment wird das Partialprodukt aus der Zelleneinheit 27 ν zur Einheit 27a überführt. Die 512-Merkbit werden in die ß-Flipflops eingeführt, und ein bedingter Befehl setzt das C-Flipflop der mit Merkbits versehenen Zellen entsprechend dem zugehörigen Partialproduktbit. Dabei überträgt der Befehl dieses Bit nach links zum A-Flipflop in der mit einem Merkbit versehenen Zelle der Einheit 27a, von wo es zum TEMP-Register S11 übertragen wird.

Eine Merkbitsschiebe-Prüfung bestimmt danach, ob die am höchsten bewertete Bitstelle erreicht wurde oder nicht und verschiebt die Merkbits um eine Stelle nach links. Wenn die A/5ß-Stelle noch nicht erreicht ist, läuft das Programm nach TRNSF zurück. Wenn das MSB

erreicht ist, wird die Programmschleife verlassen.

Schließlich ist es notwendig, das Partialprodukt jeder Zelleneinheit in das TflW-Register der nächsten Einheit in der Folge zu übertragen, ohne das TEMP-Register 511 in der Einheit 27a zu beeinträchtigen. Alle Ä-Flipflops werden rückgesetzt, um eine Übertragung zu ermöglichen, und die LSS-Maske (52) wird nach rechts in die C-Flipflops übertragen, um die C-Flipflops in allen Zellen mit Ausnahme derjenigen, der Einheit 27a zu setzen. Die Inhalte aller PP-Register 50 werden zu den OLTT-FIipflops übertragen, und ein bedingter Befehl ermöglicht die Übertragung der Zustände dieser Flipflops zu den TJHWP-Registem 511 in allen Einheiten, mit Ausnahme der Einheit 27a.

(2') TEMP-+ OUT

^w
OUT

SW-* A IfQA-* 54

In diesem Segment werden die endgültigen Filterberechnungsergebnisse dem Digital-Analog-Wandler an der Einheit 27a zur Verfugung gestellt, und in anderen Einheiten werden die Inhalte der 7£MP-Register in die

in JV-Register 54 überschrieben, um für eine neue Berechnung zur Verfugung zu stehen. Die Übertragung von 511 nach OL/Tschließt das frühere Ergebnis ab. Als nächstes werden alle Zellen, mit Ausnahme derjenigen in der Einheit 27a C-markiert. Der Inhalt des Registers

π 511 wird zu den /4-FIipfIops übertragen, und ein bedingter Befehl für C-markierte Zellen beendet die vorgesehene Einspeicherung der H^-Register54.

Hierzu 5 Blatt Zeichnungen

Claims

Patentanspruch:

Signalverarbeitungsanlage mit einem Komparator, mit einem Datenverarbeiter, der an den Ausgang des !Comparators angeschaltet ist, mit einem Digital-Analog-Wandler, dessen Eingang mit dem Ausgang des Datenverarbeiters verbunden ist und mit einer Rückkopplungsleitung vom Ausgang des Digital-Analog-Wandlers zum Eingang des !Comparators zur Bildung eines Analog-Digital-Wandlers, dadurch gekennzeichnet, daß der Datenverarbeiter (27) zyklisch arbeitet, daß jeder Zyklus einen kurzen und einen langen Abschnitt (Fig.4) aufweist, daß während der kurzen Abschnitte eine Analog-Digital-Wandlung des am Komparator (26) anstehenden Eingangssignals (X^}) und während der langen Abschnitte eine digitale Verarbeitung des umgewandelten Eingangssignals stattfindet und gleichzeitig das Ergebnis der vorherigen digitalen Verarbeitung über den Digital-Analog-Wandler (28) und ein Tiefpaßfilter (36) an den Ausgang gelangt, und daß die Grenzfrequenz des Tiefpaßfilters so bemessen ist, daß in den kurzen Abschnitten auftretende Signale im wesentlichen unterdrückt und in den langen Abschnitten auftretende Signale durchgelassen werden.