DE2321112A1

DE2321112A1 - Elektrische signalverarbeitungsanlage

Info

Publication number: DE2321112A1
Application number: DE2321112A
Authority: DE
Inventors: Allan Joseph Kotwicki
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1972-05-01
Filing date: 1973-04-26
Publication date: 1973-11-22
Also published as: US3789199A; JPS4949552A; SE388518B; FR2183066B1; BE798922A; JPS5751294B2; FR2183066A1; CA979077A; GB1425218A; DE2321112C2; NL7305946A; IT980936B

Description

Western Electric Company, Incorporated Kotwicki 1

Ynrk _T N.Y.. V. St. A.

Elektrische Signalverarbeitungsanlage

Die Erfindung bezieht sich auf eine elektrische Signalverarbeitungsanlage mit einem einen Ausgang und je einen ersten und zweiten Eingang aufweisenden Komparator, der nach Vergleich der Größen von ersten und zweiten, an den ersten bzw. zweiten Eingang angelegten Analogsignale^ am Komparatorausgang ein die relativen Größen der beiden Analogsignale anzeigendes Ergebnissignal entwickelt, mit einem Datenverarbeiter, dessen Eingänge zusammen an den Ausgang des !Comparators angeschaltet sind und der eine Mehrzahl von Ausgängen aufweist, ferner mit einem Digital/ Analog-Konverter zur Umsetzung eines Digitalsignals in eine entsprechende Analogsignaldarstellung, dessen Eingänge jeitfeils mit den Datenverarbeiterausgängen gekoppelt sind, und mit einer Kopplungseinrichtung, weiche die Analogsignaldarstellung an den zweiten Komparatoreingang als zweites Analogsignal ankoppelt.

Es ist bekannt, ein Signal von dar einen Signalform, die für einen Zweck geeignet ist, in eine andere, für einen anderen Zweck geeignete Signalform umzusetzen. Beispielsweise werden elektrische Signale häufig in analoger Form " übertragen, in eine entsprechende Digitalform umgesetzt,

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gespeichert oder verarbeitet und danach zur Weiterver-. wendung in die analoge Form zurückgeführt. Für jede Funktion werden gewöhnlich getrennte Schaltungsanordnungen benutzt. Es gibt bereits einige Systeme,, bei

denen zur Verringerung des gesamten Systemaufwandes eine begrenzte Anzahl von Schaltungselementen von einer Signalmodenkonverterverbindungsanordnung zu einer anderen umgeschaltet werden, um von den Modenkonverterschal tungen zeitlich geteilt zu v/erden. Jedoch wurde dabei der Tandemcharakter der Operationen beibehalten, da jede aktive Schaltung ihre eigenen Operationen im wesentlichen unabhängig von der Funktion einer anderen aktiven Schaltung in einem Realzeitsinne durchführt. D.h., jede aktive Schaltung wird nur durch die Abtastperiodendauer beschränkt, um sicher zu sein, daß sie ihre Operation rechtzeitig beendigt und die neue Stufe in der nächsten Abtastzeit mit neuer Information versorgt. Passive Schaltungselemente können auf diese Weise so geschaltet werden, daß sie in einigen Fällen von mehr als einer, aktiven Schaltung zeitgleich benutzt werden. Aktive Computerschaltungen zum Speichern und Datenverarbeiten sind jedoch mit diesen Operationen sowie mit dem Steuern der Elementen-Schaltfunktionen voll belegt bzw. ausgelastet. Demgemäß sind zwei relativ kostspielige Anlagen für die Analog/Digita-1-Umsetzlogik und für den Computer erforderlich.

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Eine digitale Filterung.ist eine Funktion, an der der Bedarf laufend steigt und die häufig zwischen Signalformumsetzem benötigt wird. Jedoch führte die Schwierigkeit der erforderlichen Verarbeitungsoperationen in weitem Umfang zu einer Digitalfiltersimulation und in nur sehr geringem Umfang zu einer praktischen maschinenmäßigen Ausführung, die in der Lage ist, aus sich heraus auf Echtzeitbasis die digitale Filterfunktion zu erfüllen.

Die vorgenannten Probleme werden, ausgehend von einer Signalverarbeitungsanlage der eingangs angegebenen Art, erfindungsgemäß dadurch gelöst, daß der Datenverarbeiter so aufgebaut ist, daß er eine erste und eine zweite Digitaloperation jeweils in einem ersten, und einem zweiten Abschnitt eines jeden aus einer Vielzahl von sich wiederholenden Abtastintervallen in Bezug auf das erste Analogsignal auszuführen vermag und daß an die Kopplungseinrichtung eine ein Signalfilter aufweisende Ausgangsschaltung angeschaltet ist, welche die Analogsignaleffekte im ersten Abschnitt jedes Abtastintervalls im Vergleich zu den Analogsignaleffekten im zweiten Abschnitt desselben Abtastintervalls unterdrückt.

Ein Vorteil der Erfindung besteht darin, daß mit ihrer Hilfe die Signalform-Umsetz- und Verarbeitungsschaltungen vereinfacht werden.

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Ein weiterer Vorteil der erfindungsgemäßen Ausführung besteht in der Vereinfachung der Durchführung komplexer digitaler Verarbeitungsfunktionen auf Echtzeitbasis.

Außerdem wird in vorteilhafter V/eise wenigstens ein Teil der Signalform-Umsetzfunktiönen und der zusätzlichen Digitalverarbeitungsfunktionen in einer Schaltung kombiniert.

In zweckmäßiger Weise erreicht die Erfindung darüberhinaus eine Vereinfachung der Ausführung digitaler Filteroperationen mit analogen Signalen«

In der Zeichnung zeigen:

Fig« 1 ein Funktionsdiagramm einer bekannten Methode zur Lösung des der Erfindung zugrunde liegenden Problems;

Fig. 2. ein vereinfachtes Block- und Schaltdiagramm einer Anlage zur Ausführung der gleichen Funktionen in der erfindungsgemäß vorgesehenen Weise;

Fig. 3 ein schematisches Schaltbild eines bekannten Digital/Analog-Konverters der in Fig. 2 angegebenen Art; - ■ " .

Fig. 4 ein Kurvenverlauf zur Veranschaulichung der . Funktionsweise des Erfindungsgegenstandes;

Fig. 5 ein vereinfachtes Block- und SchaItdiagramm ein·: Digxtalverarbeiterzelle in der bei der Ausführung gemäß Fig. 2 verwendeten Art;

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Fig. 6 ein Speicherverteilungsdiagramrn für Verarbeiter wellen gemäß Fig. 2 bei der Ausführung eines Digitalfilteralgorithmus;

Fig. 7 ein Flußdiagranim eines Prozesses zum Betreiben der Anlage nach Fig. 2 als Digitalfilter

Fig. 8 ein Flußdiagramm für einen Analog/Digital-Umsetzungsalgorithraus für den in Fig. 7 schematisch dargestellten Prozeß;

Fig. 9 ein Flußdiagramm für einen Multipliations-

algorithmus zur Verwendung in dem Prozeß gemäß Fig. 7; und

d.i. Q
Fig. lO ein Diagramm, das Anwendung der Erfindung auf

ein Filtersystem mit mehreren Filterabschnitten darstellt.

Bei einem Ausführungsbeispiel der Erfindung liefert ein Analogsignalkomparator sein Ausgangssignal an einen Datenverarbeiter, dessen digitale Ausgänge über einen Digital/ Analog-Konverter mit einem Eingang des !Comparators derart verbunden sind, daß im Verarbeiter Digitaldarstellungen der Abtastwerte eines über einen anderen Eingang des Komparators zugeführten anderen Analogsignals periodisch erzeugt werden.

Durch geeignete Programmierung des Datenverarbeiters werden zusätzlich zu der Umsetzung analoger Signale in digitale Form andere digitale Verarbeitungsfunktionen in jederAbtastperiode in Bezug auf die digitale Signaldarstellung ausgeführt. Bei einem Ausführungsbeispiel sind Abschnitte jeder Abtastperiode, in der jede der Verarbeitungsfunktionen ausgeführt wird, von ungleicher

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Länge, und es wird von dem Dig it al/ Analog- Konverterausgangssignal über einen Filter ein Ausgangssignal abgeleitet, das zur Unterscheidung gegenüber dem Verarbeiterausgangssignal in einem wählbaren Abschnitt dieses Intervalls dient.

In zweckmäßiger Weiterbildung der Erfindung wird ein Parallelzellenlogikverarbeiter für die digitalen Verarbeitungsfunktionen verwendet und derart programmiert, daß die Verarbeiterfunktionen sowohl die Analog/Digital-Umsetzung als auch eine aktive digitale Filterung im gleichen Programmfluß für den. Verarbeiter umfassen.

Fig_o 1 zeigt in funktioneller Darstellung eine bekannte Methode, um eine vorgegebene Funktion an einem analogen Signal digital auszuführen. Zu diesem Zweck wird das Analogsignal über einen Analog/Digital-Konverter lO zu einem Eingang einer digitalen Funktionsschaltung· geleitet, welche als Digitalfilter 11 dargestellt ist. Das Filter-Ausgangssignal wird durch eine Verzögerungsschaltung 12 geleitet, welche vorzugsweise eine Verzögerung um eine Abtastperiode in der Operation des Analog , Digital-Konverters 10 bewirkt. Diese Verzögerungsschaltung 12 ist schematisch in den Signalweg in Fig. 1 eingefügt und stellt die Echte.eit-verzögerung zur Durchführung der für den Betrieb des Digitalfilters 11 not-

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wendigen Rechnungen dar. Die verzögerten Digitalsignale am Ausgang der Verzögerungsschaltung 12 werden sodann über einen Digital/Analog-Konverter 13 geleitet, bevor sie weiter übertragen und in umgewandelter Analogform verwendet werden.

Das in Fig. 1 gezeigte Filter stellt eine klassische Konstruktion eines 2-Pol-2-Null Digitalfilters dar. Weniger komplexe Filterformen können verwendet werden, indem in einfacher V/eise ausgewählte Zweige der dargestellten Filterkonstrukt'ion fortgelassen werden. Kompliziertere Fi lter systeme werden in vorteilhafter Weise dadurch aufgebaut, daß zusätzliche Filterabschnitte in besonderer Weise vorgesehen werden, wie dies nachfolgend beschrieben werden wird«,

Digitalsignale X werden bei der Ausführung gemäß Fig. 1 am Filtereingang an einen Eingangsanschluß eines Addierers

16 angelegt. Der Addiererausgang ist mit W bezeichnet und mit einem Eingangsanschluß eines weiteren Addierers

17 sowie mit in Tandernsehaltung liegenden Verzögerungsschaltungen 18 und 19 verbunden. Jede Verzögerungsschaltung führt eine Verzögerung entsprechend einer Abtastperiode im Arialog/Digital-Konverter 10 ein. Das Ausgangs signal der Verzögerungsschaltung 18 ist die eirifach-verzögerte. Form des Addiererausgangssignals W und ist mit U4^ bezeichnet. In ähnlicher Weise ist das Ausgangssignal der

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Verzögerungsschaltung 19 die zweifach-verzögerte Form des Addiererausgangssignals W und ist mit WÄ2 bezeichnet* Das WÜl Signal wird an die Eingänge von zwei Multiplizierschaltungen 20 und 2l angelegt, in denen es vor seiner Übertragung an zusätzliche Eingänge der Addierer .16 und 17 mit Koeffizienten Bl bzw. Al multipliziert wird. In ähnlicher Weise wird das zweifach-verzögerte Signal Vi Δ 2-vor seinem Anlegen an weitere Eingänge der Addierer bzw. 17 mit Koeffizienten B2 und A2 in den Multiplizierschaltungen 22 bzw. 23 multiplizierte Das Ausgangssignal des Addierers 17 ist ein Digitalsignal Y und bildet die modifizierte Digitaldarstellung des Eingangssignals X.

Bei der Ausführung gemäß Fig. 2 werden die zuvor erläuterten Funktionen der Anordnung nach Fig. 1 in einem kombinierten Maschinenformat (hardware format) ausgeführt, wobei die Analog/Digital-Umsetzung und die getrennte Digitalfunktion des Ausgangssignals in einem gemeinsamen Programmfluß eines Digitalverarbeiters ausgeführt werden. Zu diesem Zweck wird das gleiche analoge Eingangssignal, welches dem Konverter 10 in Fig. 1 zugeführt wird, an einen Ein- ■ gangsanschluß Xl einer Komparatorschaltung 26 angelegt. Der Komparator 26 ist in bekannter Weise derart ausgeführt, daß er zwei analoge Eingangssignale vergleichen kann und ein Ausgangssignal entwickelt, das eine erste Spannungsamplitude hat, wenn das zweite analoge· Eingangssignal

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größer als das erste analoge Eingangssignal ist, und eine zweite Spannungsamplitude besitzt, wenn das zweite analoge Eingangssignal kleiner als das erste ist. Dieses Ausgangssignal des !Comparators 26 wird an den Eingang eines Digitalverarbeiters 27 mit paralleler, in Zellen unterteilter Logik angelegt. Der Komparator und der Verarbeiter wirken mit einem Digital/Analog-Konverter 28 zur Durchführung der Analog/Digital-Umsetzung und der gewünschten Digitalfunktion zusammen, d.h. in dem beschriebenen Ausführungsbeispiel zur digitalen Filterung, wobei alle in demselben Programmfluß des Verarbeiters liegen«

Der Ausdruck "Verarbeiter" bedeutet in Verbindung mit dem Verarbeiter 27 eine Maschine oder einen Rechner, der in der Lage ist, mit elektrischen Signalen manipulative Logik, wie UND, ODER und EXKLUSIV ODER, und arithmetische Logik, z.B. Addition und Multiplikation, auszuführen. Ein Verarbeiter dieser Art mit einer Vielzahl von im wesentlichen identischen Zellen wurde bereits angegeben, und ein Beispiel hierfür wird nachfolgend in Verbindung mit Fig. 5 beschrieben. Diese Zellen sind in Fig. 2 die Zellen CO, Cl, C2...Cn. Die Zellen werden von einer Steuereinheit 25 betätigt, welche über eine Ader 24 Steuersignale entsprechend einem Programm liefert

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welches zunächst bei jeder Analogsignalabtastung die
Digitaldarstellung der Abtastamplitude bestimmte Eine
sukzessive Näherungsmethode wird für diese Analog/Digital-Umsetzung benutzt. Zu diesem Zweck sowie für andere, hier erörterte Digitalverarbeitungen, verwendet der Verarbeite; 27vorzugsweise ein 8-Eit Verarbeitungswort. Demgemäß
werden bei dem Verarbeiter 27 gemäß Fig. 2 acht Zellen
benutzt. Diese spezielle Größe ist nur als beispielsweise Möglichkeit anzusehen.

Jede der Zellen im Verarbeiter 27 weist einen Eingangsanschluß zur Aufnahme von durch externe Quellen geliefert? Eingangssignalen auf. Diese Eingangsansch-lüsse für die in Fig. 2 gezeigten Zellen sind mit INO, INl, IM2...INn bezeichnet und alle zusammengeschlossen, so daß sie das Ausgangssignal des Komparators 26 mehrfach aufnehmen. Die
Zellen weisen ferner jeweils einen Anschluß zur Entwickler von Signalen für Schaltungen außerhalb des Verarbeiters
auf, und diese den Zellen gemäß Fig. 2 zugeordneten Schaltungen .sind entsprechend mit 0UTO, 0UTl, 0UT2...0UTn
bezeichnet. Diese Ausgängssignale der Zellen werden jeweils zu Eingangsanschlüssen bO, bl,b2...bn eines vorgespannten Digital/Analog-Konverters 28 übertragen, der
ein entsprechendes analoges Ausgangssignal entwickelt.'

Der Konverter 28 wird von einem Umsetzungs-Impendanzrnesser 29 und einer nachgeschältet Qi Vorspannungsschaltung aus

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einer Spannungsquelle 30 und Widerständen 31 und 32
gebildet. Das Konverterausgangssignal auf einer Schaltungsverbindung 33 wird zu einem zweiten Eingang X2
des Komparators 26 rückgekoppelt. Durch geeignete Wahl der Quellenspannung V und der Widerstandswerte der Widerstände 31 und 32 wird der Gesamtkonverter 28 so vorgespannt, daß er in Abhängigkeit von entweder positiven oder negativen Eingangssignalen wirksam ist. Wenn bO..ebn = lOOOOOOO, so ist die über die Verbindung 33 an den
Komparatoreingang X2 angelegte Spannung Null Volt« Eine Eingangsbedingung bO...bn = 11111111 zeigt eine maximale positive Spannung und bO...bn = 00000000 eine maximale negative Spannung an. Zwischenspannungen werden durch
verschiedene entsprechende Binärzahlen dargestellt;
wenn das höchstbewertete Bit umgekehrt wird, sind die
Zahlen in der Zweier-Komplementform, die bevorzugt für Berechnungen im Verarbeiter 27 verwendet wird.

In der Praxis ist das Netzwerk 29 vorzugsweise als
Viider st and snet zwerk aufgebaut, welches als solches bekannt ist und in Fig. 3 dargestellt ist. Dieses Netzwerk weist eine Serienschaltung von Widerständen zwischen
der Verbindung b?;w Schaltung 33 und Erde auf. Alle Widerstände mit Ausnahme des Endwiderstandes am Erdanschluß haben einen Wider stands v/er t R, während der Erdwiderstand einen Widerstandswert 2R besitzt. Die

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Schaltung bzw. Verbindung 33 liegt über einen weiteren Widerstand 2R am Eingangsanschluß bO der am höchsten bewerteten Bitstelle. Jede der Verbindungen zwischen den Serienwiderständen ist in gleicher Weise mit einem anderen Konverter-Eingangsanschluß in der Eingangsanschlußfolge verbunden, wobei die Verbindung zwischen dem Erdwiderstand 2R und dem vorausgehenden Widerstand R mit dem der am geringsten bewerteten Bitstelle zugeordneten Eingangsanschluß bn des Konverters verbunden ist.

Wie nachfolgend bei der Erörterung der Flußdiagramme gemäß Fig. 7 und 8 gezeigt wird, wird eine Analog/Digital-UmSetzfunktion periodisch durch Kooperation des Komparators 26, des Verarbeiters 27 und des Konverters 28 zum Abtasten des Analogsignals am Komparatoreingang Xl durchgeführt. ' Dabei wird eine sukzessive Näherungsmethode verwendet, und zwar unter Ausnutzung aller acht Verarbeitungswort-Bits ausgehend von der am höchsten bewerteten Bit stelle. Jede digitale Näherung wird an die Anschlüsse bO...bn angelegt und die entsprechende Analogform an den Komparatoreingang X2 angekoppelt«, Danach wird das neue Ausgangssignal des Komparators 26 in der Zelle derjenigen Bitstelle geprüft, welche gerade auf eine Binär 1 gesetzt worden ist. Wenn das Komparatorausgangssignal zeigt, daß die neue Annäherung größer als die Analogsignalamplitude ist, wird das Bit in den Binär Nullzustand gesetzt. Das Programm \vird sodann zur Entwicklung einer

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neuen Näherung an der nächsten, geringer bewerteten Bitstelle fortgesetzt. Wenn die zuerst genannte Annäherung jedoch unter der Analogsignalamplitude liegt, bleibt das Bit in dem Binär 1 Zustand, während das Programm für die nächste, geringer bewertete Bitstelle unter den verschiedenen Verarbeiterzellenstellen fortgesetzt wird.

Der Näherungstestablauf, wie er oben beschrieben wurde, wM so lange fortgesetzt, bis alle acht Bits im Verarbeiter in geeigneten Binärzuständen entwickelt worden sind, um die Analogsignal-Abtastamplitude in digitale Form umzusetzen. Danach liefert das Verarbeiterprogramm die Filterberechnungsergebnisse einer früheren Abtastzeit, d.h. der Abtastperiode T. ^, über den Digital/ Analog-Konverter 28 und ein Tiefpaßfilter 36 an die analoge Ausgangsschaltung. Gleichzeitig mit der Verfügbarkeit dieses Ausgangssignals führt der Verarbeiter 27 eine neue Rechnung für die neue Abtastzeit T. mit dem neuen, gerade festgestellten digitalen Abtastwert durch.

Wie aus Fig. 4 zu sehen ist, ist die Analog/Digital-Umsetzungsausgangszeit % ein relativ kleiner Abschnitt jeder Abtastperiode; und die Digitalfilter-Ausgangszeit benötigt den Rest der Periode. Beide Ausgangssignale

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benutzen die Verbindung bzw«, Schaltung 33 und stehen an Eingang des Filters 36 zur Verfügung. Da nur das gefilterte Ausgangs signal erwünscht ist, hat das Filter 36 eine Grensfrequenz unterhalb einer v/ 2 entsprechenden Frequenz, jedoch oberhalb der Bandbreite des analogen Eingangssignais. Da die Umsetzzeit ein relativ kleiner Teil jeder Abtastperiod.e ist, hat das Filter 36 weit weniger genaue Bemessungsregeln als das berechnete Filter 11.

Wenn eine neue Digitalfilterberechnung für die Abtastperiode T. beendet wurde, hält der Verarbeiter 27 die neuen Berechnungsergebnisse zurück und wartet auf den Beginn einer neuen Abtästzeit T. ^ des analogen Eingangssignals. Zu diesem Zeitpunkt werden die Analog/Digital-Umsetzungs- und Digitalfilterberechnungsfolgen für einen neuen Abtastwert des analogen Eingangssignals wiederholt._

Fig. 5 ist ein stark vereinfachtes Blockschaltbild einer Einzelzelle eines Verarbeiters mit paralleler, in Zellen unterteilter Logik der vorgeschlagenen Art. Dieses vereinfachte Schaltbild wurde zur Erleichterung des Verständnisses der Operation des Verarbeiters 27 in Verbindung mit dem Algorithmus, der zur Durchführung der Analog/ Digita!-Umsetzungs- und Digitalfilterfunktionen in einem Programmfluß beschrieben wird, gewählt. Die Zelle gemäß Fig. 5 wird hier kurz beschrieben, um deren Beziehung

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zur Fig. 2 und zur VerarbeiterSteuereinheit 25 zu beschreiben, welch letztere Steuersignale über die Ader 24 parallel an alle Zellen des Verarbeiters entsprechend den Mikroprogramminstruktionen liefert und aus den Zellen nur ein Signal auf einer LeseSammelleitung RB aufnimmt. Kleine dreieckige Anschlußzeichen an gewissen Leitungen in Fig. 5 bedeuten, daß die zugehörigen Leitungen zum Aderstrang 24 gehören, Knemonische Bezug szeichen werden in Fig. 5 zur Vereinfachung der Assoziation des Zellendiagramms mit der Programmliste verwendet, welche nachfolgend als Zusatz zum vorgenannten Algorithmus angegeben wird.

In Fig. 5 sind die Außenanschlüsse der Zelle über eine Zelleneingangsschaltung INi und eine Zellenausgangsschaltung OUTi hergestellt. Die dargestellte Zelle steht mit benachbarten Zellen in globalen Übertragungs- oder Markierungsoperationen über eine Quellensammelleitung SB in Verbindung. Globale Ausgangssignale von der Zelle werden direkt über die Quellensammelleitung an die globale Logik der benachbarten Zelle geleitet. Globale Eingangs sign ale von benachbarten Zellen v/erden über globale Kopplungsverknüpfungsglieder 37 und 38 aufgenommen, welche es der Zelle möglich machen, nach Maßgabe von Steuersignalen LFT oder RGT der Steuereinheit

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an Ihrer Qu el lensamme!leitung FB aufnahmebereit für eine rechte oder eine linke Zelle zu sein«. Diese globale Eingangsverbindung hängt auch von dem Binärzustand einer bistabilen Zellensteuerschaltung B ab. Die bistabile Schaltung B muß sich im Rücksetζzustand befinden_r um ein B Ausgangssignal auf einem zur Gatteransteuerung geeigneten Spannungspegel zu erzeugen, damit globale Eingangssignale zur Quellensammelleitung SB durchgesteuert werden· Ein zusätzliches globales Eingangssignal zur Zelle "wird durch weitere globale Kopplungsverknüpfungsglieder 39 und 40 von benachbarten Zellen-Quellensammelleitungen an eine Bestimmungssammelleitung DB der in Fig. 5 dargestellten Zelle geliefert. Auch diese Verbindung wird von der rechten Zelle durch das LFT Globalsteuersignal oder von der linken Zelle durch das RGT GlobalSteuer signal hergestellt. Neben den zuvor erwähnten e.xternen Verbindungsschaltungen und der globalen Verbindungslogik laufen auch alle anderen Zelleneingangsschaltungen bzw. -Verbindungen von der Verarbeitersteuereinheit 25 über die Adergruppe 24.

Die Zelle gemäß Fig. 5 verwendet vier gleich bewertete bistabile Steuerschaltungen oder Fllpflop-Schaltungen A£,C und OUT. Diese bistabilen Schaltungen, die im folgenden einfach "Flipflops" genannt werden, entnehmen

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Datensignale von der Bestimmungs- oder Ergebnisleitung DB, wenn der bistabile Schaltungseingang durch ein geeignetes Steuersignal getastet ist. So steuert beispielsweise ein Steuersignal ->A die Eingangsverknüpfungsglieder zum A-Flipflop in jeder Zelle des Verarbeiters 27 zur Aufnahme von Datensignalen aus der Bestimmungsleitung DB dieser Zelle an. Binär 1 und Binär 0 Ausgangsverbindungen liefern A und Ä" Signale vom Flipflop A an eine Logik. Diese Logik ist ein Universallogikelement zur Kopplung von Signalen aus der Quellenleitung SB zur Bestimmungsleitung DB nach Maßgabe einer geeigneten Logikoperation, welche durch OP-CODE Steuersignale von der Steuereinheit gewählt wird.

Die Binär 1 Ausgänge von Steuer Flipflops B und C sind zur Quellenleitung durchverbunden, wenn Steuersignale B-* oder C-> zur Verfugung stehen» Binär 0 Ausgangssignale der B und C Steuer Flipflops werden an eine Aktivierungslogik geleitet und wirken mit Zustandssteuersignalen IfB bzw. IfC zusammen. Die Aktivierungslogik liefert ein Signal an eine Schaltung 41 zur Steuerung der Gewinnung von Bestimmungsleitungssignalen als Funktion des Zustandes der B und/oder C Flipflops.

Ein 16-Bit Speicher is.t ebenfalls in die Zelle gemäß Fig. 5 einbezogen, 'denn das ->S Steuersignal ansteht,

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so erhält der Speicher Dateneingangssignale von der Bestimmungssammelleitung DB auf Adressen, welche von Steuersignalen ADDR der Steuereinheit bezeichnet werden. In ähnlicher V/eise v/erden Ausgangs signale von einer Speicheradresse abgeleitet, welche von der Steuereinheit bezeichnet wird, und an die Quellenleitung SB angelegt, wenn ein S^ Steuersignal vorhanden ist..

Um den gewünschten Algorithmus zur Durchführung der beiden Digitalfunktionen in dem einen einzigen Programmfluß innerhalb eines' jeden Analogsignal-Abtastintervalls auszuführen, wird das frühere Beispiel einer AnaLog/ Digital-Umsetzung mit einer Digitalfilterberechnung erneut als Beispiel zur Beschreibung des Programmflusses benutzt. Bei diesem Beispiel ist der Verarbeiterspeicher, dargestellt durch 16-Bit Speicher; in der in Fig.- 6 angegebenen Weise auf jede der Zellen in einer bei dem Programm benutzten Zellengruppe aufgeteilt« Hier ist die Speicherstelle SO für das Partialprodukt PP von Multiplikationsoperationen reservierte Stellen Sl und S2 enthalten Masken, bei denen nur ein Bit die Binär 1 Bedingung annehmen kann. Die Maske bzw« der Ausschnitt an der Sp eicher stelle Sl enthält eine Binär in der am höchsten bewerteten Bitstelle, d.h. in der am weitesten links liegenden Zelle CO. In ähnlicher Weise hat die Speicherstelle S2 eine Binär 1 in der

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am geringsten bewerteten Bitstelle, d.h. in der am weitesten rechts gelegenen Zelle Cn. Diese beiden Einzelbit-Masken bzw. -Ausschnitte werden vorzugsweise dazu benutzt, die Grenzen einer zur Berechnung eines einzelnen Digitalfilterabschnitts verwendeten Zellengruppe zu markieren, ohne daß dieser Funktion zugeordnete Grenzzellen notwendig sind, Die Speicherstelle S3 ist für die Speicherung eines Multiplikationsworts MULT für MuItxplikationsoperationen reserviert. Die Speicherplätze S4 bis SlO dienen der Speicherung von Worten, welche die Signale Vi, Vi Δΐ und Vi&2 und die Koeffizienten Bl, B2, Al bzw. A2 (Fig. 1) darstellen. Die Speicherctelle SH ist zur Verwendung als Zwischenspeicherregister TEMP bestimmt, und Sl2 dient als Multiplizierschaltungs-Bitstellenregister BTR zum Erhalten der Spur der Multiplikationsschaltungs-Bitstelle während der Multiplikation.

Fig. 7 zeigt das gesamte Flußdiagramm für den Verarbeiter-Programmfluß während einer Abtastperiode, z.B. der Periode T. in Fig. 4. Dan verschiedenen Blöcken des Diagramms sind in Klammern stehende arabische Zahlen zugeordnet, und entsprechende numerische Bezeichnungen sind in der nachfolgend angegebenen Programmliste vorhanden, um die Zugehörigkeit der Flußdiagrammblöcke zur entsprechenden Programmkodierung leichter erkennbar

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zu machen. Erläuternde Angaben folgen der Kodierung für jeden Blocke

Zu Beginn der Atiastzeit befindet sich der Verarbeiter in einem HALT Zustand, in welchem er den Beginn der Abtastzeit T. abwartet. In diesem Zustand entwickeln die OUT Flipflops der acht Zellen auf den acht Ausgangsadern das Acht-Bit Ergebnis einer Digitalfilterberechnung, die zuvor für die Abtastperiode T-_₂ ausgeführt wurde. Die Analogform dieses Ergebnisses steht gleichzeitig an der Schaltung 33 in Fig. 2 und am X2 Eingang des Koraparators 26 zur Verfügung; jedoch ist das entsprechende Komparator—" ausgangssignal zu diesem Zeitpunkt unwirksam, da der Verarbeiter 27 zu diesem Zeitpunkt gerade nicht das Ausgangssignal der Komparators liest. Das gleiche Analogausgangs— signal von der Schaltung 33 wird natürlich gleichzeitig über das Tiefpaßfilter 36 an den Analogausgang übertragen.

Die Kodierung für die Analog/Digital-Uitisetzung gemäß Block (1) des Flußdiagramms nach Fig. 7 ist wie folgt und entspricht dem Umsetzungsflußdiagramm gemäß Fig. 8:

(!) Eingangs A/D Umsetzung-^W

Warten: HALT
0*S4

Eingang: IfC,

S4-*OUT
IfC,IN*S4

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IfC,S2> (LBFF) RGT,C-»A

BRO INPUT

IfC,S4*A If C, A J, S 4

Maßstabs-Eingang (wenn erforderlich)

RGT,S4*A IfC,S4}A

Die obengenannte Kodierung setzt das Vi Register S4 in den Gesamt-Null-Zustand zurück und führt die am höchsten bewertete Bit (MSB) Maske (Sl) in die C Steuer-Flipflops aller Zellen ein, um eine Digitalannäherung des Analogsignals einzuleiten. Ferner wird eine Binär in jedes B Steuer-Flipflop eingegeben, so daß das B Ausgangssignal zum Sperren der globalen Übertragung für nicht mehr als eine Zelle gleichzeitig niedrig ist. D,h., die globalen Verknüpfungsglieder 37 und 38 in Fig. 5 werden inaktiviert, während die globalen Verknüpfungsglieder 39 und 40 betätigt werden können. Bei der Eingangsinstruktion des Programms hat die Einzelzelle, in der das C Flipflop gesetzt ist, eine Binär 1 im W Register S4 gespeichert; und der Inhalt von S4 in allen acht beteiligten Zellen, d.h. die Anfangsdigitalannäherung, wird zu den OUT Flipflops übertragen. Danach wird ein neues Verarbeitereingangssignal (auf der Basis des Ausgangssignals des Komparators

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26 In Abhängigkeit von der Analogdarstellung des Inhalts der OUT Flipflops) im S4 nur der C-markierten Zelle gespeichert, um den Zustand von S4 in dieser . Zelle mit der letzten Annäherung des Analogsignals in Übereinstimmung zu bringen.

Eine Prüfung wird durchgeführt, um festzustellen, ob das Programm zu der am geringsten bewerteten Bit (LSB) Stelle der Digitalannäherung fortgeschritten ist; und die Lesesammelleitung RB wird aktiviert, wenn die C-markierte Stelle und der Inhalt von S2, die LSB Maske, in derselben Zelle beide den Binärzustand 1 haben. Ist dies der Fall, so setzt eine parenthetische Instruktion (LBFF) eine nicht gezeigte bistabile Verzweigungssteuerschaltung in der Steuereinheit 25, so daß der Programmadressenzähler befähigt wird, eine Signalentnahme aus der Analog/Digital-Umsetzschleife vorzunehmen, wenn eine Verzweigung der NULL (BRG) Instruktion erreicht ist. Nach der Prüfung erfolgt eine Rechtsverschiebung des Inhalts der C Flipflops zu den A Steuer-Flipflops benachbarter Zellen; und danach wird der INhalt dieser A Flipflops zu entsprechenden C Flipflops derselben Zellen übertragen. Zu diesem Zeitpunkt hat nur eine Zelle, und zwar die der MSB Stelle nächste Zelle, ein auf den Binär 1 Zustand gesetztes C Flipflop, da die Übertragung auf den Bereich

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einer Zelle beschränkt war. Wenn die Prüfung RB niedrig gelassen hat und das Verzweigungs-Flipflop rückgesetzt ist, erfolgt eine Rückführung des Programms zum Eingang und eine Wiederholung; der neue Zustand des C Flipflops leitet eine neue Digitalannäherung ein.

Unter der Annahme, daß die zuvor erläuterte Prüfung die C-markierte Zelle in der LSB Stelle gefunden hat, ruft die BRO EingangsInstruktion keinen Umlauf bzw. keine Rückkopplung hervor, und die Analog/Digital-Umsetzung ist abgeschlossen. Das Programm rückt zu einem Abschnitt zum Umsetzen des Inhalts des W Registers S4 in eine 2s Komplementärdarstellung weiter. Der zuletzt genannte Vorgang erfolgt dadurch, daß die ursprüngliche MSB Maske von Sl in die C Steuer-Flipflops eingegeben und danach, sofern C gesetzt ist, den Inhalt des V/ Registers S4 zu A Steuer-Flipflops und danach das Komplement des Inhalts der A Flipflops in die C-markierte Zelle zurücküberträgt, um die Stelle S4 zu speichern. Diese Inversion macht das S4 MSB zum Vorzeichenbit und bewirkt die Zweier-Komplement Schreibweise,wie zuvor beschrieben wurde.

Bei dieser Programmstufe kann gegebenenfalls ein "Maßstabseingang" Kodierungssegment in das Programm einbezogen werden, wenn feststeht, daß die Analogsignalabtastung zur Verwendung im übrigen Teil des Programms

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auf ein geeignetes maßstabbezogenes Format gebracht werden muß. Ein typisches Vorgehen des Programmierers besteht darin, daß in das Programm eine geeignete Zahl von Wiederholungen des dargestellten Maßstabs kurz zur Ausführung der gewünschten Einstellung eingeführt wird«, Nimmt man an, daß die analogen Eingangsgrößen größer als das für den Verarbeiter 27 vorgesehene Signal sind, so wird jede Maßstabsgröße durch Rechtsverschiebung des Inhalts des W Registers 54 um eine Stelle, Wiederentwick-r lung der Vorzeicheninformation in der MSB Stelle der verschobenen Information und Rückführung des Gesamtergebnisses in S4 erreicht.

(2) "Zuletzt berechneter Ausqanqswert von PP

If C,
PP^OUT

Das Ergebnis der vorhergehenden Abtastperioden-Digitalfilterberechnung wurde, wenn vorhanden, im PP Register"SO belassen,. Es wird jetzt durch die vorhergehende Kodierung zu den A Steuer-Flip flops übertragen. Das am höchsten bewertete Bit, das von der noch in den C Flipflops befindlichen MSB Maske bezeichnet ist, wird invertiert, um es aus der Zweier-Komplement-Form in die vom Digital/Analog-Konverti 28 in der oben beschriebenen Weise" benutzte Form der Binärdarstellung zurückzubringen. Das Digitalsignal wird sodann zu den OUT Flipflops übertragen und steht über den Digital/ Ana Log-Konverter 28 und das Tiefpaßfilter 36 als analoges Ai:: gangssignal zur Verfügung.

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B2*WZ\2 -> PP	*se +a*	B	S3 -> A	A	B	SO > A
SS -» S3	ϊ Β	S3	¹ -> C	. C
BITl: RGT,	se -> a	k B	-> B	SO + A
Sl 1}	so	: -> c	C ^ SO	SO
IfB,	k A	C^A	Sl 2 ^ A
A ±	I + C	> SIl	Sl 2
S2 -i	C^A	A	^ (LBFF)
A'S2	* C	¹ ^ C	BIT 2
LFT,	0 9· SO	o^c	S3 -> A
A+C	B -> Sl 2	■> A	. B
IfC,	•*"B	*- c**
RGT,	C * A	C^A
¹ -*	^ C	-> SIl
BIT 2: RGT,	A
A +	■* ^c
■ Sl -i	0 ^ C
A'S2	^ A
LFT,	•^ B
A+C	C -»A
	-> C
A'SO	1027
IfB₁
A^#"SO
A₊Sl
LFT,
A$S6
C ·*
A®SO
SlI
IfB,
1 ->
RGT,
Sl -i
IfC,
A >
RGT,
A ^
A'S2
BRO
BITS: RGT,
- si i
A^#S2
LFT,
A+C .
SO ^
A"S6
IfB,
A°S6
A-Sl
LFT,
A^SO
309847/

A&S6 -> C

SIl + B- :

IfB, C ^ SO

Die vorhergehende Verschlüsselung bzw. Kodierung multipliziert den Koeffizienten B2 mit der zweifachverzögerten Version des Signals W und liefert das Resultat an das Partialproduktregdster SO. Bei dem hier verwendeten Multiplikationsalgorithmus wird jedes Bit der Multiplizierechaltung MULT, ausgehend von LSB bis MSB, abgefragt. Wenn .es eine NULL ist, wird das PP vor dem Weiterschalten nach rechts verschoben; wenn es jedoch eine EINS ist, wird der Multiplikand MPC zu dem vorhergehenden Partialprodukt addiert und die Summe nach rechts verschoben und im PP Register vor der Weiterschaltung gespeichert. MULT wird um eine Stelle nach rechts verschoben, und das Prüfprogramm für das neue LSB des MULT wir wieder eingeleitet. Wenn das MSB erreicht wird und eine NULL ist, so ist das zuvor bestimmte Partialprodukt PP das endgültige Ergebnis der Multiplikation. Wenn das MSB eine EINS ist, so ist die Differenz zwischen MULT und dem vorhergehenden Partialprodukt das endgültige Produkt.

Der allgemeine Multiplikationsalgorithmus wird in der oben beschriebenen Art zu ,der vorhergehenden Kodierung für den Figur 7-Flußdiagrammblock (3) gemäß Fig. 9 benutzt. Anfänglich wird die Binärdarstellung des Koeffizienten B2 vom Register S8 zum MULT.Register S3 übertragen. ,

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Beim Instruktionsbit 1 wird eine zweifach verzögerte Form des Signals W im WA₁2 Register S6 um eine Stelle nach rechts in die A Steuer-Flipflops verschoben. Die MSB Maske in Sl wird in die B Steuer-Flipflops übertragen (wobei die Ein-Zellen-Gjcaize für die Globaloperationen entfernt wird), und das MSB vom Register SQ wird erneut zu den A Flipflops übertragen, um das Vorzeichenbit in der nach rechts verschobenen Form von wieder einzuspeichern. In dieser Form wird sodann W^&2 aus den A Flipflops in das PP Register SO übertragen.

das Das Partialprodukt PP wird zu Null gemacht, wenn LSB des MULT Null ist, in dem die LSB Maske S2 und das Komplement des MULT Registers S3 über ein UND Glied in die C Steuer-Flipflops gegeben werden. Das C Flipflop in der LSB Zellenstelle ist daher gesetzt, wenn das LSB der Multiplizierschaltung eine NULL gewesen ist, und istrückgesetzt, wenn diese Bedingung nicht erfüllt ist. Alle anderen C Flipflops sind jedoch im rückgesetzten Zustand. Der Zustand des C Flipflops wird nach links in die A Steuer-Flipflops benachbarter Zellen übertragen, wodurch alle anderen A FJipflops gesetzt werden, wenn das MULT LSB NULL gewesen ist.

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Die Inhalte der A und C Flipflops werden jetzt über ODER-Glieder zu den C Flipflops geleitet, so daß dabei die C Flipflops gesetzt werden, wenn das MULT LSB NULL gewesen ist. Ein bedingter Befehl IfC ermöglicht das Einschreiben von NULL in das PP Register SO, wo C gesetzt ist» Daher wird das PP Register auf NULL gesetzt, wenn das MULT LSB KULL gewesen ist. Sofern das LSB Binär 1 war,werden alle C Flipflops zu NULL gemacht, wenn die LSB Maske mit dem Komplement von MULT durch ein UND-Glied übertragen" wird; die Globalinstruktion LFT, C -a A würde alle A Flipflops rückgesetzt haben, welche ihrerseits alle C Flipflops rückgesetzt lassen würde; dabei würde die bedingte Instruktion das verschobene Partialprodukt ungeändert lassen.

Eine andre Globalinstruktion RGT, B. 4 Sl2 bringt das BPR Register Sl2 mit der MSB Maske in Ausgangsstellung.

Da die B Steuerflipflops in dem zweiten Befehl nach der BITl Instruktion benutzt wurden, sind sie jetzt alle aufde Binär 1 Bedingung gesetzt und begrenzen ■ die Globalausbreitung bzw. -Übertragung am Anfang der nächsten Multiplizier-Bit-Operation.

Bei dem Befehl BIT2 wird der Multiplikand, d.h. der Koeffizient B2, um eine Stelle nach rechts verschoben und zur Speicherstelle S3 zurückgeführt. Dadurch steht ein

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neues Bit zur Prüfung als das niedrigste bzw. am geringsten bewertete Bit zur Verfugung.

Die MSB Maske Sl wird als Vorbereitung zum Setzen des TEMP Re'gisters zu den B Flipflops übertragen, wenn der Multiplikand LSB eine Binär Eins ist. Das verschobene MULT, das sich noch in den A Steuerflipflops befindet, wird durch die LSB Maske in die C FlipiLops übertragen, so daß nur das C Flipflop in" der LSB Zelle gesetzt werden kann (alle anderen Cs sind rückgesetzt), und selbst dort nur, wenn das Multiplizier LSB eine Binär Eins ist. Der Zustand des C Flipflops in der LSB Zelle wird nach links in die A Flipflops benachbarter Zellen übertragen und danach zusammen mit dem neuen Zustand der A Flipflops über ein ODER Glied in das TEMP Register SIl übertragen.

Ein Komplement des Multipli]candinhalts W^ 2 Registers S6 wird in die A Flipflops überschrieben, und danach das Komplement von A zusammen mit dem.vorhergehenden PP im Register SO über ein UND Glied zu den C Flipdops übertragen, um die Übertragsgeneratoren in einem Additionsalgoritmus zu markieren. Das Doppelkomplement wird hier benutzt, um ein nachfolgendes Markieren von Übertragslöschern (CARRY annihilators) in denselben A Flipflops zu einem späteren Zeitpunkt ohne Verwendung eines A .SO-^ A Sperrbefehls zu erleichtern. Diese Befehlsart v;ird wegen einor möglicher. IräzabiLität im

' ■ 3 08847/1027

A Flipflop gesperrt, wenn dessen invertiertes Ausgangssignal zur Steuerung seines Zustarides verwendet wird. Eine Sicherungsinstruktion IfB, 0<->C setzt C in der MSB Zelle zurück, um zu verhindern, daß ein Übertrag in die LSB Zelle einer benachbarten Zellengruppe überschrieben wird. Jetzt wird die richtige Form des Inhalts des A Flipflops mit dem Komplement des vorhergehenden Partialprodukts im Register SO über ein UND Glied geleitet, und das Ergebnis an die A Flipflops zum Markieren der Übertragslöscher gekoppelt. Dasselbe Ergebnis wird mit der MSB.Maske über ein ODER Glied zu den B Flipflops übertragen. Diese zuletzt genannte operation begrenzt die Übertragung des Übertrags von den C-markierten Übertairegeneratoren, so daß die Übertragung an der am höchsten bewerteten Bitstelle , angehalten werden muß, wenn es im Übertrager andere Zellengruppen gibt, welche an den Berechnungen dieser besonderen Zellengruppen nicht beteiligt sind. Danach werden zwei Exklusiv-ODER-Operationen durchgeführt, um den Algoritmus zur Addierung des ersten Multiplikanden mit dem vorhergehenden Partialprodukt zu beenden. Die sich ergebende Form ist das neue Partialprodukt und wird zum PP Register SO nur dann übertragen, wenn das TEKP Register in die Gesamt-EINS-Bedingung gesetzt worden ist, indem 'eine Binär Eins im LSB.des verschobenen Multiplikanden gefunden wird.-

Das neue Partialprodukt wird jetzt um einen Platz nach rechts verschoben und das Vorzeichen-Bit in der höc'r.zt.

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bewerteten Bitstelle wieder entwickelt.

^Die vorhergehende Kodierung von dem Befehl BIT2 wird für Bit 3 bis Bit. 7 durch ein geeignetes Schiebe-Flacj. -Segment einer Kodierung ähnlich derjenigen, wie sie in der Block(l) Kodierung benutzt wurde, wiederholt, um die bitweise Fortschaltung der aufeinanderfolgenden Näherungen für die Analog/ Digital-Umsetsung zu bewirken. Im vorliegenden Fall ist jedoch das BPR Speicherregister S12 in der Zelle vorgesehen und wird zum Unterbrechen der Programmschleife benutzt, nachdem das MULT-Bit 7 im Multiplikationsprogramm verwendet worden ist. Die MSB Maske im MBP Register S12 wird am Ende jedes Bit 2 Kodierungssegments um eine Bitstelle nach rechts verschoben und mit der LSB Maske durch ein UND-Glied gegeben, um die Lesesammelleitung RB anzusteuern, wenn das Maskenbit in die LSB Position verschoben wird. Ein Fehlen der Abzweig-NULL-Operation (branch-on—ZERO operation) erlaubt jetzt, daß das programm zur BIT8 Instruktion weiterschaltet. Als Alternative zur Schiebe— flag— ethode könnte ein Zähler im Speicher einer der Zellen vorgesehen werden und entsprechend einem früheren Vorschlag der Anmelderin weitegeschaltet werden, um festzustellen, wann die Überschreibunq zum BITS erfolgen soll.

Dan Beiohlobit 8 beginnt ein Kodiorsegment:, bei dem dan TKV.l' Rr-f-'i.l-.r-r .'ill in Abhängigkeit: vorn B.i närzur.tand des

3 09847/1027

verschobenen Multiplikanden LSB erneut gesetzt wird, und dieses BIT ist jetzt auch das MSB oder Vorzeicher.bit des unverschobenen Multiplikanden. In dLese.m Segment ■ wird der nach rechts verschobene Multiplikand nicht in der Position S3 eingespeichert, da diese Form des MuItipiikan dan nicht mehr benötigt wird. Da das Bit 8 das· am höchsten bewertete Bit des Multiplikanden ist, ist es auch das Vorzeichenbit in der Zweierkomplement·- darstellung. Da die Zweierkomplement-Teilmultiplikation bei der vorhergehenden Multiplikation benutzt wurde, würde die Endoperation in Bezug auf das Vorzeichenbit normalerweise einen Bittest umfassen, um festzustellen, ob das Bit eine Binär Eins ist oder nicht, und wenn es eine Binär Eins ist, den Multiplikanden vom Partialprcduk: abzuziehen. In dem Verarbeiter mit paralleler, in Zellen unterteilter Logik der hier verwendeten Art werden die ■Zellen jedoch normalerweise von einem Nurlesespeicher gespeicherten Mikroprogramm gesteuert. Demgemäß ist es nicht zweckmäßig, den Vorzeichentest mit einer nachfolgenden Prograrnmverzweigungsoperation durchzuführen, da das Testergebnis in verschiedenen Zellengruppen, welche parallel in Abhängigkeit vom gleichen Programm betrieben werden, unterschiedlich sein. kann. Daher fuhrt die das höchste Multiplikationsbit umfassende Kodierung' zunächst die angegebene Subtraktion durch und führt eine bedingte Speicheroperation der Differenz in Abhängigkeit vom Zustand des TEMP Registers SIl au.s Das Substre kticr.'. programm wird als übliches Aciditionsprogramm erkannt, aas

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mit dem Komplement des Partialprodukts im Register SO durchgeführt wird.

(4) W -t-PP->W

S4-> A
J.SO ^ C

IfB, 0^C
A. SO-) A
A+S1-» B
LFT, C *> A
A@S4-> C
C~) A
AQSO-) C
C -» S4

In diesem Kodxerungssegment wird das neue Partialprodukt, das aus Block (3) abgeleitet ist und das Produkt aus der zweifach verzögerten Form von W und dem Koeffizienten B2 darstellt, mit dem jetzt im W Register S4 vorhandenen ursprünglichen Eingangssignal addiert. Die Addilonsoperation ist von derselben Art, wie sie bei der Kodierung für Block (3) nach dem Befehl BIT2 benutzt wurde. Die sich ergebende Summe wird in das W Register S4 rückgespeichert.

(5) Bl*WΔ 1-»ΡΡ

Ein Befehl S7*± S3 wird zur Übertragung des Koeffizienten Bl in das MULT Register S3 benutzt. Danach wird das Kodxerungssegment des Blocks (3) unter Benutzung der

309847/1027 _v

Speicherstelle S5 (WAl) anstelle der Speicherstelle " S6 (W^ 2) für den Multiplikanden wiederholt.

(6) W+PP-? VJ

Hier wird die Block (4) Kodierung zum Addieren des bei den Block (5) Operationen gewonnenen neuen Partialprodukts zu dem als.Summe in den Block (4) Operationen gewonnenen revidierten Vi Signal benutzt. Die neue Surnme_i wird im W Register S4 gespeichert.

(7) A2*WA2 -j PP '

Ein Befehl SlO-) S3 wird zum Über tagen des Koeffizienten A2 in das Multiplikationsregister S3 benutzt. Danach wird,die Block (3) Kodierung wiederholt.

(8) W₊PP-) Wd 2

In diesem Block wird eine Kodierungwie diejenige gemäß Block (4) zum Addieren des durch die Bl und B2 Rückkopplungen modifizierten Signals Vi zu dem durch die Operationen des Blocks (7) abgeleiteten Partialprodukt benutzt. Die Summe wird in das VJA 2 Register S6 und nicht in das W Register S4 eingeführt, da das Wa 2 Signalformat in der laufenden Abtastzeit nicht mehr benötigt wird. Dadurch steht der Inhalt des W Registers S4 zur Verwendung in der"'nähsten Abtastperiode zur Verfügung, nachdem VJ für diese Periode W Δ 1 wird.

(9) A1*WA l 4 PP .

Ein Befehl S9-> S3 überträgt den Koeffizienten Al in das Multiplikationsregister S3. Danach wird die Kodierung des Blocks (3) wiederholt, wobei die Stelle S5 (VJdI)

309847/1027

anstelle der Position S6 (ViA2) für den Multiplikanden verwendet wird.

(10) PP+w4 2-f PP

In diesem Block wird dieselbe Art der Additionskodierung wie in Block (4) benutzt, um das teilweise modifizierte Ausgangssignal des zweiten Addierers 17 (das nach den Block (8) Operationen im WA2 Register S6 gespeicherte Ergdcnissignal) ZUTi Partialprodukt aus der Block (9) Operation zu addieren und das neue Partialprodukt im PP Register SO zu speichern.

(11) WA 1 ·» W./J2
- - " S5 .·* A
A -> S6
W -3 WAl
S4 ■} A
A ■) S5
TRA WAIT '

Die modifizierten SignaldarStellungen werden zu verschiedenen Signalreg-istern zur Verwendung in der nächsten Abtastperiode weitergeschaltet.· Daher wird die einfach verzögerte Form des Signals W (Inhalt der Stelle S5 vom Beginn der Abtastperiode ungeändert) zur Speichersteile S6 bewegt, um als zweifach verzögerte .Form des VJ SigreLs verwendet zu werden. Auf ähnliche Weise wird das W Signal (das gerade von den Bl und B2 Rückkopplungen modifiziert und an der Stelle S4 am Ende der Block (6)

-.30 98 4 77 10 27-..,

Kodierung gespeichert wurde) zum einfach verzögerten Signal W/^l im Register S5. Das Programm wechselt jetzt auf den Befehl V/ARTEN bei Beginn der Block (l) Operation.

Die vorhergehende Prograsmliste umfaßt angenähert 830 Befehlszeiten zum Ausführen -sowohl der Analog/Digital-Umsetzung als auch der Digitalfilterberechnung für die Schaltung gemäß Fig. 2. Ein Verarbeiter mit paralleler, in Zellen unterteilter Logik der dem älteren Vorschlag entsprechenden Art arbeitet mit einer Taktzeit von 100 Nanosekunden und führt einen neuen Befehl in jeder Taktperiode aus. Daher werden zur vollständigen Abwicklung des gesamten, zuvor angegebenen Programms angenähert 83 Mikrosekunden benötigt.Bei einem Anwendungsbeispiel wird eine Digitalfilterberechnung für ein tonfrequentes elektrische Signal, d.h. ein Signal einer Bandbreite von angenähert 4 kHz, und eine 8 kHz Nyquist Abtastfrequenz durchgeführt. Da sich eine Abtastperiode bei einer solchen Anordnung über 125 Mikrosekunden erstreckt, steht eine große Zeit zur Beendigung des vorgenannten Programms zur Verfugung. Das Gesamtprogramm-erfordert etwa 65 % jeder Periode, und die Block (1) Kodierung benötigt einschließlich der Analog/ Digital-Umsetzung nur etwa 6 % einer Periode ohne Maßstahseinführung.

Fig. 10 ist ein vereinfachtes Block- und Schaltdiagramm einer Zusatzeinrichtung der Erfindung gemäß Darstellung in Fig. 2 für einen Anwendungsfall, bei dem M ehr ζ eil en gru pe ί r.

• · 309847/1027

oder -abschnitte in Tandemschtltung verwendet werden, um ein Filter mit mehr als zwei Pol- und Nullstellen zu ergänzen. Der Verarbeiter 27' in Fig. 10 weist eine Tandemfolge aus Mehrzelleneinrichtungen 27a bis 27v auf, wobei ν generell eine beliebige Anzahl darstellt, die für die beschriebene Anwendung geeignet ist. Jede Zellenanordnung weist mehrere Zellen CO bis Cn entsprechend Fig. 2 auf.

Die Verarbeifcer-Eingangslei-tung vom Ausgang des Komparators 26 ist in Vielfachschaltung mit den Eingangsanschlüssen aller Zellen der Einrichtung 27a verbunden. Die Ausgangsanschlüsse der Zellen der gleichen Einrichtung bzw. Einheit sind mit zugehörigen Eingängen des Digital/Analog-Konverters 28 verbunden, wie bereits in Verbindung mit Fig. 2 beschrieben wurde. Die gleichen Ausgangsanschlüsse sind über Schaltungen 43 mit der nächsten Zelleneinheit in der Tandemfolge verbunden. Daher führen die 0UT Leitungen jeder Zellenanordnung direkt zu den IN-Leitungen der nächsten Zellenanordnung der Folge.

Eine Schaltung 42 stellt schematisch die in beiden· Richtungen wirksame Verbindung der Quellensammelleitungen unter den Zellengruppen in derselben Weise her, sodaß diese Sammelleitungen für die zugehörigen Zellen innerhalb einer Gruppe verbunden sind. Bei der in Fig. 10 gezeigten Anordnung ist vorausgesetzt, daß die Schaltung

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- 38 - ■ - ■ ■■.

42 die Quellensammelleitung der am geringsten bewerteten Zellenstelle in einer Zellengruppe mit der am höchsten bewerteten Zellenstelle in der nächstfolgenden Zellengruppe in der Folge des Verarbeiters 27' von der Einheit 27a zur Einheit 27v verbindet.

Die Operationsweise der Anordnung gemäß Fig. 10 entspricht im Prinzip dem Prozeßdiagramm gemäß Fig. 7. Zwei Abwandlungen sind erforderlich, um das Zusammenwirken unter den Zelleneinheiten bei der Informationsübertragung von Einheit zu Einheit zu gewährleisten. Eine erste Abwandlung umfaßt einen zusätzlichen Block (0) (in der Zeichnung nicht dargestellt) zu dem.in.Fig. dargestellten Prozeß unmittelbar vor dem Block (1). Im Block (0) wird der Inhalt des PP Registers SO in der letzten Zelleneinheit 27v zum TEMP Register SIl in der ersten Zelleneinheit 27a übertragen, von wo er nachfolgend an den Digital/Analog-Konverter abgegeben wire In ähnlicher Weise werden die Inhalte aller anderen PP Register zum TEMP Register der nächsten Einheit der Folge übertragen und werden nachfolgend als Eingangswert dieser Einheit behandelt. Block (1) wird sodann in allen Zellen ausgeführt, um die Analog/Digital-Umsetzung entsprechend der Erläuterung anhand von Fig.

Die
abzuwickeln. Umsetzung wird nur in der Zelleneinheit 27a wirksam. Andere Zelleneinheiten durchlaufen die gM.eheπ Umsetzungsprogrammschritte zur gleichen Zeit, ohne jedoch Ausgangsergebnisse zu liefern, da sie einander nur ansteu?

309847/1027

(oder im Falle der Zelleneinheit 27v funktionslos sind). Am Ende der Analog/Digital-Umsetzung wird ein Ergänzungs— block (2^f) ausgeführt, um den Inhalt des TEMP Registers in der Zelleneinheit 27a an den Digital/Analog-Konverter auszugehen und die Inhalte der anderen TEMP Register in das VJ (Eingangs-) Register S4 derselben Zelleneinheit zu überführen. Sodann werden die Blöcke (3 bis 11 der Fig. 7) gleichzeitig in allen Zellerieinheiten bzw. -stufen ausgeführt. Die Kodierung für die beiden Abwandlungen, d.h. für die Blöcke (0) und (2') wird nachfolgend angegeben.

^{(0) PP}Lasf*^TEMP First

PP *

TRNSF

ι ->	B
LFT	,B ■* A
Ä ->	S 12
0->B
RGT	,S2-}A
A-)C
IfA	', 1^S 12
S12	-f B
IfB	, SO ^ C
LFT	,C-^A
IfB	, A i S 11
IfB	, Sl -i
1 -i	B
LFT	, S12 4 A
A -^	S 12
BR	0 TRKSF

(LBFF)

309847/1027"

O ■) B

RGT, S 2 4 C

SO -} OUT

IfC, IN 4 S 11

Die ersten vier Kodierungssegmente führen den PP₁. .

-) TEMP„. , Teil dieses Blocks aus, um den Inhalt des First '

PP Registers SO in der Einheit 27v zum TEMP Register Sl'J in der Einheit 27a zu übertragen. Die ersten beiden Segmente setzen Flags in der LSB Stufe in den Registern S12 der Einheiten 27a und 27v. Durch die zuletzt genannte Operation wird die Ausführung einer Schiebeflagfolge ermöglicht,, um die obengenannte Übertragung zu überwachen. Zunächst sind alle B Flipflops gesetzt, und ihre Zustände werden nach links in A Flipflops übertragen, um nur das A Flipflop in der LSB Zelle der Einheit 27v rückzusetzen. Danach wird der Zustand des zuletzt genannten Flipflops umgekehrt und in S12 übertragen _r um dort nur die LSB Stufe zu setzen. Dies ist das erste der beiden Flags. Um ein ähnliches Flag in der Einheit 27a zu entwickeln, werden alle B Flipflops rückgesetzt und die LSB Masken-(S2) Bits nach rechts in die A Flipflops übertragen. Dadurch werden alle A Flipflops in 27a rückgesetzt gelassen und dazu verwendet* dieselben Zellen mit einer C-Marke zu versehen. Jetzt übertragen zwei bedingte Befehle die LSB Maske in die A Flipflops der Einheit 27a und ermöglichen das Setzen der LSB Stufe von S12 derselben Einheit ohne das zuvor in 27v gesetzte S12 Flag zu löschen.

• ■ 309847/1027

In dem TRKSP Kodiersegment wird das Partialprodukt aus der Zelleneinheit 27v zu einem Zeitpunkt zur Einheit 27a überführt. Die S12 Flags werden in die B Flipflops eingeführt, und ein bedingter Befehl setzt das C Flipflop der mit Flags versehenen Zellen entsprechend dem zugehörigen Partxalproduktbxt. Dabei überträgt die Globalinstruktion dieses Bit nach links zum A Flipflop in der mit einem Flag versehenen Zelle der Einheit 27a, von wo es zum TEMP Register SIl übertragen wird.

Ein Schiebeflagtest bestimmt danach, ob die am höchsten bewertete Bitstelle erreicht wurde oder nicht und verschiebt die Flagbits um eine Stelle nach links. Wenn die MSB Stelle noch nicht erreicht ist, läuft das Programm nach TRNSF zurück; und wenn das MSB erreicht ist, wird die Programmsdleife verlassen.

Schließlich ist es notwendig, das Partialprodukt jeder Zelleneinheit in das TEMP Register der nächsten Einheit der Tandemfolge zu übertragen, ohne das TEMP Register SIl in der Einheit 27a zu beeinträchtigen. Alle B Flipflops werden rückgesetzt, um eine Übertragung zu ermöglichen, und die LSB Maske (S2) wird nach rechts in die C Flipflops übertragen, um die C Flipflops in allen Zellen mit Ausnahme derjenigen, der Einheit 27a, zu setzen. Die Inhalte aller PP Register SO werden zu den OUT Flipflops übertragen, und ein bedingter Befehl ermöglicht die Übertragung der Zustände dieser Flipflops

■ ■ 309847/1027

zu den TEMP Registern SIl in älen. Einheiten, mit Ausnahme der Einheit 27a. - ■ .

( 2' ) TEMP -4 OUT

^TEMP(Nicht 27a) ^ ^W

SIl ^ OUT

0 -» B

RGT, S 2 -* C
SIl -> A
IfC, A 4 S4

In diesem Segment werden die endgültigen Filterberechnungs— ergebnisse dem Digital/Anälog-Konverter an der Einheit 27a zur Verfugung gestellt, und in anderen Einheiten werden die Inhalte der TEMP Register in die W Register S4 überschrieben, um für eine neue Berechnung zur Verfugung zu stehen. Die Übertragung von SIl nach OUT schließt das frühere Ergebnis ab. Als nächstes werden alle Zellen, mit Ausnahme derjenigen in der Einheit 27a C-markiert. Der Inhalt des Registers SlI wird zu den A Flipflops übertragen, und ein bedingter Befehl für C-markierte Zellen beendet die vorgesehene Einspeicherung der VJ Register S4.

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Claims

Patentansprüche

[JlJ Elektrische Signalverarbeitungsanlage mit einem einen Ausgang und je einen ersten und zweiten Eingang aufweisenden Komparator, der nach Vergleich der Größen von ersten und zweiten, an den ersten bzw. zweiten Eingang angelegten Analogsignalen an seinem Ausgang ein die relative Größe der beiden Analogsignale anzeigendes Ergebnissignal entwickelt, mit einem Datenverarbeiter, dessen Eingänge zusammen an den Ausgang des !Comparators angeschaltet sind und der eine Mehrzahl von Ausgängen aufweist, ferner mit einem Digital/ Analog—Konverter zur Umsetzung eines Digitalsignals in eine entsprechende Analogsignaldarstellung, dessen Eingänge jeweils mit den Datenverarbeiterausgängen gekoppelt sind, und mit einer Kopplungseinrichtung, welche die Analogsignaldarstellung an den zweiten Komparatoreingang als zweites Analogsignal ankoppelt, dadurch gekennzeichnet, daß der Datenverarbeiter (27) so aufgebaut ist, daß er eine erste und eine zweite Digitaloperation jeweils in einem ersten (T) und einem zweiten Abschnitt eines jeden aus einer Vielzahl von sich wiederholenden Abtastintervallen Ct,._₁,'^.> ¹^. ₁) in Bezug auf das erste Analogsignal auszuführen vermag, und daß an die Kopplung; einrichtung (33) eine ein Signalfilter (36) aufweisende Ausgangsschaltung angeschaltet ist, welche die Analogsicr

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effekte im ersten Abschnitt jedes Abtactintervalls im Vergleich zu den Analogsignaleffekten im zweiten Abschnitt desselben Abtastintervalls unterdrückt.
2. Signalsverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß durch die erste Digitaloperation des Datenverarbeiters (27) an dessen Ausgängen (OUT 0 - OUT η) eine Digitaldar stellung der Größe einer Abtastung des ersten Analogsignals entwickelbar ist und die zweite Digitaloperation des Datenverarbeiters aus einer Berechnung einer vorgegebenen Modifikation der Digitaldarstellung besteht.
3. Signal verarbeitunc^anl age nach Anspruch 2, dadurch gekennzeichnet, daß die ersten und zweiten Abschnitte jedes Abtastintervalls von unterschiedlicher Dauer sind.
4. Signalverarbeitungsanlage nach Anspruch 3, dadurch gekennzeichnet, daß das Signalfilter (36) ein passives Tiefpassfilter ist, dessen Grenzfrequenz so bemessen ist, daß es Signale im ersten Abschnitt des Abtastintervalls im wesentlichen unterdrückt und Signale.im zweiten Abschnitt des Abtastintervalls überträgt.

30 98 Λ 7 / 1027