DE2451235C2 - Schaltungsanordnung für ein digitales Filter - Google Patents

Description

30 Die Erfinduu^ betrifft eine Schaltungsanordnung gemäß dem Oberbegriff des einzigen Patentanspruchs.

Wenn *,·_* eine Probe zum Zeitpunkt (i—k) eines zu filternden Signals χ ist, dann läßt sich der Wert Y₁ des gefilterten Signals zum Zeitpunkt /aus dem Ausdruck

ableiten, wobei die a* konstante Koeffizienten sind, die eine Funktion der Kenngrößen des gev. löschten Filters sind. Ein Filter, das die Operation gemäß Gleichung (1) durchzuführen vermag, wird als Transversalfilter mit η

?l 40 Koeffizienten bezeichnet Die Probe Y-, läßt sich aber auch aus einem Ausdruck ableiten, der die zuvor berechne-

|| ten Werten Yi-k verwendet Dies läßt sich mit einem sogenannten Rekursivfilter erreichen, das Werte Y, liefert,

ώ die eine Gleichung der Art

,v, n/2 n/2

^:i ⁴⁵ Y₁ - Σ «**i-* + Σ h ■ Yi-k (2)

i)5 für eine Anzahl von π Koeffizienten befriedigen, die die gleiche ist wie für das oben erwähnte Transversalfilter.

f' Man sieht, daß unabhängig davon, ob das Filter ein Transversalfilter oder ein Rekursivfilter ist, die Werte y, 50 des gefilierten Signals ausgedrückt werden können als

P 55 ■ ' -■ " -

'v,i wobei λ die Koeffizienten a und b und die z,_* die zu filternden Datenproben yi-k und/oder x,-t darstellen.

If. Somit sind also zur Berechnung von y,- im allgemeinsten Fall η Multiplikationen und somit π Multiplizierer erforderlich. Da Multiplizierer recht teure Schaltungen sind, wäre es im höchsten Maße erwünscht, ihre Anzahl

ig auf einen möglichst geringen Wert zu verringern. Es sind bereits einige Filterschaltungen vorgeschlagen worden,

|| 60 bei denen die Anzahl der erforderlichen Multiplizierer um etwa 50% herabgesetzt werden kann. Eine solche

^¹ Verringerung stellt eine wesentliche Verbesserung dar und wäre bei vielen Anwendungsgebieten bereits voll-

|i kommen zufriedenstellend. Bei den Anwendungen jedoch, die eine beträchtliche Anzahl von Filtern erfordern,

ti wären solche Schaltungen weniger vorteilhaft.

P Es sind auch andere Filterschaltungen bekannt, mit denen unter Verwendung von Multiplexverfahren die

ψ 65 verschiedensten Funktionen verwirklicht werden können. Der Hauptbestandteil dieser bekannten Filter ist ein

Sv Speicher zur Abspeicherung der Partialergebnisse der durch Gleichung (3) zusammengefaßten Operationen.

[{! Die Proben der Signale χ,-* und y,-k werden in Schieberegistern eingespeichert und dienen zum Adressieren

: ί eines Speichers, wobei das Ergebnis y, durch einfache Operationen erhalten wird, die Daten aus dem Speicher

geholt, akkumuliert und verschoben werden. Ein solches Filter ist beispielsweise in der DE-OS 21 58 378 beschrieben.

Die Kosten für diese Filter können jedoch prohibitiv hoch werden, da die Größe des erforderlichen Speichers eine Exponentialfunktion der Anzahl der Koeffizienten ist und weil auch der Akkumulator eine relativ komplizierte Einrichtung darstellt Außerdem, wenn immer die Übertragungsfunktion des Filters geändert werden muß, dann muß auch der gesamte Speicherinhalt des Speichers modifiziert werden. Daraus ergibt sich, daß man einen Hilfsspeicher zur Abspeicherung all der für die gewünschten Übertraglingsfunktionen zu verwendenden Koeffizienten benötigt, sowie eine Recheneinheit, die auf Anforderung die im Hauptspeicher abzuspeichernden neuen partiellen Ergebnisse berechnet

Entsprechendes gilt für in digitales Filter gemäß dem Oberbegriff des Patentanspruchs, das aus der britischen Patentschrift 12 14 371 bekannt ist

Folglich ist es die Aufgabe der vorliegenden Erfindung, ein digitales Filter uinter Verwendung eines Speichers zu schaffen, dessen Speicherinhalt von der Übertragungsfunktion des Filters unabhängig ist Diese Aufgabe wird durch die im Patentanspruch angegebenen Merkmale gelöst

Die Erfindung wird nunmehr anhand eines Ausführungsbeispiels in Verbindung mit den Zeichnungen näher beschrieben. In den Zeichnungen zeigt

Fig. I ein schematisches Blockschaltbild einer bevorzugten Ausführungsform eines gemäß der Erfindung aufgebauten Filters,

Fig. 1 a Taktimpulsdiagramme zur Darstellung der zeitlichen Verhältnisse in der Schaltung geT Iß F ig. 1,

F i g. 2a und 2b schernatisehe Darstellungen eines in dem Filter gemäß der Erfindung einsetzbarsn Datenspeichers und

F i g. 3 ein Blockschaltbild einer weiteren Ausführungsform des erfindungsgemäß aufgebauten Filters.

Wie bereits erwähnt, ist die Gleichung, die die Proben Werte des gefilterten Signals befriedigen müssen, im wesentlichen die gleiche, unabhängig davon, ob ein Transversalfilter oder ein Rekursivfilter benutzt wird. Das Grundprinzip der vorliegenden Erfindung läßt sich auf beide Arten von Filter anwenden. Der Einfachheit halber wird im folgenden nur ein Transversalfilter beschrieben. Die einem solchen Filter zugeordnete Gleichung ist

= Σ °k

30

Daher:

2 Y₁ = Σ Od-* W - Σ *?-i - Σ*2 = V, + K- + W, (4)

1 1 1

wobei:

^

w= - Σ4·

50

Wird y, aus Gleichung (4) abgeleitet, so genügt eine einfache Addition, um den Ausdruck W, zu erhalten, der für ein gegebenes Filter konstant ist Die beiden Ausdrücke U, und V- lassen sich in relativ einfacher Weise dadurch erhalten, daß man als Grundschaltelement einen Speicher benutzt, der die Quadrate der Werte einer Folge von digitalisierten Worten einspeichert, wobei dieser Speicher im folgenden ah Quadraturspeicher bezeichnet werden soll. Will man nunmehr £/, erhalten, so ist es lediglich nötig, die Operation Xjt = Äy_*-l-a*duichzuführen und den Quadraturspeicher mit dem Wert von Xk zu adressieren und dann die aus dem Speicher abgerufenen Worte aufzuaddieren. Die einzelnen Elemente, die den Ausdruck V, bilden, lassen sich auch aus dem Quadraturspeicher in der Weise ableiten, daß man a*=0 setzt Nimmt man beispielsweise an, daß die Eingangsworte, die die Proben in χ·-Form und auch die Koeffizienten darstellen, aus drei signifikanten Bits bestehen, d. h. drei Bits zur Definition ihrer Amplitude, dann können alle Worte X mit Hilfe von vier Bits definiert werden. Man erhält dann jedes X² durch Addressieren des Speichers unter Verwendung des Wertes X= x+ a, wie dies in Tabelle 1 dargestellt ist.

	1	22	21	2°	24	X7	51	235	0	2J	22	2'	2°
Tabelle	Adresse X	0	0	0		2'			0	0	0	0	0
	2'	0	0	1	0			0	0	0	0	1
0	0	1	0	0	26	25	0	0	1	0	0
0	0	1	1	0	0	0	1	1	0	0	1
0	1	0	0	0	0	0	1	0	0	0	0
0	1	0	1	0	0	0	0	1	0	0	1
0	1	!	0	0	0	0	1	0	1	0	0
0	1	1	1	0	0	0	0	0	0	0	1
0	0	0	0	0	0	0	1	0	0	0	0
0	0	0	1	0	0	1	0	0	0	0	1
	0	1	0	0	0	1	1	0	1	0	0
	0	1	1	0	1	0	1	1	0	0	1
	1	0	0	0	1	0	0	0	0	0	0
	1	0	1	1	1	1	0	1	0	0	1
	1	1	0	1	1	1	0	0	1	0	0
	1	1	1	1	0	0		0	0	0	1
			1	0	1
			1	0
		1	1

In Fig. 1 ist schematisch eine bevorzugte Ausführungsform der Erfindung gezeigt Für die folgende Beschreibung sei angenommen, daß die Proben der x-Form des zu filternden Signals in der Weise codiert sind, daß der Code sowohl Vorzeichen als auch Amplitude darstellt, etwa in der Weise, daß die entsprechenden binären Worte ausschließlich aus einem, das Vorzeichen der Probe und aus mehreren, die Amplitude der Probe kennzeichnenden Bits besteht. Die letztgenannten Bits werden sequentiell aufgenommen und einer Vorrichtung zugeführt, die eine zeitliche Kompression der Daten durchführt. Diese Vorrichtung läßt die Proben in solcher Weise umlaufen, daß während des Zeitintervalls zwischen zwei aufeinanderfolgenden Eingangworten *, und xv-i am Eingang des Filters, wie dies noch im einzelnen beschrieben werden soll, eine Anzahl von früher aufgenommenen Proben zur Verfügung steht Diese Operation kann beispielsweise durch eine Kompressionsschaltung durchgeführt werden, wie sie in der französischen Patentanmeldung Nr. 73 37 741 der Anmelderin vom 23. Oktober 1973 beschrieben ist Diese Schaltung enthält ein schnell arbeitendes Schieberegister und zugeordnete logische Schaltkreise. Es sei jedoch darauf verwiesen, daß für die vorliegende Erfindung alle Bits eines vorgegebenen Wortes χ in Parallelform vorliegen und den /4-Eingängen einer Paralleladdierstufe ADDt zugeleitet werden, während an den ß-Eingängen die Koeffizienten a* zugeführt werden, die von einem mit KOEFbctcunmstcn Speicher kommen. Das von ADD\ kommende Ausgangssignal dient zur Adressierung des Quadraturspeichers, der hier mit SQ- ROM bezeichnet ist Das von diesem Speicher abgerufene Wort gelangt an eine Inverterstufe /|. Jedes vom Speicher SQ-ROMabgerufene Wort wird daher entweder unmittelbar oder nach Inversion dem Eingang Ceiner zweiten parallelen Addierstufe ADDi zugeleitet Der direkte Übertragungsweg verläuft über ein UND-Glied A 1, das durch ein logisches Signal T2 betätigt wird und ein ODER-Glied 01. Wird Inversion verwendet dann verläuft der Übertragungsweg über die Inverterstufe /, ein UND-Glied A 2, das durch den Komplementwert des Signals T2, d. h. 7*2 betätigt wird und das ODER-Glied 01. Das von der Addierstufe ADDi ausgangsseitig abgegebene Wort wird entweder über eine Gruppe von Torschaltungen G1 an ein Register R 1 abgegeben, wenn das Signa! T3 eine logische Eins ist oder aber über eine Gruppe von Torschaltungen G 2 an ein Register R 2, wenn das Signal T3 den logischen Wert null hat Die Ausgangssignale von R 1 und R 2 werden dem Eingang D der Addierstufe ADD₂ über eine Gruppe von Torschaltungen G 3 zugeleitet Der Eingang D nimmt das von R 1 kommende Ausgangssignal über ein UND-Glied A 3 und ein ODER-Glied O 2 auf, wenn das Signal Tl einen logischen Wert eins aufweist und nimmt andererseits das Ausgangssignal von R 2 über ein UND-Glied A 4 und ein ODER-Glied O 2 auf, wenn Ti den logischen Wert null aufweist Außerdem liefert das Ausgangssignal von R 2 das gefilterte Signal Y am Ausgang Vf, während das Ausgangssignal von R1 Information über die Energie des gefilterten Signals am Punkt Ve liefert Es sei darauf hingewiesen, daß die Schaltkreise, wie sie bei Λ, Gi, G 2 und G 3 dargestellt sind, auf jeder der Leitungen vorhanden sind, über die die Bits des diese Leitungen zugeführten Wortes laufen, da alle Bits eines gegebenen Wortes parallel verarbeitet werden.

Bevor die Arbeitsweise der in Fig.! dargestellten Schaltung näher beschrieben wird, erscheint es doch wertvoll zu sein, darzulegen, daß weniger Operationen als angenommen notwendig sind, um den Ausdruck V,- zu erhalten. Da

ist, so folgt daraus:
V₁ = V_i-_l -jcf_,

Man kann V-, daher einfach dadurch erhalten, daß man den Ausdruck V,-\, den man zuvor zur Bestimmung von Yi-x berechnet hat, auf den neuesten Stand bringt Das erfordert aber nicht mehr als zwei zusätzliche Bezugnahmen auf den Speicher SQ-ROM.

Zur Erläuterung der Arbeitsweise des Filters sei beispielsweise angenommen, daß das Filter sechs Koeffizienten S] bisashat rnd daß die Worte der Form χ in der in Fig. lagezeigten Folge am Ausgan ..er Datenkompressionsschaltung verfügbar sind. Man kann sich dann den Datensignalzug von Datensignalen der Form χ als aus Folgen bestehend vorstellen, deren Dauer gleich der Abtaslpcriodc Tdes zn filternden Signals ist. Während jeder dieser Perioden muß das Filter den Wert Y, berechnen, der die Gleichung s

γ, = Σ ^flA' */-*

Zt-I

befriedigen muß.

Der während der zweiten, in Fig. la gezeigten Periode berechnete Abtastwert kann daher ausgedrückt werden als

&i +a*,x\ + aeXo-

Wird dieser Wprt Vg aus dem Ausdruck
(a ι + X₅)² + (a₂ + X4? + (az + X₃)² + fa₄ + x₂f + (a$ + x, )² + (a₆ + x₀)⁷

berechnet, dann wird es erforderlich, den Korrekturausdruck (W+ 14), ausgedrückt als Tj

'

davon abzuziehen, wobei

= α}+α\+α]+αΙ+αΙ+αΙ

ist und Wfür jedes gegebene Filter einen konstanten Wert hat.
Der nächste Wert Yt hat dann den Wert

Yi = a ι χβ + aiXi + ajx* + 34X3 + a&

und demgemäß ist sein Korrekturwert (W+ VV) gleich

"

4 -4 -4 -4 -4 -4 - Σ^α*

V₆)-4+4-

45

Der Übergang von Y^ auf V7 erfordert also die neue Berechnung des Korrekturwertes, die in einfachster Weise durch Addition von Af₀ ² und Subtraktion von Xe² erzielt wird. Jede Folge von Operationen zur Bildung eines Abtastwertes des gefilterten Signals endet mit einer partiellen Neuberechnung des Korrekturausdrucks. Beispielsweise am Ende der Periode, die der Bildung von Yi vorausging, lag am Eingang A der Addierstufe ADDi das Signal X& während am Eingang B eine Null lag. Das Ausgangssignal der Addierstufe ADD\, X= x$ wurde dann zur Adressierung des Speichers SQ-ROM benutzt, der das Signal χς¹ lieferte. Da das Signal ΎΪ zu diesem Zeitpunkt den logischen Wert eins (T2=0) hatte, wurde Xe² durch die Inverterstufe /invertiert und über das UND-Glied A 2, das ODER-Glied 01 an den Eingang C der Addierstufe ADD₂ abgegeben. Da das Signal 7*1 ebenfalls den logischen Wert eins aufwies, wurden der Inhalt des Registers R1, nämlich der Korrekturausdruck VW+ V₆ dem Eingang D der Addierstufe ADD₂ über UND-Glied A 3 und ODER-Glied O 2 zugeleitet Die Addierstufe ADD₂ führte dann die Operation (W+ V₆)-χβ² durch und lieferte das Ergebnis an R1, da die Torschaltung C1 durch das Signal T3 betätigt war, so daß dadurch der Korrekturausdruck partiell auf dem neuesten Stand gebracht wurde. Am Beginn der nächsten Periode, d. h. der Periode, während der der Abtastwert Yy gebildet werden muß, wird das Signal xo am Eingang A der Addierstufe ADD\ aufgenommen und eine Null am Eingang B. Das Ausgangssignal der Addierstufe ADDi, X₀, adressiert den Speicher SQ-ROM, der das Signal Xo² liefert Da das Signal T2 zu diesem Zeitpunkt einen logischen Wert eins aufweist, wird χα² unverändert dem Eingang C der Addierstufe ADD₂ über .4 1 und 01 zugeleitet, während am Eingang D der Inhalt von R1 über G 3, wie oben erläutert, ankommt Man erhält somit den Korrekturausdruck (W+ Vi), der dann im Register R 1 abgespeichert wird. Der nächste Ausdruck X\ kommt dann am Eingang A der Addierstufe ADD₁ an, während se am Eingang B liegt Der Speicher SQ-ROM wird nunmehr durch (as+x\) adressiert und liefert das fe+xtf entsprechende Wort an ADD₂, da das Signal T2 derzeit seinen logischen Wert 1 aufweist Da das Signal Tl ebenfalls einen logischen Wert 1 aufweist, liegt am Eingang D von ADD₂ der Inhalt des Registers R 1 über G 3. Die Addierstufe ADD₂ führt dann die Operation (W+ Vj)+(x\ +a₆y durch und das Ergebnis wird über G 2 an

das Register R 2 abgegeben. Anschließend werden x₂ und a₅ an den Eingängen von ADD\ aufgenommen und der Speicher SQ-ROM liefert (x₂ + a₅)^J. Dieses Wort wird dem Register R 2 zugeleitet, dessen Inhalt dann zu

(W+V₇) +fa+atf+ (X₂ +as)³

wird. Anschließend werden diese Operationen wiederholt, bis R 2 den Folgenden Ausdruck enthält:
(W+ V₁) + (xs + as)² + (xi + as)² + fa + a₄)² + (x* + a₃)² + fa + a₂)² + (x 6 + a,)² = Yi ■

Yi wird dann durch eine in F i g. 1 nicht gezeigte Torschaltung am Ausgang VFdurchgeschaltet
Der Ausdruck X₇ trifft dann am Eingang A der Addierstufe ADD₁ ein. Der Korrekturausdruck für V₈ wird dann partiell, wie oben beschrieben, auf den neuesten Stand gebracht und ein neuer Zyklus wird eingeleitet. Die meisten Bauelemente oder Bauteile der Schaltung gemäß der vorliegenden Erfindung sind von üblicher Bauart und werden im einzelnen nicht beschrieben. Es genügt, hier festzustellen, daß die Paralleladdierstufen ADDi und ADD7 von der allgemeinen Bauart sein können, wie sie beispielsweise in dem Buch »Arithmetic Operations in Digital Computers« von R. K. Richards und insbesondere im Zusammenhang mit Fig. 4-1 auf Seite 84 beschrieben sind, wobei die negativen Worte in Komplementärform verarbeitet werden, oder in Fig. 4-28, Seite 123. Auch der Aufbau der Speicher kann von an sich üblicher Art sein. Um jedoch die Kosten weitgehend klein zu halten, ist es notwendig, ihre Größe so weit als möglich zu verringern. Dies iäot sieh unter Anwendung der anschließend zu beschreibenden Operationsverfahren erreichen. Da die Größe des Speichers, der alle erforderlichen Worte abzuspeichern vermag, eine direkte Funktion der Anzahl der Bits in der Adresse ist, kann das Eliminieren eines einzigen dieser Bits schon eine Halbierung der erforderlichen Speichergröße zur Folge haben. Da ein Binärcode für Vorzeichen und Amplitude für dieses Beispiel ausgewählt wurde und das vom Speicher SQ-ROMgelieferte Wort vom Vorzeichen unabhängig ist, braucht dieses in der Adresse nicht enthalten zu sein. Wenn man ferner X als die Speicheradresse und Äjoj, Ajij, X(2) usw. als die verschiedenen 0- oder 1-Bits bezeichnet, die die Amplitude kennzeichnen, so kann man schreiben:

X= 2° · Λ-,

,οι

X<i) + 2² · X₍₂₎+2³X₁₃) +...+2"> ■ X_n,

X kann man auch schreiben als X= Xp)+X', wobei X'= 2X(i)+4Xpj + ... ist. Da das niedrigstwertige Bit von X' immer null ist, wird die Wirkung immer gleich sein, wie wenn X' ein Bit weniger hätte als X. Außerdem, wenn X(O) = O ist, dann ist sein Beitrag für Xebenfalls null und X2=X'². Wenn dagegen X(o)= 1 ist, dann kann man X² aus der Gleichung X₂ = 1 + 2X'+ X' ² ableiten. Daher kann man einen Speicher zum Abspeichern der Werte X₂ durch einen Speicher zur Abspeicherung der Werte X'² ersetzen. Man sieht, daß X'immer geradzahlig ist, so dal5 sein niedrigstwertiges Bit null ist Dieses Bit ist daher in der Speicheradresse nicht erforderlich. Mit anderen Worten: enthält die Adresse des die Werte X'² enthaltenden Speichers ein Bit weniger als die des die Werte X² enthaltenden Speichers. Dadurch kann die Spcic-hergroSe halbiert werden, doch muß man ein in Fig.2a dargestelltes Schema benutzen, um den Wert X² zu erhalten. In dieser Schaltung steuert das Bit X₍₀) die Torschaltung G. Wenn X(O)=O ist, ist G gesperrt und der adressierte Speicher X'² speist eine Gruppe von Eingängen G1, einer Paralleladdierstufe ADD₃, die X² liefert Es sei darauf verwiesen, daß der Speicher X'² die beiden niedrigstwertigen Bits (mit der Gewichtung 1 und 2) nicht liefert, da diese immer gleich null sir Λ. Wenn X(o)= 1 ist wird die Torschaltung G betätigt und die zweite Gruppe von Eingängen G 2 der Addierstufe ADEh nimmt den Wert 2X'auf, der von X'dadurch erhalten wird, daß man die Bits um eine Position nach der nächst höheren Stelle verschiebt Um X² zu halten, ist es lediglich notwendig, eine binäre Eins zwangsläufig in den Übertragungseingang dieser Stufe von ADD₃ einzuführen, die das niedrigstwertige Bit verarbeitet Somit wird die Operation X ² =X'²+2X'+1 durchgeführt

Ist beispielsweise das Wort X=IIlO (so daß X² = 196 in Dezimalform ist) und ist X(O)=O, dann bleibt die Torschaltung G gesperrt und das am Ausgang auftretende Wort besteht nur aus Nullen. Der Speicher X'² wird über den Wert 111 adressiert und liefert das Wort 110001 dem die beiden niedrigstwertigen Bits hinzuaddiert werden, die, wie bereits erwähnt, immer null sind. Somit erhält man den Wert X² = 11000100 oder 196 als Dezimalzahl.

Wenn gemäß einem anderen Beispiel X= 1111, d. h. 15 als Dezimalzahl ist, dann ist X₍₀) = 1, die Torschaltung G ist betätigt und die Gruppe G2 der Eingänge nimmt das Signal 11100 auf, während der Speicher X'², der durch den Wert 111 adressiert wird, wie im vorhergehenden Beispiel das Wort 110001 liefert Da, wie bereits erwähnt zu diesem Wert zwei Nullen hinzugefügt werden, kommt an der Gruppe G1 von Eingängen das Wort 11000100 an. Dieses Wort wird in ADD₃ zu 11100 hinzuaddiert und man erhält 111000000. Da am Übertragseingang derjenigen Stufe von ADD₃, die das niedrigstwertige Bit verarbeitet, zwangsweise eine binäre Eins eingeführt wird, erhält man schließlich X ²=11100000+1 = 11100001 oder 225 als DezimalzahL

Somit wird, unabhängig davon ob X= 1110 oder 1111 ist, die gleiche Speicherposition adressiert, so daß sich dadurch auch die Speichergröße auf die Hälfte verringern läßt

Man sieht also, daß man die Speichergröße dadurch verringern kann, daß man die darin abgespeicherten Worte reduziert Die Speichergröße könnte noch weiter dadurch reduziert werden, daß man die Anzahl der ein gespeichertes Wort bildenden Bits verringert oder daß man dabei die Genauigkeit der erzielbaren Ergebnisse

bccififliibl. Du diis UiI Xe,) als Bezugspunkt und nicht in der Adresse des Speichers X" beniii/i wird, kann ni;m auch schreiben:

wobei Xn+ 1 Bits enthält.
Somit wird

ableiten kann.

Kombiniert man die Gleichungen (4) und (5), so erhält man

so daß

-£i = 2°X„) + 2¹XO + 2%)X₂) + ...X'² = 2² ■ Χ,,, + 2³ · 0 + 2⁴Xj₁, · X₍₂₎ + ...

wird. _ , , „, -, ■ ■ r u μ; ■

Die letzte Gleichung zeigt, daß man die Bits mit den Uewichtungen i,2,4,ouiiu ium λ m emiac.sicr ..c;^ durch einfache logische Operationen erhält. Somit ist es nicht erforderlich, daß diese Bits in den im Speicher Λ eingespeicherten Worten enthalten sind. Dieser Speicher kann dann enisprechend der in F ι g. 2b dargestellten Schaltung aufgebaut werden. Die Bits mit der Gewichtung 1, 2 und 8 sind immer null und können daher unbeachtet bleiben, d. h_ die Eingänge der Gruppe G 1, die diese Bits verarbeitet, erhalten keine Eingangssigna-Ie Der Wert des Bits mit der Gewichtung 4 ist identisch mit X₀, und den Wert des Bits mit der Gewichtung 16 kann man durch Ausführen der logischen Operation UND Ύ_ο) ■ X_m erhalten. Die Tatsache, daß diese fünf Bits nicht im Speicher X' ² gespeichert sein müssen, ergibt eine ganz wesentliche Einsparung an Speicherplatz. Das erklärt die Verwendung einer Inverterstufe / in der Schaltung gemäß F i g. 2b zur Inversion des Bits X_m und eines UND-Gliedes A. Die Schaltung in F i g. 2b erläutert also die oben besprochene Verfahrensweise.

Aus der vorangegangenen Beschreibung erkennt man, daß der Hauptvorteil der bevorzugten Ausfuhrungsrorm der Erfindung darin besteht, die Kosten der erforderlichen Speicher so klein als möglich zu halten. Jedoch wird dadurch die Anwendung der Erfindung nicht auf das bisher beschriebene Filter beschrankt. Sollten zukünftige technische Entwicklungen es ermöglichen, die Kosten von Speichsrn weiter zu verringern, konnten andere Ausführungsformen der Erfindung bevorzugt werden. Beispielsweise könnte es erwünscht sein, einen etwa geringfügig komplizierteren Quadraturspeicher zu benutzen, um dadurch die Schaltung zu eliminieren, die zur Neuberechnung der Korrekturausdrücke dient, da man aus dem Ausdruck

,

1 '

Ein Blockschaltbild einer Schaltungsanordnung zur Durchführung der durch Gleichung (6) ausgedrückten Operationen ist in Fig. 3 dargestellt Die Worte χ werden gleichzeitig einem Eingang je einer der parallelen Addierstufen ADDi und ADD\ zugeführt Die Koeffizienten werden ebenfalls diesen beiden Addierstufen zugeleitet, wobei die für die Addierstufe ADD\ bestimmten Koeffizienten zunächst in einer Inverterstufe /1 invertiert werden. Das am Ausgang der Addierstufe ADD_x auftretende Wort dient der Adressierung des Bleichen Speichers SQ-ROM, wie bereits beschrieben. Das am Ausgang des Speichers ADD\ auftretende Wort dient der Adressierung eines zweiten Speichers SQ'-ROM, der identisch mit SQ-ROM aufgebaut ist Da die Addierstufen ADD_x und ADD\ identisch sind, könnte man eine von beiden weglassen und dafür sorgen, daß die verbleibende Addierstufe alternativ ihre eigene Funktion bzw. die der eliminierten Addierstufe unter Anwendung von Multiplexverfahren ausführt In gleicher Weise könnte einer der beiden identisch aufgebauten Speicher SQ-ROM oder SQ'-ROM weggelassen werden. Eine weitere Möglichkeit würde jedoch dann bestehen, daß der verbleibende Speicher die beiden Eingangssignale gleichzeitig in Weise verarbeitet daß die Anzahl der Bits des diesen Speicher zugeordneten Adreßcodierers verdoppelt wird, in welchem Fall die von diesem Speicher abgerufenen Worte in einer Stufe 5 voneinander abzuziehen wären und die durch S gelieferten Daten fl-mal akkumuliert werden müßten. Diese Akkumuüerung könnte wie zuvor unter Einsatz einer Paralleladdierstufe fADDa) and eines Registers (R) vorgenommen werden.

Die Eingangsdaten-Kompressionsschaltung in F i g. 3 ist etwas anders aufgebaut als die zuvor bescl Schaltung, da die Koeffizienten nicht in dar gleichen Reihenfolge wie zuvor auftreten, weil die Koefi Null weggelassen wurden, die zur Verarbeitung des Korrekturausdrucks notwendig waren. Die neue 36 SS 34 33 S2 B\.

Bezüglich der Worte in der x-Form wird die Folge dadurch modifiziert, daß zu jeder Wo. Seit das gei der Eingangsleitung ankommende Wort χ durch das sechs Worte früher eingetroffene Wort ersetzt wü wird:

Xo X\ X2 X3 Xa Xs X\ *2 *3 *4 x% X6 X2 Xi Xa Xs Xi Xt usw. -3

Die Kompressionsschaltung, die diese Funktion durchführen kann, ist ähnlich aufgebaut wie die ι wähnte, mit der Ausnahme, daß die Kapazität des Kompressionsregisters und die Taktfrequenz, die dei der Worte innerhalb dieses Registers steuert, so modifiziert sind, daß die neue Folge der Worte in dei berücksichtigt wird.

15

Hierzu 2 Blatt Zeichnungen

Claims (1)

1. Patentanspruch:

   Schaltungsanordnung für ein digitales Filier zum Bestimmen aufeinanderfolgender Werte Y₁ eines gefilterten Signals zum Zeitpunkt / aus Eingangssignal-Abtastwerten x-, und Koeffizienten a* unter Verwendung 5 eines Speichers, wobei ein erster Addierer, dem eingangsseitig die Eingangssignalwerte zugeführt werden und dessen Ausgangssignale der Adressierung des Speichers dienen, und ein zweiter Addierer vorgesehen ist, dessen Eingängen die aus dem Speicher abgerufenen Werte zugeführt werden, dadurch gekennzeichnet,
   daß der erste Addierer ein Paralleladdierer (ADD 1) ist, dem eingangsseitig (A, B) die Abtastwerte x-, und die

   ίο Koeffizienten a* zugeführt werden und dessen Ausgangssignale der Adressierung des Speichers (SQ-ROM) dienen, der für jeden Wert Xj+ at) den Wert X ²=(x;+ a_x) ² gespeichert hält,

   daß die zweite Addierstufe (ADD 2) mit dem Ausgang des Speichers (SQ-ROM) über eine taktgesteuerte (T₂, 73 Inverterstufe (Iv, A\, A₂, /, O\) in der Weise verbunden ist, daß dem einen Eingang (C) der zweiten Addierstufe die aus dem Speicher abgerufenen Werte X² in normaler oder invertierter Form zugeführt

   is werden,

   daß an der zweiten Addierstufe eine ebenfalls taktgesteuerte (T₃,75) Akkumulatorschaltung (Gi, R\, G₂, R₂) angeschlossen ist, deren Ausgänge (Vb Vf) über eine taktegesteuerte (Tu 7T) Torschaltung (G₃; A₃, A* O₂) mit dem zweiten Eingang finder zweiten Addierstufe (ADD 2) verbunden sind,
   daß die Inverterstufe (Ii) aus einem ersten auftastbaren UND-Glied (A 1), aus einem zweiten auftastbaren

   20 UND-Glied (A 2) und einem an den Ausgängen der beiden UND-Glieder angeschlossener, ODER-Glieder (Oi) sowie einer die anderen Eingänge der beiden UND-Glieder untereinander verbindenden Inverterstufe (I) besteht,

   daß ferner die Akkumulatorschaltung zwei auftastbare UND-Glieder (G 1, G 2) enthält
   und daß das dritte Torschaltglied aus zwei parallelen auftastbaren UND-Gliedern (A 3, A 4) besteht, an deren

   25 Ausgängen ein ODER-Glied/Cfe) angeschlossen ist