DE2111838C3

DE2111838C3 - Sich automatisch selbst einstellender Dämpfungsentzerrer

Info

Publication number: DE2111838C3
Application number: DE2111838A
Authority: DE
Inventors: Howards Clarence Wayside N.J. Meadors jun.
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1970-03-13
Filing date: 1971-03-12
Publication date: 1981-12-03
Also published as: US3633014A; SE367902B; FR2081940B1; DE2111838A1; DE2111838B2; NL7103344A; FR2081940A1; BE764102A; GB1344107A; NL157173B; JPS5338909B1

Description

Die Erfindung betrifft einen sich automatisch selbst einstellenden Dämpfungsentzerrer nach dem Oberbegriff des Patentanspruchs 1.

Wenn eine digitale Information über ein Übertragungsmedium gesendet werden soil, wird ein Datensignal durch Veränderung einer Spannung zwischen einer vorgegebenen Anzahl von vorgeschriebenen Pegeln bei bekannten Abtastzeiten gebildet Beispielsweise kann ein auszusendendes Datensignal zwei, vier, acht oder sechzehn zulässige Pegel bei den verschiedenen Abtastzeiten aufweisen. Wenn das Datensignal ein wirkliches Obertragungsmedium durchwandert wird es durch Einwirkungen verzerrt beispielsweise durch Interferenz zwischen den Nachrichtenteilen, so daß das am Empfänger ankommende Datensignal nicht die vorgeschriebenen Pegel enthält und manches Mal nicht einmal die vorgeschriebene Anzahl der Pegel. Die tatsächliche Amplitude des empfangenen Signals ist nicht nur von den ausgesendeten Pegeln, sondern auch von den unmittelbar vorhergehenden und nachfolgenden Pegel als Funktion gewisser Eigenschaften des Übertragungsmediums abhängig Ein Dämpfungsverzerrer ist eine einrichtung, welche infolge eines empfangenen Datensignals das ausgesendete Datensignal wieder herstellen soll. Bei einem sich selbst einstellenden Dämpfungsentzerrer wird die Augenblicksamplitude des empfangenen Signals gemessen, um eine Information über die Art der durch das Übertragungsmedium eingeführten Verzerrung zu gewinnen. Sich selbst einstellende Zeitbereich-Dämpfungsentzerrersysteme, beispielsweise adaptive Transversalfilter-Dämpfungsentzerrersysteme, sind mit einer Kombination aus analogen und digitalen Schaltungen aufgebaut worden. In manchen sich selbst einstellenden Transversalfilter-Dämpfungsentzerrersystemen wird eine Analog-Verzögerungsleitung benutzt, um zeitverzögerte Zweitsignale der empfangenen Datensignale an einer Mehrzahl von Anzapfstellen zu erzeugen. Diese zeitverzögerten Zweitsignale bzw. Kopien werden in Anzapfmultiplikatoren multipliziert und die erhaltenen Produkte werden miteinander addiert und bilden ein entzerrtes Ausgangssignal. Bei einer derartigen Anordnung zur adaptiven Entzerrung der linearen Verzerrun- gen ist bereits vorgeschlagen worden (deutsche Patentschrift 19 U 476), die Verzögerungsschaltung in digitaler Technik auszuführen.

Unter Aufrechterhaltung eines Analogsignals kann Amplitudeninformation bezüglich der durch das Über tragungsmedium eingeführten Verzerrung leicht in Übereinstimmung mit einem System erhalten werden, welches in allgemeiner Form in der US-Patentschrift 34 14 819 diskutiert worden ist. Die Fehlerinformation

kann dann dazu benutzt werden, die Sätze der Anzapfmultiplikatorschaltungcn in Obereinstimmung mit einer Anzahl von gut bekannten Algorithmen zu betreiben, beispielsweise gemäß Nullzwangssystem nach obiger US-Patentschrift oder im quadratischen Mittelwert-Algorithmus gemäß US-Patentschrift 33 75473. Ein sich automatisch selbst einstellender Dämpfungsentzerrer, bei dem ein modifizierter NuII-zwang-Algorithnius angewendet wurde, ist in einem Artikel von Hirsch und Wolf mit dem Titel »A simple adaptive automatic equalizer« in der Zeitschrift »1969 Wescoic Technical Papers« beschrieben worden. Dieser Dämpfungsentzerrer stellt eine Verbesserung der auf Analogbasis arbeitenden Dämpfungsentzerrer dieses Abschnitts dar, um die Kosten zu verringern, und arbeitet am besten, wenn ein ideales Referenzsignal zur Inbetriebnahme benutzt wird.

Die analogen Schaltungsteile derartiger Systeme sind jedoch ziemlich teuer im Vergleich zu digitalen Schaltungen, welche entsprechend der integrierten Schaiikreistechüik erzeugt werden können.

Es ist möglich, ein empfangenes Daten^gnal zu digitalisieren und einen rein digitalen Dämpfungsentzerrer zum Ausgleich der Verzerrung durch das Übertragungsmedium zu benutzen, indem ein digitaler Dämpfungsentzerrer mit Transversalfilter gebaut wird, bei dem jeder analog betriebene Schaltungsblock gegen einen entsprechenden digital betriebenen Schaltungsblock ausgetauscht werden müßte (The Bell System Technical Journal, 1969, S. Ί865 bis 1884). Es würde selbstverständlich notwendig sein, eine genügende Anzahl von Bits zu bilden, um die Information für selbsteinstellende Algorithmen zu extrahieren. Es wurde festgestellt, daß dieser Austausch der Schaltungsblöcke zu einem sperrigen und komplizierten System führen würde. In digitalen Dämpfungsentzerrern wird unvermeidlich ein digitales Filter benutzt. Eine Erörterung darüber, wie digitale Filter realisiert werden können, ist in einem Aufsatz mit dem Titel »An Approach to the Implementation of Digital Filters« in IEEE Transactions vom September 1968, Band AU-16, Nr. 3, Seiten 413 bis 420 enthalten. Hierin ist beschrieben, wie digitale Filter unter Verwendung von Verzögerungsschaltungen, Additions-Subtraktions- und Multiplikationsschaltungen aufgebaut werden können. Der Aufsalz behandelt nicht den Aufbau eines automatischen Dämpfungsentzerrers mit digital arbeitenden Baugruppen.

Der Erfindung liegt die Aufgabe zugrunde, einen rein digitalen, sich automatisch selbst einstellenden Dämpfungsentzerrer der eingangs angegebenen Art zu schaffen, bei welchem der Schaltungsaufwand gegenüber einem System, bei welchem bekannte Analogsignal-Blöcke gegen Digitalsignal-Blöcke ausgetauscht werden würden, stark vermindert ist

Die gestellte Aufgabe wird durch die kennzeichnenden Merkmale des Anspruchs I gelöst

Gemäß der Erfindung wird ein rein digitaler, sich selbst einstellender Zeitbereich-Dämpfungsentzerrer geschaffen, welcher abwechselnd Information umformt, μ welche zwischen verschiedenen Codeformaten verarbeitet wird, um den Schaltungsaufwand möglichst gering zu halten, der zur Ableitung von Fehlerinformation benötigt wird, die zur Selbsteinstellung notwendig ist.

In der vorliegenden Ausführungsform werden digitale Zahlen, welche die Altitude eines empfangenen Datensignals darstellen, serienmäßig mit digitalen Zahlen multipliziert, welche Anzapfungskoeffiziewen darstellen, um Digitalzahlen zu erhalten, welche die Anzapf-Ausgangssignale darstellen. Die zu multiplizierenden Zahlen werden in dem Vorzeichen^Plus-Größe-Format gehalten. Eine Mehrzahl von Anzapfzungsausgangssignalen werden digital miteinander kombiniert, um ein entzerrtes Ausgangssignal als eine digitale Zahl in dem Einerkomplementformat zu erhalten. Die Fehlerinformation wird von den entzerrten Ausgangssignalen einfach dadurch erhalten, daß vorbestimmte Bitstellen des Ausgangssignals abgetastet werden. Eine Bitstelle des entzerrten Ausgangssignals wird als Vorzeichen des Fehlersignals benutzt, während eine Mehrzahl von Bitstellen zur Festlegung der Fehlergröße dienen. Wie ohne weiteres ersichtlich ist, kann das so abgeleitete Fehlersignal leicht in das Vorzeichen-Plus-Größe-Format umgewandelt werden, um die weiteren Multiplikationen zu erleichtern. Wenn das Vorzeichen Plus-Größe-Format Über das entzerrte Ausgangssignal aufrechterhalten werden würde, wo/.'en komplizierte arithmetische Rechnungen erforderlich sein, um das Fehlervorzeichen und die Größeninformation abzuleiten.

Die Erfindung wird anhand der Zeichnung näher erläutert. Dabei zeigt

F i g. 1 eine Blockschaltung eines Teils der Schaltung gemäß Erfindung,

F i g. 2 eine Blockschaltung des Restes der in F i g. 1 gezeigten Schaltung,

F i g. 3 die Art und Weise, wie die F i g. 1 und 2 aneinandergefügt werden müssen, um die komplette Schaltung gemäß Erfindung zu ergeben,

Fig.4 eine Blockschaltung eines Systems zur Erzeugung von Zeitimpulsen, um das in F i g. 3 gezeigte System zu synchronisieren,

Fig.5 ein Impulsdiagramm mit einigen der vom System gemäß F i g. 4 erzeugten Zeitimpulse,

Fig.6 eine Darstellung, bei welchen Zahlen in dem Einerkomplementformat gezeigt werden, welches verschiedene, bestimmte Pegel in einem Vielpegel-Datensigp J darstellt, welches durch eine Schaltung gemäß Erfindung entzerrt wird,

F i g. 7 ein Wellenformdiagramm, welches ein Vielpegel-Datensignal zeigt, welches durch eine Schaltung gemäß Erfindung entzerrt werden soll.

Die F i g. I und 2 zeigen, gemäß F i g. 3 zusammengefügt, einen rein digitalen, quadratischen Mittelwertzeitbereich-Entzerrer, welcher ein Vierpegel-Datensignal (F i g. 7) empfängt, welches eine Datengeschwindigkeit von l/T Bit pro Sekunde auf einer Eingangsleitung 10 aufweist. Das Vierpegel-Datensignal ist von einem modelienen Signal entnommen, welches über ein Übertrngungsmedium mit einem Paar von Pilottönen übertragen worden ist, wobei das Übertragungsmedium zu einer Signalverzsrrung führt

Ein Analog-Digital-Umsetzer wandelt das in Fig. 1 empfangene Signal in ein digitales 10-Bit wort im Vorzeichen-Plus-Größe-Format um. Die beiden wichtigsten Bitstellen i.i dem 10-Bitwort stellen in erster Linie die in dem Vierpegeldatensignal enthaltene Information dar, während die verbleibenden Bits Information enthalten, die sich in erster Linie auf die Natur des Mediums beziehen, über welche die Datensignale gelaufen sind.

Jede Γ Sekunden wird eilt unterschiedliches 10· Bitwort erzeugt, und zwar mit einer Zeitphase, die durch einen Abtastimpuls Tc (Fig.5) bestimmt wird. Der Abtastimpuls zu Tc wird in einem in F i g. 4 gezeigten

System in Abhängigkeit von dem Paar der Pilottönc erzeugt. In diesem speziellen Ausführungsbei.spiel ist die Differenz zwischen dem Paar der Pilottöne 1 lOmal die Datengeschwindigkeit, das heißt einhundertzehn geteilt durch T-Zyklen pro Sekunde.

Zu einer Zeit To wird das 10-Bitwort in dem Analog-Digital-Umsetzer 11 über eine Mehrzahl von Verknüpfungsgliedern 12 in ein Datenabtastregister 13 übertragen. Das tO-Bitwort wird in das Register 13 so eingefügt, daß das Vorzeichenbit in der Stufe ganz links und das am wenigsten signifikante Bit in der Stufe ganz rechts eingefügt wird. Das Daienabtastregister 13 ist Teil einer ersten Anzapfungsschaltung I'M. In Fig. I werden lediglich die erste Anzapfungsschaltung \AA und die letzte Anzapfungsschaltung HZ aus Gründen der Übersichtlichkeit dargestellt. In der Praxis werden wesentlich mehr zueinander identische Anzapfungsschaltungen benutzt. Beispielsweise kann ein typischer

Fnl7prrpr HrpiiinHywarv/iu An/nnfunossrhaltimapn pnt-

halten.

Das Zeitsignal 7V ruft aus jedem Register in den jeweiligen Anzapfungsschaltungen 144 bis I4Z. beispielsweise aus dem Register 13. lO-Bitclatenworte. Bit pro Bit. in das entsprechende Register einer nachfolgenden Anzapfungsschaltung ab.

Wenn das 10-Bitdatenwort aus dem Datenabtastregister 13 durch das Zeitsignal 7V herausgeschoben ist. wird es auch über eine Leitung 17 an ein UND-Verknüpfungsglied bzw. UND-Glied 18 angelegt. Das UND-Glied 18 bildet zusammen mit einem Serienvolladdierer 24 und einem Prodüktverschieberegister 27 einen Serienmultiplikationsschaltkreis. Ein Anzapfungsmultiplikationsfaktor. welcher als einfache Binärzahl in einem zehnstufigen Verschieberegister 19 gespeichert ist. wird über eine Exklusiv-ODER-Schaltung 21 geleitel und über eine Leitung 22 als zweites Eingangssignal dem UND-Glied 18 zugeführt. Die im Schieberegister 19 gespeicherten Daten werden durch den Zeitimpulszug T* weitergeschaltet, welcher zehn .Schiebeimpulse für das Datenabtastregister 13 enthält. _4(l

Das UND-Glied 18 führt eine einfache bitweise Multiplikation der in dem Datenabtastregister 13 und in dem Register 19 enthaltenen Ziffern durch. Ein serienmäßiger Strom von Daten, welche diese bitweise gebildeten Produkte darstellen, wird über das UND-Glied 18 an eine Leitung 23 an den Serienvolladdierer 24 gegeben.

Der Serienvolladdierer addiert mit der Möglichkeit des Übertrags die auf der Leitung 23 ankommenden Daten zu einem digitalen Bitstrom, der an der Eingangsklemme 26 erscheint, wodurch ein Bitstrom zu dem neunstufigen Produktschieberegister 27 gebildet wird. Die letzte Stufe des Produktschieberegisters 27 ist über eine Leitung 28 zur Eingangsklemme 26 des Serienvolladdierers 24 rückgeführt. Ein Taktsignal Tg (F i g. 5) wird an das UND-Glied 18 angelegt um dessen Ausgang auf Null zu stellea wenn das vorzeichenanzeigende Bit des Registers 19 am Eingang des UND-Gliedes 18 anliegt und für die ganze Zeitperiode, wenn das vorzeichenanzeigende Bit von dem Datetiabtastregister 13 als Eingang des UND-Gliedes 18 anliegt.

Das Ausgangssignal des Produktschieberegisters 27 wird über eine Exklusiv-ODER-Schaltung 29 und eine Leitung 31/4 an eine Addierschaltung 32 (Fig.2) angelegt. Ähnliche Ausgangssignale von den anderen Anzapfschaitungen, beispielsweise auf der Leitung 3IZ von der Anzapfschaltung 14Z werden ebenfalls der Addierschaltung 32 zugeführt- Ein Taktimpuls Th (Fig. 5) schaltet die Addicrschaliung 32 im Sinne der Bildung einer Summe, wenn gültige Signale durch die unterschiedlichen Anzapfungsmultiplizicrsehaltungen 14/4 bis 14Z auf einer Leitung 33 für das Endprodukt geliefert werden.

Es ist verständlich, daß das Gesamtprodukt von jeder Anzapfungsschaltung 14/4 bis 14Z niemals gleichzeitig gebildet wird. Die Summation von Ausdrücken in den Produkten wird von der Addierschaltung 32 durchgeführt, bevor die Anzapfungsschaltungen 14/4 bis I4Z ihren MultiplikationsprozeB beendet haben. Auf diese Weise wird keine zusätzliche Zeit benötigt, um die Addition durchzuführen, weil die Addition durchgeführt wird, sobald die endgültigen Ausdrücke in dem Produkt gebildet sind.

Ein Blick auf das Signal Tf. in Fig.5 zeigt, daß ein vollständiges 10-Bitdatenwort in jeden der Register der Anzapfungsschaltungen 14/4 bis 14Z in der Zeit über!r2^Den wird, wenn der TaktiWu!? τ·.· vorkommt Dieser Taktimpuls Ty wird deshalb dazu benutzt, ein Abtast- und Haltekreis 16 zu betätigen, damit dieser die Vorzeichenbitinformation des 10-Bitdatenworts in den Datenabtastregister, beispielsweise dem Datenabtastregister 13. einspeichert.

Zur gleichen Zeit 7> wird das erste Bit aus dem Register 19 über einen Abtast- und Halteschaltkreis 34 gelesen. Die Ausgangssignale der Abtast- und Halteschaltwgen 16 und 34 werden an eine Exklusiv-ODER-Schaltung 36 über Leitungen 37 bzw. 38 angelegt. Da die Abtast- und Halteschaltungen 16 und 34 durch den Taktimpuls Ti geschaltet werden, ändert sich das Ausgangssignal der Exklusiv-ODER-Schaltung 36 während des Zeitintervalls nicht, während welchem ein 10-Bitdatenwort aus dem Abtastregister 13 mit einem in dem Register 19 gespeicherten Faktor multipliziert wird. Das Ausgangssignal der Exklusiv-ODER-Schaltung 36 zeigt das Vorzeichen des Produkts an, welches durch die Serienmultiplikatorschaltung, gebildet durch das UND-Glied 18. den Serienvolladdierer 24 und das Produktschieberegister 27 gebildet wird.

Das vorzeichenanzeigende Signal am Ausgang der Exklusiv-ODER-Schaltung 36 wird über eine Leitung 40 der Exklusiv-ODER-Schaltung 29 zugeführt Aut diese Weise wird das Produktsignal, welches von dem Produktschieberegister 27 an die Exklusiv-ODER-Schaltung 29 geliefert wird, in das Einer-Komplementformat umgewandelt. In dem Einerkomplementformat nehmen positive Zahlen in der Größe zu, ausgehend von lauter »0« (welche eine Zahl etwas größer als Null darstellen), während negative Zahlen im Wert abnehmen (Absolutwert nimmt zu), ausgehend von lai λτ »1« (welche eine Zahl etwas kleiner als Null darstellen). Dieses Format ist zur Addition günstig, da kein Vorzeichenbit zur Steuerung der Addierschaltung benötigt wird.

Die Umwandlung des Signals zu diesem Zeitpunkt in die Einerkomplementform hat einen zusätzlichen Vorteil bei einem adaptiven Zeitbereichsdämpfungsentzerrer, weil die Fehlerpolarität- und Fehlergrößesignale, die zur Erzeugung des im Register 19 gespeicherten Multiplikationsfaktors daraus ohne zusätzliche arithmetische Operationen herausgezogen werden können.

Die Aufstellung in Fig.6 zeigt die Binärzahlen im Einerkomplementformat welche Signalebenen unmittelbar oberhalb und unterhalb der SousignaJpegel bzw. der Soiiaufteiiungspegei der empfangenen Daiensignale wiedergeben. Während der Ausdruck »Aufteilungspegel« keine physikalische Bedeutung in einem rein

digitalen Zeitbereich-Dämpfungscntzcrrcr hat, ist er /ti einem Fachausdruck im Gebiet der Zcitbcrcich-Kntzerrcr geworden und bedeutet einen Pegel, oberhalb welchem ein Signal zu einem ersten digitalen Wert gerechnet wird, während ein darunterliegendes Signal zu einem zweiten Digitalwcrl /.ählt.

In F i g. 'D werden die tatsächlichen Signalwerte durch durch£?hende Linien dargestellt, während die Aufteilungspegel durch unierbrochene Linien dargestellt sind. Tine Digitalzahl, welche zwischen jeweils zwei benaclhbarten unterbrochenen Linien liegt, wird so betrachtet, als ob sie den gleichen Informationsgehalt aufweist. Beispielsweise haben alle Zahlen /wischen den beiden untersten unterbrochenen Linien in I'ig. 6 eine »10« als erste beide Bits, gelesen von links. Dieses sind die informatioistragcnden Bits bei einem Vierpegelsystcm.

In einem derartigen System ist es von speziellem Interesse, daß in dem F.inerkoinplementforniat das dritte Bit seinen Wert ändert, wenn nun das Signal entweder einen Aufteilungspegel oder einen Signalpegel über- b/w. unterschreitet. Wenn eine Zahl mehr positiv ist als der am nächsten kommende Signalpegel. ist das dritte Bit immer eine »I«; wenn die Zahl negativer ist als der nächstkommende Signalpegel, ist das dritte Bit immer eine »0«. Diese Eigenschaft des Finer-Komplementformats setzt uns in die l.apc. die Polarität der Differenz zwischen einer Zahl, welche ein wirkliches digitales Signal darstellt, und einem vorbestimmten Signalpegel einfach dadurch zu erhalten, daß der Wert des Bits nach dem letzten notwendigen Bit zum Erhalt der übertragenen Information abgetastet wird. Wenn auf das Beispiel zurückgegangen wird, sieht man, daß die Zahlen zwischen dem untersten Aufteilungspegel und dem untersten Signalpegel in F i g. 6 eine »0« als drittes Bit aufweisen, während die Zahlen /wischen dem untersten Signalpegel und dem nächsten Aufteilungspegel eine»l« als drittes Bit besitzen.

Das trifft zu auf jede beliebige Anzahl von übertragenen Pegeln, wenn nur diese Anzahl ein Mehrfache! von zwei ist. Wenn ein achtpegeliges Signal gesendet wird, würden drei Bits Information darstellen, während das vierte Bit die Fehlerpolarität angeben

WUlUC.

Es wird ferner in bezug auf Fig. 6 darauf hingewiesen, daß alle Bits ab viertem Bit zur Anzeige der Größe der Abweichung der tatsächlichen Zahl von dem Signalpegel dienen. Zahlen, die positiver sind, als der nächstkommende Signalpegel, werden von »0« ausgehend größer, während Zahlen, die negativer sind, als der nächstkommende Aufteilungspegel, von allen »1« ausgehend kleiner werden. Deshalb kann durch bloße Benutzung dieser weniger signifikanten und einer »1« zugeordneten Bits für das Zeichenbit und durch Umkehr dieser weniger signifikanten und einer »0« zugeordneten Bits für das Zeichenbit ein Signal abgeleitet werden, welches für die Abweichung zwischen der tatsächlichen Zahl und dem vorgeschriebenen Signalpegel in dem Signal-Plus-Größen-Format kennzeichnend ist Dies wird durch Verwendung des dritten Bits als Vorzeichenbit und der verbleibenden weniger signifikanten Bits als Größenbits durchgeführt, solange man diese einem »0«-Zeichenbit zugeordneten Größenbits umkehrt.

Um die übertragene Information wieder zu gewinnen und das Vorzeichen und die Größe der Abweichung des auf der Leitung 10 ankommenden wirklichen Signals von dem idealen Signa! festzustellen, werden die auf der Leitung 33 anstehenden Bits in Abhängigkeit von dem Taktsignal Twin ein Schieberegister39 eingeschoben. In

der durch den Taktimpuls Ti bestimmten Zeit sind alle Bits von der Addierschaltung 32 in das Schieberegister 39 hineingeschoben, weshalb ein Abtast- und Halteschaltkreis 41 durch das Taktsignal 7> aktiviert wird, um den Zustand der dritten Stufe von rechts in dem Schieberegister 39 abzutasten. Es wird daran erinnert, daß das übertragene und auf der Leitung 10 empfangene Signal vier Pegel aufweist, weshalb die beiden ersten Bits von rechts in dem Schieberegister 39 die zu übertragende Information kennzeichnen. Wie zuvor diskutiert, enthält das dritte, von dem Abtast- und Haltcschaltkieis 41 gelesene Bit das Vorzeichen des Fehlcrsignals. Die verbleibenden Bits in dem Schieberegister sind Fehlergrößenbits.

In der dargestellten Ausführungsform werden nur vier Fehlergrößenbits bei weiteren Rechnungen verwendet, weshalb vier Verknüpfungsglieder 42 bis 44 und 46 durch das Taktsignal Ti aktiviert werden, um die vier signifikantesten Fehlergrößenbits zu lesen. Das Ausgangssignal der vier Verknüpfungsglieder 42 bis 44 und 46 wird jeweils an eine Lxklusiv-ODER-Schaltung 47 bis 49 und 51 zusammen mit dem Ausgangssignal des Abtastungs- und Halteschaltkreises 41 nach Inversion im Inverter 45 angelegt. Auf diese Weise wird die Fehlergröße bloß dann übertragen, wenn das Vorzeichen des Fehlers positiv ist, während die Fehlergrößenbits für einen negativen Fehler invertiert werden.

Die Ausgangssignale der vier E.xklusiv-ODER-Schaltungen 47 bis 49 und 51 werden über vier Stufen eines umlaufenden Elfbit-Schieberegisters 52 angelegt. Das Elfbit-Schieberegister 52 wird durch das Taktsignal T.\ fortgeschaltet, so daß bei jedem Vorkommen des Zeitsignals Tf die Information in dem Schieberegister 52 um eine Bitposition weitergeschoben ist. Der Ausgang des Schieberegisters 52 wird über eine Leitung 53 und Leitungen 54,4 bis 54Z an die Anzapfschaltungen 144 bis I4Z angelegt, um die Information über die Fehlergröße zu bilden. In ähnlicher Weise wird das Ausgangssignal der Tasi- und Halteschaltung 41 über eine Leitung 56 und Leitungen 57/4 bis 57Z an die Anzapfungsschaltungen 144 bis 14ZaIs Fehlerpolarität oder Vorzeicheninformation geliefert.

Ein erneuter Bück auf die F i g. i ergibt, daü die Signale für die Fehlergröße und die Fehlerpolarität auf den Leitungen 54/1 und 574 einem Korrelator 58 zugeführt werden, der in Übereinstimmung mit dem Algorithmus für den mittleren quadratischen Anzapfungswert das Fehlersignal mit jedem Anzapfungssignal multipliziert und das Produkt mittelt. Da das Anzapfungssignal um eine Anzapfung in der Zeit weitergeschritten ist. während welcher das Fehlersignal errechne' wird, wird das Anzapfungssignal der nächstfolgenden Anzapfung in jedem Korrelator verwendet und nicht das vorliegende Anzapfungssignal.

Dies wird durch Anlegen des auf der Leitung 544 ankommenden Fehlergrößensignals an ein UND-Verknüpfungsglied bzw. UND-Glied 59 und des von der nächstfolgenden Anzapfungsschaltung f4ß stammenden Anzapfungssignal an das UND-Verknüpfungsglied bzw. das UND-Glied 59 über eine Leitung 61B bewerkstelligt Wie beim UND-Glied 18 sorgt das UND-Glied 59 für ein bitweise Multiplikation des angelegten Datenstromes. Das über die Leitung 61B angelegte Anzapfungssignal wird von einem Taktsignal Te weitergeschaltet Das über die Leitung 544 angelegte Fehiergrößensigna! wird von dem Taktsignal Τ_Λ weitergeschaltet so daß man erwarten würde, daß das auf der Leitung 54.4 ankommende Signal jedesmal einen

kompletten Zyklus durchläuft, wenn das Signal auf der Leitung 61B wechselt. Dies trifft jedoch nicht zu, da das Fehlergrößensignal in dem Rlfbitschieberegister 52 umläuft, welcher ein Signal abgibt, welches jedesmal um eine Bitposition fortschreitet, wenn das Anzapfungssignal auf der Leitu/ig614 wechselt. Dieses Fortschreiten um eine Bitposition durch das Fehlergrößensignal ermöglicht dit direkte Addition von durch das UND-Glied gelieferten Teilprodukten jedesmal, wenn das Anzapfungssignal ohne weitere Verschiebeopera- ■ tionen wechselt.

Deshalb wird das vom UND-Glied 59 stammende Aiisgangssignal über eine Leitung 60 einem Serien-Voll iiddicrcr 62 zugeführt, welcher die Fähigkeit des Übertrags besitzt. Der Ausgang des Serienvolladdierers 62 wird mittels einer Exklusiv-ODER-Schaltung 63 an ein zehnstufiges Schieberegister 64 weitergegeben. Das von dem Schieberegister 64 stammende Ausgangssignal Wird Übe" CSViC ExklüSiV-ODEiviici'ii'iliüiiK SS gegeinrn und über eine Leitung 67 an den zweiten Eingang des u Serienschieberegisters 62 rückgeführt.

Es wird darauf hingewiesen, daß das Schieberegister 27 in dem Anzapfungsmultiplizierer neun Stufen aufweist, um die Verschiebung der einen Bitposition zum Übertrag des Mulliplika'.ioiisprozesses auszuführen. Da das elfstufigc Schieberegister 52 die Verschiebung durchführt, bevor das Signal an den Serienvollad-(lierer 62 gegeben wird, wird ein 10-Bitschieberegister 64 verwendet. Diese beiden Techniken sind im großen und ganzen äquivalent zur Ausführung der Verschiebung von Teilprodukten vor Addition, die für die Serienarithmetik benötigt wird.

Das auf der Leitung 574 ankommende Fehlerpolaritätssignal wird an eine Exklusiv-ODER-Schaltung 68 angelegt. Das Vorzeichensignal von der Anzapfungsschaltung 14Ä welche in einer nicht gezeichneten Abtastungs- und Halteschaltung 16ß gespeichert ist, wird über eine Leitung 69S als zweiten Eingang der Exklusiv-ODER-Schaltung 68 zugeführt.

Das auf einer Leitung 71 gelieferte Ausgangssignal .■< der Exklusiv-ODER-Schaltung 68 zeigt das Vorzeichen des Produkts des Fehlerskiials mal dem Anyanfnnorcsignal an. Dieses auf der Leitung 71 anstehende Signal wird über Leitungen 72 und 73 Exklusiv-ODER-Schaltungen 63 bzw. 66 zugeführt. Auf diesem Weg ist r· ersichtlich, daß ein digitales Signal, welches von dem Schieberegister 64 über die Exklusiv-ODER-Schaltung 66, die Leitung 67, den Serienvolladdierer 62 und zurück über die Exklusiv-ODER-Schaltung 63 zum Schieber gister 64 umläuft, entweder durch die Exklusiv-ODER- ■<; Schaltungen 63 und 66 zweimal invertiert werden oder überhaupt nicht invertiert werden. Während einer einzigen Multiplikation (das heißt einem Zyklus des Datenabtastungsregisters 13) bleibt das über die Leitungen 71, 72 und 73 den Exklusiv-ODER-Schaltun- , gen 63 und 66 zugeführte Signal konstant Das Schieberegister 64 wirkt deshalb mit der zugehörigen Schaltung als eine Mittlungsschaltung oder als Korrelator. Wenn ein positives Produkt angesammelt wird, wird ein erstes Signal an die Exklusiv-ODER-Schaltungen 63 ·.«■- und 66 angelegt, während, wenn ein negatives Produkt angesammelt ist, ein zweites Signal den Exklusiv-ODER-Schaltungen 63 und 66 zugeführt wird, so daß die in dem Schieberegister 64 oder 66 stehende Zahl entweder zunimmt oder abnimmt in Übereinstimmung *>·. mit dem über die Leitungen 71, 72 und ?3 den Exklusiv-ODER-Schaltungen 63 und 66 zugeführten VorzeichensignaL

Nachdem jed· s Teilprodukt der in dem Schieberegister 64 eingespeicherten Information zugefügt ist. bewirkt das Taktsignal Ti die Abtastung eines auf der Leitung 76 gelieferten Signals durch ein Abtastregister 74. Das auf der Leitung 76 anstehende Signal zeigt an. ob der Serienvolladdierer 62 ein Übertragungsbit enthält oder nicht. Wenn ein Übertragungsbit in dem Serienvolladdierer 62 am Ende der Addition eines Teilprodukts vorhanden ist, fließt das Register 64 offensichtlich über, was bedeutet, daß die in dem Register 64 zu speichernde Zahl einen vorbestimmten Wert in positiver oder negativer Richtung übersteigt.

Der Taktimpuls T, schaltet ein Verknüpfungsglied 77 in der Weise, daß die in dem Register 74 gespeicherte Information an einen Serienvolladdierer 78 weitergegeben wird. Der Serienvolladdierer 78 addiert das durch das Verknüpfungsglied 77 zugeführte Signal r.u de/ umlaufenden Information, welche in dem Register 19 enthalten ist. Die in dem Register iy stehende Information wird entweder in positiver oder negativer Richtung durch ein über das Verknüpfungsglied 77 anliegendes Signal in Übereinstimmung mit dem Vorzeichensignal vergrößert, welches über Leitungen 71, 79, 81 und 82 einen Paar von Exklusiv-ODER-Verknüpfungsglieder 83 und 84 von dem Exklusiv-ODF.R-Gatler 68 zugeführt wird. Die Exklusiv-ODER-Verknüpfungsglieder 83 und 84 werden mit dem Register 19 in analoger Weise zu der Verbindung der Exklusiv-ODER-Verknüpfungsglieder 63 und 66 mit dem Register 64 verbunden.

Ein Blick auf das Taktdiagramm in F i g. 5 zeigt, daß. da der Taktimpuls T₍ vor dem Taktimpuls Ti vorkommt, die den Exklusiv-ODER-Schaltungen 83 und 84 zugeführte Vorzeicheninformation in der Tat dafür kennzeichnend ist, in welcher Richtung der Serienvoll· addierer 62 übergeflossen ist. Wenn der Serienvolladdierer 62 nicht übergeflossen ist, gibt das Verknüpfungsglied 77 eine »0« an den Serienvolladdierer 78 ab, was die in dem Register 19 enthaltene Information nicht verändert. Das Ausgangssignal des Verknüpfungsgliedes 77 wird auch zur Rücksetzung des Regis^rs 74 und

C* L." L- Λ D ' L CA C 'nnn > λ »I^a«· t ΐ rw m ■ η

^l I f* ^^^^ff^ l^*^^l ■ ^^ ^ψ *■ f*P ■■* *» ff ΙΓ W ^s IT ■&#■ *ψ ■ ■ W C»> rmr^r* »■* +r-r^ra* ■ ■ - - - — - - » »» ^*

Wert benutzt, typischerweise einen halben Weg in ihrer Zählung, plus den Signalwert des Überflusses.

Zum Verständnis, wie die in Fig. 5 gezeigten Taktsignale abgeleitet werden, ist ein kurzer Blick in Fig.4 notwendig. Der zweiphasige Taktgeber I3a ist mit dem empfangenen Signalphasen verknüpft und liefert das Taktsignal T_A. Das Taktsignal Ta wird über eine Leitung 86 an einen um zehn teilenden Ringzähler 87 gegeben, welcher das Taktsignal Tb liefert. Das Taktsignal Tb wird über Leitungen 88 und 89 an einen elfstufigen Ringzähler 92 gegeben, welcher die Taktsignale Tc und To liefert die jeweils einmal in den elf Impulsen des Signals Γβ vorkommen. Der Taktimpuls Tf wird von einem UND-Verknüpfungsglied 92 in Abhängigkeit von der gleichzeitigen Anwesenheit des über eine Leitung 93 gelieferten Taktsignals T_A, des über eine Leitung 94 gelieferten Taktsignals Tb und des über Leitungen 96, 97 und 98 gelieferten Taktsignals To gebildet

Da das Taktsignal Te das Komplement des Taktsignals Tf ist wird es durch Anlage des gleichen Taktsignals an das UND-Verknüpfungsglied 99, welche aa das UN D-Verknüpfungsglied 92 angelegt werden, gewonnen, mit der Ausnahme, daß das Taktsignal To über einen Inverter 101 invertiert wird und über eine Leitung 102 an das UN D-Verknüpfungsglied 99

angelegt wird. Das Taktsignal Τ_Λ wird an das UND-Verkiüpfungsglied 99 über Leitungen 103 u.Vl 104 angelegt, während das Taktsignal Tn über eine Leitung 105 geführt wird.

Das Taktsignal Tu wird auf das Vorkommen von entweder den Taktsignalen 7} und T.\ oder dem Taktsignal 7> erzeugt. Dies wird durch Anlage des Taktsignals T₁ an ein UND-Verknüpfungsglied 106 mittels einer Leitung 107 und der Anlage des Taktsignals T, an das UND-Verknüpfungsglied 106 über eine Leitung 108 bewerkstelligt. Das von ilem IINI)·Verknüpfungsglied 106 stammende Ausgangssignal wird über eine Leitung 109 an ein ODER-Verknüpfungsglied Ml angelegt, während an diesem ODER-Verknüpfungsglied über eine Leitung 112 gleichzeitig das Taktsignal 7>anliegt.

Das Taktsignal Ta wird mittels eines ODER-Verknüpfungsgliedes an 113 in Abhängigkeit von den Taktsignalen Tr. T₍ und Tn gebildet. Das Taktsignal 7> wird an das ODER-Verknüpfungsglied il3 über Leitungen 88 und 104 angelegt, während das Taktsignal Tc an das ODER-Verknüpfungsglied 113 über Leitungen 107 und 116 zugeführt wird. Das Taktsignal Tn wird an das ODER-Verknüpfungsglied 113 über die Leitung 96 und eine Leitung 117 gegeben.

Hierzu 5 Blatt Zeichniinccn

Claims

Patentansprüche:

1. Sich automatisch selbst einstellender Dämpfungsentzerrer, mit einer Verzögerungsanordnung, die eine Anzahl von in Tandem geschalteter Anzapfungsschaltungen zum Liefern eines ersten Satzes von Vielbit-Datensignalen aufweist, mit einer in jeder Anzapfungsschaltung liegenden Korrelatorschaltung, die auf Anliegen der Fehlersignale anspricht und einen zweiten Satz von Vielbit-Datensignalen liefert, mit einer in jeder Anzapfungsschaltung liegenden Multiplikatorschaltung, die zur Multiplikation der ersten und zweiten Datensignale dient und ein Ausgangssignal der Anzapfungsschaltung liefert, und mit einer Summierschaltung, welche die Ausgangssignale der Anzapfungsschaltung miteinander kombiniert um ein entzerrtes Ausgangssignal zu liefern, dadurch gekennzeichnet, daß eine Umsetz-Einrichtung(29,36) vorgesehen ist, weiche das Ausgangssigna! der Muitipiikatorschaltung (18, 24, 27) in einen dritten Satz von Vielbit-Datensignalen im Einerkomplement-Format zur Anlage an die Summierschaltung (32) umwandelt,

daß die Summierschaltung (32) zur Kombination der dritten Vielbit-Datensignale im Einerkomplement-Format von den jeweiligen Anzapfschaltungen (14) ausgebildet ist und einen vierten Satz von Vielbit-Datensignalen liefert, die aus Ausgangsdatenbits, die Fehlergröße anzeigende Bits und Fehlerpolarität anzeigende Bits bestehen, und daß eine weitere Umsetzeinricntung (45, 47, 48, 49, 51) die Fehlersignale des vierten Satzes der Vielbit-Datensignale in ein Fehlefgrößenformat mit positiven Vorzeichen zur Anlage an den Korrelator (58) umwandelt

2. Dämpfungsentzerrer nach Anspruch 1, dadurch gekennzeichnet, daß die ersten Sätze der Vielbit-Datensignale jeweils mindestens N Bits enthalten, und daß das die Fehlerpolarität anzeigende Bit des vierten Satzes der Datensignale das (Λ/+ l)-tp signifikante Bit ist

3. Dämpfungsentzerrer nach Anspruch 2, dadurch gekennzeichnet, daß die N signifikanten Bits der jeweiligen vierten Sätze der Datensignale das entzerrte Vielbit-Datensignal darstellen.

4. Dämpfungsentzerrer nach Anspruch 1, wobei jede Anzapfungsschaltung Multiplikations-Schaltungen enthält, dadurch gekennzeichnet daß die Anzapfungs-Multiplikationsfaktor-Schaltungen (19, 78) mittels eines Exklusiv-ODER-Gliedes (68) auf das Langzeitmittel des (N+ I)-ten signifikanten Bits und auf das vorzeichenanzeigende Bit des nächsten Satzes der ersten Datensignale ansprechen, wobei das Ausgangssignal des Exklusiv-ODER-Gliedes (68) das Vorzeichen des Produkts der beiden Signale anzeigt

5. Dämpfungsentzerrer nach Anspruch 2, wobei jede Anzapfungsschaltung Anzapfungs-Multiplikationsfaktor-Schaltungen enthält dadurch gekennzeichnet, daß eine Schaltung (Serienvolladdierer 62) zur Lieferung des Produktes der die Fehlergröße anzeigenden Bits des vierten Satzes der Vielbit-Datensignale und der die Größe anzeigenden Bits des nächsten Satzes der ersten Datensignale vorgesehen ist daß eine Schaltung (Register 74) zur Lieferung eines Veränderungssignals vorgesehen ist, wenn das vorhergehende Produkt einen vorbestimmten Wert übersteigt und daß die Anzapfungs-Multiplikationsfaktor-Schaltungen (19, 78) auf das Veränderungssignal ansprechen und den zweiten Satz der Vielbit-Datensignale ändern,

6. Dämpfungsentzerrer nach Anspruch 1, gekennzeichnet durch eine Abtast- und Halteschaltung (41) zur Abtastung und Speicherung des die FehJerpolarität anzeigenden Bits des vierten Satzes der Vielbit-Datensignale und durch eine Einrichtung (56, 57) zur Verbindung der Abtast- und Halteschaltung mit der Korrelatorschaitung (58).