DE2324691C3

DE2324691C3 - Verfahren und Schaltungsanordnung zur gewichteten Bewertung deltacodierter Signale mit digitalen Koeffizienten und Anwendung einer solchen Schaltung in digitalen Filtern und Entzerrern

Info

Publication number: DE2324691C3
Application number: DE2324691A
Authority: DE
Inventors: Henri J. La Gaude Nussbaumer
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1972-06-01
Filing date: 1973-05-16
Publication date: 1981-07-02
Also published as: IT988683B; DE2324691B2; US3814917A; DE2324691A1; FR2188367B1; FR2188367A1

Description

Die Erfindung betrifft die Verarbeitung von digital codierten Analogsignalen mit Deltamodulationsverfah- ΐί ren und insbesondere die Multiplikation und Gewichtung solcher Signale mit digitalen Koeffizienten und Anwendung einer solchen Schaltung in digitalen Filtern und Entzerrern.

Bei der Signalverarbeitung wird in zunehmendem M?JJe anstelle von Analogverfahren die Digitaltechnik angewandt Insbesondere ergeben sich bei der Datenübertragung aus der Umwandlung des Analogsignals in Digitalsignale viele Vorteile, insbesondere wenn man die Daten digital überträgt und verschiedene Verarbeitungsschritte durchführt, bevor das Signal gleichgerichtet wird.

Die Umwandlung wird üblicherweise so vorgenommen, daß das Analogsignal abgetastet wird und die Abtastwerte kodiert werden. Es gibi dabei zwei jo Kodierverfahren, nämlich die Pulscodemodulation und die Deltamodulation. Bei der Pulscodemodulation, kurz PCM genannt, wird das zu codierende Analogsignal in regelmäßiger Folge abgetastet, und die Amplitude eines jeden Abtastwertes wird entsprechend einem Quanti- π sierungsmaßstab quantisiert Die Anzahl der Quantisierungsschritte wird beispielsweise in binärer Form in einem Zweierkomplementcode ausgedrückt Damit erscheint das dem Analogsignal entsprechende Digitalsignal als eine Folge von binären Worten, wobei jedes Wort der Amplitude eines analogen Signalabtastwertes entspricht Bei der Deltamodulation wird nur das Vorzeichen der Amplitudendifferenz zwischen einem Abtastwert und dem vorhergehenden Abtastwert betrachtet Dieses Vorzeichen wird mit zwei möglichen Werten binärcodiert: +1, wenn das Vorzeichen positiv ist und — 1, wenn das Vorzeichen negativ ist Die digitale Signaldarstellung des Aralogsignals tritt damit in der Form einer Folge von binären Elementen, auf, wobei jedes Element die Richtung der Amplitudenabweichung so des analogen Signalabtastwertes in bezug auf die Amplitude des vorhergehenden Abtastwertes anzeigt

Die Erfindung bezieht sich auf das letztgenannte Analog-Digital-Codierverfahren. Bei der Verarbeitung digital codier'.er Signale müssen deltacodierte Binärele- 5s mente (die in der folgenden Beschreibung Deltabits genannt werden) oft mit Koeffizienten multipliziert werden, die in einem beliebigen Binärcode ausgedrückt sein können, der beispielsweise ein Zweierkomplement' code sein kann. Das ist beispielsweise der Fall, wenn w man das Signal mit digitaler Technik Filtert Der Ausdruck »Filtern« bezeichnet hier eine Arbeitsweise, bei der das zu filternde Signal einem Netzwerk mit fester Übertragungsfunktion (wie das bei Filtern ganz allgemein üblich ist) oder einem Netzwerk mit veränderlicher Übertragungsfunktion (wie dies beispielsweise bei Entzerrerschaltungen der Fall ist) zugeführt wird.

Die Digitalfiltertechnik ist nunmehr allgemein bekannt, und es sei in diesem Zusammenhang auf den Aufsatz von Jackson, Kaiser McDonald in 'EEE Transactions on Audio and Electroacoustics verwiesen, der im Band AU-16, Nr. 3 unter dem Titel »An approach to the Implementation of Digital Filters« im September 1968 erschienen ist, wo besondere Ausführungsformen angegeben sind. In konventioneller Weise besteht eir. Digitalfilter aus einem oder mehreren Verzögerungselementen mit Anzapfungen, denen feste oder variable Multiplikationskoeffizienten zugeordnet sind sowie aus einem oder mehreren Addieren oder Akkumulatoren, wobei dann am Ausgang eines der Akkumulatoren das gefilierte Signal auftritt.

Gegenwärtig ist der Einsatz von Digitalfiltern durch die Kosten und die Komplexität digitaler Schaltungen beim Aufbau solcher Filter begrenzt Tatsächlich sind diese beiden Elemente in beträchtlichem Ausmaße miteinander verknüpft, zumindest für den Teil der Schaltingen, der sich mit arithmetischen Berechnungen befaßt Wenn Filter mit eine- großen Anzahl von Koeffizienten enorderiich sind, darin wird die dabei erforderliche Geschwindigkeit der Rechenschaltungen (insbesondere der Addierer oder Akkumulatoren) sehr hoch und dies erfordert entweder Bauelemente mit sehr hebern Durchsatz, d. h. sehr aufwendige Bauelemente, oder eine große Anzahl von Schaltungen, was nicht, nur sehr kompliziert ist sondern auch vom Kostenstandpunkt für praktisch anwendbare Fälle sehr rasch zu untragbaren Verhältnissen führt Dies trifft insbesondere dann zu, wenn Deltamodulation benutzt wird. Zum Erzielen einer hohen Codiergenauigkeit bei der Umwandlung eines Analogsignals in ein deltacodiertes Digitalsignal ist eine hohe Abtastfrequenz erforderlich, im allgemeinen von mehr als 100 000 Bit/Sekunde. Um einen Begriff für die Größenordnung zu geben, kann man sagen, daß man für ein Filter mit 32 !Koeffizienten (wie es derzeit bei Entzerrerfiltern benutzt wird) die Addierschaltung bis zu 32 Binärwortc in Jeder Periode der Abtastfrequenz addieren muß, d.h. alle 5 oder 10 Mikrosekunden.

Ein weiterer Faktor bereitet in der Piaxis digitaler Filter Schwierigkeiten: nämlich die Notwendigkeit, im Zeitmultiplex zu arbeiten. Tatsächäch kann eine Addierschaltung jeweils nur ein binäres Wort addieren und kann daher in dem gewählten Beispiel die 32 Binärworte nicht gleichzeitig aufnehmen, sie müssen vielmehr im Zeitvielfach übertragen werden. Die üblichen Schaltungen für eine solche Zeitmultipiexübertragung sind im allgemeinen sehr wichtig und ihre Komplexität ist mit den geforderten Eigenschaften eines handelsfähigen Produktes nicht vereinbar.

Ferner hat es, soweit dies bekannt, ist einen Obertragungsentzerrer, der mit digitalen Schaltungen und Deltacodierung arbeiten kann, bis jetzt noch nicht gegeben.

Aufgabe der Erfindung ist es also, den Aufbau von digitalen Filtern, die mit deltacodierten Signalen arbeiten, so weit zu vereinfachen, daß die Möglichkeit ihrer Anwendung in der Praxis wesentlich verbessert wird.

Insbesondere sollen billige und einfache Multiplexschaltungen zum Aufbau solcher Filter in Verbindung mit logischen Rechenschaltungen geschaffen werden, mit deren Hilfe es möglich ist, die Rechengeschwindigkeit für binäre Akkumulatoren herabzusetzen.

Gelöst wird die Aufgabe durch die im Kennzeichen des PA 1 aufgeführten Merkmale.

Des weiteren schlägt die Erfindung ein Verfahren zum Filtern eines Eingangssignals in der Weise vor, daü das Eingangssignal bei einer gegebenen Frequenz deltacodiert wird, die Deltabits einer Folge von 2/V Elementarverzögerungsgliedern r zugeführt wird, Abnahme des entsprechenden Bits bei der gegebenen Frequenz am Ausgang jedes Verzögerungsgliedes und Serienumwandlung dieser so ermittelten Bits in zwei Bitfolgen, deren erste die Bits mit einer Verzögerung von r, 3r und (2/V- I )r und die andere die Bits mit einer Verzögerung von 2r. 4r.... 2/V ■ r enthält. Dann wird jedem so ermittelten Bit ein Gewiehtskoeffizienl zugeordnet. Anschließend wird dieses Verfahren zur Bildung der Summe der beiden so mit Gewichtungskoeffizienten versehenen Deltabits angewandt, und es wird während jeder Periode der vorgegebenen Frequenz, wenn der Akkumtilicrschritt endet, ein differentiell PCM-codiertes Muster des gefilterten Signals erhalten.

Eine weitere Ausgestaltung der Erfindung besteht in einer Anordnung zur Ausführung einer solchen Summenbildung zweier Dcltabitfolgen. bei der die Bits durch Koeffizienten gcwiehlet sind und ein digitales Filter sowie einen Übertragungsentzerrer als Anwendungsgebiete für eine solche Schallung und ein solches Filter.

SchallungsmäOig geht man dabei so vor, daß man die aus der Codierung des Eingangssignals sich ergebenden Deltabits einem umlaufenden Schieberegister zuführt, indem sie mit einer Frequenz umlaufen, die höher ist als die Abiastfrequenz, so daß die vom Schieberegister kommenden Bits automatisch zeitlich ineinander verschachtelt zur Verfügung stehen. Die Multiplexopcration wird in der Weise durchgeführt, daß zu jedem Verschiebezeitpunkt zwei Bits parallel zur Verfügung stehen. Die Gewichtungskoeffizienten werden nunmehr nicht getrennt zugeordnet, sondern zwei und zwei paarweise in der Form von Summe und Differenz der Koeffizienten. Die Relativwerte der vom Schieberegister in einem gegebenen Zeitpunkt kommenden zwei Bits steuern die Auswahl der in Parallelform zur Verfügung stehenden binären Zeichen, die repräsentativ sind iüi uic Summe üci uiiuii'i c;v.;prcchcridcr. Koeffizienten oder deren Differenz oder dem der Summe oder der Differenz entgegengesetzten Wert. Diese binären Zeichen werden sukzessiv im Akkumulator aufaddiert, dessen Ausgang einen differentiellen PCM-codierten Abtastwert des gefilterten Signals in jeder Periode der Abtastfrequenz liefert.

Die Erfindung wird nunmehr anhand von Ausführungsbeispielen in Verbindung mit den Zeichnungen näher beschrieben. Dabei zeigt

Fig. 1 die allgemeine Anordnung eines selbsttätig arbeitenden Transversalfilierentzerrers gemäß der Erfindung.

Fig.2a schematisch ein Blockschaltbild der Eingangsschaltungen und der Verzögerungseinrichtung des Entzerrers.

F i g. 2b eine weitere Ausführungsform der in F i g. 2a gezeigten Schaltung.

F i g. 3 ein Blockschaltbild der zur Multiplikation der Koeffizienten und zur Summenbildung in dem Entzerrer dienenden Schaltungen.

Fig.4 ein Blockschaltbild für die Erzeugung des Fehlersignals zur Berichtigung der Entzerrerkoeffizienten.

F i g. 5 ein Blockschaltbild der zum Abspeichern und Berichtigen der Koeffizienten in dem Entzerrer

benutzten Schaltungen und

Fig. 6 ein Impulsdiagramm zur besseren Verständlichkeit der in den vorangegangenen Figuren gezeigten Schaltungen.

Eine bevorzugte Ausführiingsform der Erfindung wird nunmehr in Verbindung mil einem selbständig arbeitenden Transversalübcrtragungsentzerrers an sich bekannter Bauart beschrieben. Die allgemeinen Prinzipien solcher Entzerrer sind in einem Buch von R. W. Lucky. J. Salz und H. Weldon |r. beschrieben mit dem Titel: »Principles of Data Communications«, Kapitel Vl. das 1968 bei McGraw-Hill in New York erschienen im Insbesondere wird dabei auf einen Phasenmodulalions Übertragungsentzerrcr Rezug genommen, wie er in der deutschen Patentanmeldung P. 23 17 597 beschrieben ist.

Fig. 1 zeigt die allgemeine Anordnung eines solchen Entzerrers. Der Entzerrer nimmt ein von dem Übertragungsmedium ankommendes Analogsignal auf und besteht aus einem Analog-Digital· wandler i des Deltamodulatortyps, in dem das ankommende Analogsignal in ein deltacodiertes Digitalsignal umgewandelt wird. Die Deltabits werden einem Verzögerungsglied zugeführt, das aus einer Folge von Elementarverzögerungen besteht und 2jVAnzapfungen (nicht gezeigt) aufweist. Die von diesen Anzapfungen abgenommenen Signa!«? werden in einer Multiplizicrschaltiing 3 mit von einem Speicher 4 abgerufenen Kocffizienien multipliziert. L*te in der Multiplizierschaltung 3 erhaltenen Produkte werden in einer Addierschaltung 5 zu dem entzerrten Signal hinzuaddiert. Dieses entzerrte Signal wird dem Datendv-tektor und αι-η Fehlererkcnnungs Schaltungen zugeführt, die sowohl die übertragenen Daten als auch gegebenenfalls Fchlcrinformation liefern. Diese binäre Fehlerinformation wird einer Gruppe von Exklusiv-Oder-Schaltungcn 7 gleichzeitig mit Information über das Vorzeichen des analogen Eingangssignals zugeführl. das von der Begrcnzersiufe 8 kommt. Die Schaltungen der Schaltungsgruppe 7 arbeiten dabei als Korrelatoren und korrelieren das Vorzeichen des Eingangssignals mit dem Vorzeichen des Fehlersignals. Das Ausgangssignal der Schaltungsrrunpc 7 w\'i """ f.mnnp von Schaltungen 9 zugeführt, die die Koeffizienten im Speicher 4 auf den neuesten Stand bringen, um dadurch das I ehlcrsignal zu kompensieren.

Die Arbeitsweise eines solchen Entzerrers soll hier nicht weiter beschrieben werden, da sie bekannt ist. Eine Beschreibung dieser Arbeitsweise findet sich in einem Aufsatz von Hirsch und Wolf mit dem Titel: »A Simple Adaptive Equalizier for Efficient Data transmission» (Ein einfacher adaptiver Entzerrer für wi.iisame Datenübertragung), veröffentlicht bei Wescon IEEE in Wescon Technical Papers. 1969. Teil IV. Abschnitt 11-2. Die vorliegende Erfindung betrifft die Ausgestaltung von Schaltungen, die insbesondere in solchen Entzerrern mit Vorteil einsetzbar sind und die nunmehr im Zusammenhang mit den F i g. 2 bis 5 im einzelnen beschrieben werden sollen.

Fig. 2a zeigt die Schaltung des Entzerrers, nämlich die Blocks 1 und 2 von Fig. 1. Der Deltacodierer C nimmt ein Analogsignal auf und wandelt es in ein deltamoduliertes Codesignal um. Die Frequenz der Abtastung des Analogsignals wird mit f\ bezeichnet. Die Deltacodierschaltung C kann beispielsweise so aufgebaut sein, wie sie in der DE-OS 22 Ol 939 beschrieben ist.

Am Ausgang des Deltacodierers wird daher eine

Bitfolge mit der Frequenz f\ iuiflrcten. Der Ausdruck »Codierbitperiode« wird dabei für die Zeitspanne benutzt, die zwei benachbarte Bits am Ausgang der

Codierstufe trenn,, nämlich Hl= Diese Bits werden

über eine Und-Schaltung A 1 und eine Oder-Schaltung C) 1 einer Verzögerungseinrichtung zugeführt, die aus zwei Schieberegistern SR, und SRi besieht, die hintereirtandergeschaltet sind. Die Und-Torschaltunp A 1 wird durch ein Taktsignal f I mit der Frequenz f\ gesteuert und läßt damit die von der Codierschaltung C kommenden Hits durch. Die Schieberegister .SWi und SR: werden im Takt einer Schiebefrequenz (7 weitergeschahet. |edes Schieberegister SR und .SW.' hai

eine Bitkapazität \on Λ/ ■ . wobei angenommen ist.

daß r ein gan/zahliges Vielfaches son HI und die Verschicbefreqtienz (7 = /V · f\ ist. was immer möglich erscheint. Das Ausgangssignal des Schieberegisters .SW. wird über ein Verzögerungsglied II. eine torschaltung A 2 und eine Oder-Torschaltung O 1 nach dem Eingang des Schieberegisters .SW: zurückgeführt. In dem Verzögerungsglied 11 wird eine Verzögerung B 2 eingeführt, die gleich dem Zeitintervall zwischen zwei benachbarten Bits am Ansang des Schieberegisters SW, ist. nämlich B2 = Mf 7. Der Ausdruck »Registerhit periode« wird für die Bezeichnung von B2 benutzt und man sieht, daß Hl=/V B2 ist. da /2=A/· ft. Die Und-Torschaltung A 7 ist so gesteuert, dall sie nur dann gesperrt ist. wenn die Torschaltung A I geöffnet ist. Das entsprechende Steuersignal wurde daher mit ι ί bezeichnet. Am Ausgang des Schieberegisters .SW; tritt auch ein erstes f'olaritätssieuersignal (/1 und nach Inversion in einer Invertersuife /1 auch das Komplementärsignal d\ auf. Dieses Ausgangssignal der Schieberegisterstufe .SW; wird außerdem einer Exklusiv-Oder-Schaltung 12 zugeführt, die außerdem an ihrer anderen F.ingangsklemme ein Ausgangssignal vom Schieberegister .SW· aufnimmt. Das Ausgangssignal der Exklusiv-Oder-Schaltung liegt an einem Eingang einer Und-Torschaltung A 3 und über eine Inverterstufc /2 an einem Eingang einer Und-Torschaltung A 4. Die

Trn-c«*hahiintr*»n A 1 nnrt Λ d ULprH*»n Hnrrh 7U.TM

komplementäre Taktsignale (3 und 13 gesteuert. Die Ausgangssignale der Und-Tor-Schaltungen A 3 und A 4 liegen an einer Oder-Schaltung O 2. deren Ausgangssignal als Auswahlsteuersignal c/2 und_ über eine Inverterstufe als Komplementärsignal d7 zur Verfügung steht. In Fig. 2b ist ein Blockdiagramm einer Schaltung gezeigt, die dasselbe Ergebnis liefert, wie die aus Schieberegistern und Rückkopplungsschaltung bestehende Anordnung gemäß Fig. 2a. In Fig. 2b ist die übliche Schaltung einer Verzögerungseinrichtung SR eines transversalen Digitalentzerrers bekannter Bauart gezeigt gefolgt von einer Multiplexeinrichtung MPX für eine nachfolgende Verarbeitung gemäß dem Prinzip der Erfindung. Die Verzögerungseinrichtung SW ist ein Schieberegister mit 2N Anzapfungen und einer Elementarverzögerung von r zwischen benachbarten Anzapfungen, welches eingangsseitig von der Codierschaltung C ein deltacodiertes Analogsignal mit der Abtastfrequenz f\ aufnimmt. Das Schieberegister SR wird durch ein Taktsignal 11 mit der gleichen Frequenz f\ beaufschlagt, das alle Θ1 Sekunden einen Schiebeimpuls liefert, unter der Annahme, daß Θ1 = -γ- ist. Die

Ausgangssignaie 1 bis 2/V' der entsprechenden Anzapfungen des Schieberegisters SR werden der Multiplexeinrichtung MfX zugeführt, die innerhalb leder Periode H zwei parallele Bitfolgen abgibt, wobei die eine Folge clic Ausgangssigmile der geradzahligen Anzapfungen, die andere Folge die Ausgangssignaie der ungeradzahligen Anzapfungen enthält. Wenn also \(t) das digitale Eingangssignal darstellt, dann besteht die erste Bitfolge

aus den Signalen x(t- r). xfi-ir) ν [/-(2/V- l)r],

während die zweite Bitfolge, die parallel zur ersten

auftritt, aus den Werten x/i-2r). */7-4r)

\(i- 2/V H) besieht.

Um die Arbeitsweise der in F i g. 2a gezeigten Schaltung zu erläutern, soll zunächst gezeigt werden, daß diese Anordnung der konventionellen Verzögerungseinrichtung mit 2/V-Aiizapfungcn und einer Eicmeniarverz.ögerung von r in F i g. 2b äquivalent ist. einer Verzögerungseinrichtung, deren Anzapfungen paarweise, wie in F" i g. 2b gezeigt, zu Multiplcxbitfolgcn zusammengefaßt wird. Betrachtet man nämlich die Ausgangssignaie der Schieberegister .SW, und .SW; zu einem gegebenen Zeitpunkt r. eier mit einem der Zeitabschnitte ι 1 für die Öffnung der Torschaltung A I zusammenfällt, dann entspricht das Ausgangssignal von .SW dem von der Torschaltung Λ 1 zu einem Zeitpunkt

in das Schieberegister SW; eingeführten Dcllabii. d. h. einem Bit dem eine zeitliche Verschiebung gleich dem Produkt der Anzahl der Positionen in .SW. (nämlich

/V ' ). durch die Registerbitperiode (nämlich H2) erteilt

wurde. Es war aber bereits gesagt worden, dall HI = Λ/Β2 ist. Somit ist also das zum Zeitpunkt ι von SR kommende Bit repräsentativ für das zum Zeitpunkt / - r eingegebene Bit. nämlich des Signals x(t-r). In gleicher Weise kann gezeigt werden, daß das vom Schieberegister SR₁ zum gleichen Zeitpunkt ι kommende Bit dem s on der Torschaltung A 1 zum Zeitpunkt

(,-2S ' H2)

V «i /

eingegebenen Bit entspricht, d. h./um Zeitpunkt (I-2r). Das heißt aber, daß zu einem gegebenen Zeitpunkt ί die Signale x(t-r) und \(ι-2τ) parallel an den Ausgängen der Schieberegister SR und -SW; auftreten. Zum Zeitpunkt ( + 20. der nächstfolgenden Registerbitperiode wird das von SW kommende Signal das zuvor bei (i + r2~i) im SW· eingegebene Signal sein. Dieses Eingabebit kommt von der Torschaltung A 2. da die Torschaltung A 1 zum Zeitpunkt (ί + θ 2- f) gesperrt ist und entspricht dem von der Torschaltung A 1 bei einer vorangegangenen Öffnung dieser Torschaltung eingegebenen Bit. das die beiden Schieberegister SWi und SR2 durchlaufen hat. nach dem Eingang von SWi zurückgekoppelt wurde und in der Schaltung 11 einer Verzögerung von θ 2 ausgesetzt war. Das zum Zeitpunkt (1-Θ2) von SWi kommende Bit entspricht daher einem Eingsbebit in SW:. das von der Torschaltung A 1 zürn Zeitpunkt

(I - Θ2) - 2 .V— Θ2 - Θ2 - Ν—_Γ Θ2.

H\ Γ71

das heißt zum Zeitpunkt i—3r ankommt. In gleicher Weise entspricht das zum gleichen Zeitpunkt /-t-62 aus dem Schieberegister SW? kommende Bit einem von der

Torschaltung A I /um Zeitpunkt f-4r in das Schieberegister SR\ eingegebenen Bit usw. Somit kommen in jeder Registerbitperiode 82 zwei Signale parallel aus den Schieberegistern SR, und .ST?:?. Während einer Codierbitperiode θ I werden damit zwei Folgen aufeinanderfolgender Signale an den Ausgängen der Schieberegister SR\ und SR; erhalten, die jeweils in der ersten Fol"c (Ausgang SR₁) einem Signal x(t) entsprechen, das "vxi der Torschaltung A 1 nach SR\ abgegeben und ein ungeradzahliges Vielfaches von r verzögert wurde und in der zweiten Folge (SR]-Ausgang) einem Signal \(i), das nach SR\ in gleicher Weise eingegeben und ein geradzahliges Vielfaches von r verzögert wurde.

Man sieht ferner, daß am Ausgang des Schieberegisters SRi zwei komplementäre Steuersignale (/1 und Ji abgenommen werden. Diese Signale /eigen einfach das Vor/eichen des von SR; kommenden Bits an, und ihre Verwendung wird im Zusammenhang mit F i g. 3 noch erläutert. Die txklusiv-uderSehaitung Ii, iind-Torschaltungen A 3 und A 4 und die Oder-Torschaltung O 2 werden für einen Vergleich der parallel aus den Schieberegistern SR\ und SR2 kommenden Bits verwendet und die Übertragung^ der beiden komplementären Steuersignale c/2 und c/2 zeigt an. ob diese Bitwerte gleiche oder entgegengesetzte Werte haben. Die Exklusiv-Oder-Schaltung 12 überträgt eine binäre Eins, wenn die Bits entgegengesetzte oder komplementäre Werte haben und überträgt eine binäre Null, wenn die Bits den gleichen Wert haben.

Wenn das Steuersignal f3 anliegt, ist die Und-Torschaltung Ai entsperrt und c/2 reproduziert das Ausgangssignal der Exklusiv-Oder-Schaltung 12. Ist das Signal /3 nicht vorhanden, ist die Torschaltung A 3 gesperrt und die Torschaltung A 4 ist entsperrt und dl reproduziert den Kehrwert des Ausgangssignals der Oder-Schaltung 12. Der Grund für diese Inversion und die Funktion der Signale d2 und d~2 wird noch im Zusammenhang mit F i g. 3 näher erläutert.

Fig. 3 zeigt schematisch ein Blockschaltbild für den Koeffizientenspeicher des Entzerrers, die Multiplizierstufen und Addierstufen, die in Fig. 1 durch die Blocks ί, 3 br·«. 5 dsr-csicÄt ;:~d. Der Kocff::iep"^>"^c'^r"^>'che^r ist in der F i g. 3 oben als ρ parallel angeordneter Schieberegistergruppen dargestellt, wobei jede Gruppe zwei in Serie geschaltete Register enthält. Die Schieberegister sind mit Ro bis R_2p bezeichnet und weisen jeweils η Bitpositionen auf. Die Verschiebefrequenz für jedes dieser Register ist f2, was durch das Taktsignal 12 angedeutet ist. Die Anzahl der erforderlichen Registergruppen hängt von der Anzahl der zur Darstellung der Entzerrerkoeffizienten erforderlichen gültigen Bits ab. Hierzu muß erwähnt werden, daß die Koeffizienten durch ρ gültige Bits bestimmt sind. Weiterhin wird angenommen, daß die Koeffizienten in einem Binärcode dargestellt sind und negative Zahlen in Zweierkomplementform geschrieben werden.

Gemäß der vorliegenden Erfindung werden die erforderlichen 2N Koeffizienten nicht in der Form gesonderter Koeffizienten gespeichert, sondern paarweise in der Form von Summen und Differenzen benachbarter Koeffizienten. Bezeichnet man daher die

Koeffizienten mit Q, C₂ C₂N-1, C₂M dann werden die

Summen Q + C₂, C₃+Ct, ... C_2N-i + C₂„ sowie die Differenzen C₂-G, G— C% ... Cm— G.v-i in den Registern abgespeichert. Die Einspeicherung erfolg, parallel über die Eingänge der Register R,. S₄,. - - Rip, so daß in jedem Register alle Bits des gleichen Rangs der

zuvor erwähnten Summen und Differenzen eingespeichert sind. ^v'enn zu Beginn des Arbeitszyklus jedes der Register geladen ist, dann sind beispielsweise die Summen in den ungeradzahligen Registern und die Differenzen in den geradzahligen Registern eingespeichert, wie dies aus F i g. 3 zu ersehen ist. Es muH darauf hingewiesen werden, daß am Ende der Periode Θ2 die η Verschiebungen innerhalb der Register eine Inversion im Bedeutungsinhalt dieser Register verursacht haben werden. Tatsächlich werden die Differenzen der Koeffizienten von den geradzahligen Registern auf die iingerad/ahligen Register übergegangen sein und wegen der Ringspaltung, die im Zusammenhang mit F i g. 5 erläutert wird, werden die Summen der Koeffizienten von den ungeradzahligen Registern auf die geradzahligen Register übergegangen sein. Eine solche Inversion in der Bedeutung des Inhalt der geradzahligen bzw. ungeradzahligen Register in jeder Codierbitperiode Θ1 wird durch die Steuersignale /3 und M berücksichtigt, die ebenfalls in jeder Periuue Oi invertiert werden und die, wie im Zusammenhang mit F i g. 2 erläutert wurde, die Inversion der Werte der Auswahlsteuersignale c/2 und J2 bewirken. Aufgrund dieses Hinweises bezieht sich die nachfolgende Beschreibung nur auf das. was sich innerhalb der Perioden ΘΙ abspielt, wenn die Ausgangssignale der geradzahligen Register den Differenzen der Koeffizienten und die Ausgangssignale der ungeradzahligen Register den Summen der Koeffizienten entsprechen. In diesem Fall liegt das Steuersignal /3 an. Die andere Situation läßt sich daraus sehr leicht dadurch ableiten, daß die Bedeutung der Ausgangssignale der geradzahliger, und ungeradzahligen Register invertiert und das Steuersignal f 3 zum Verschwinden gebracht wird, was anzeigt, daß eine Inversion der Auswahlsteuersignale c/2 und 32 stattgefunden hat, worauf im Zusammenhang mit F i g. 2a verwiesen wurde.

Je eine logische Auswahlzelle M\ bis M_n ist mit jeder Gruppe der beiden Register verbunden. Dabei ist nur die Zelle M_p im einzelnen gezeigt. Dadurch wird das Verständnis der Figur erleichtert, und diese Zelle soll nunmehr beschrieben werden. Das Au. gangssignal des Reoicippc /?,. lipcTt an pinpr I InH-Tnrwhaltuni? A 7. die andererseits das von der Oder-Schaltung O 2 in F i g. 2a kommende Steuersignal c/2 aufnimmt. In gleicher Weise wird das Ausgangssignal des Registers R_2p-\ über eine Und-Torschaltung A 8 geleitet, die andererseits das Steuersignal c/2 von der Oder-Schaltung O 2 in F i g. 2a über die Inverterstufe 13 aufnimmt. Die Ausgangssignale der beiden Und-Torschaltungen A 7 und A 8 werden der Oder-Schaltung O 3 zugeleitet, deren Ausgangssignal für das Ausgangssignal der Auswahlzelle M_p repräsentativ ist. Die Aufgabe dieser Zelle besteht in der Auswahl der Summenbits (Q+Cj-\) im Register R_2p-\ oder der Differenzbits (Cj—Cj-\) im Register Ri_p in Abhängigkeit von den Steuersignalen c/2 oder c/2, die angeben, ob die von den Registern SR\ und SR₂ kommenden Deltabits das gleiche Vorzeichen haben oder nicht Haben sie das gleiche Vorzeichen, dann tritt c/2 nicht_auf und die Torschaltung Al ist gesperrt, während c/2 auftritt und die Torschaltung A 8 entsperrt, so daß dadurch das Summenbit (Cj+Cj-i) ausgewählt wird. Sind die Bits von entgegengesetzten Vorzeichen, dann ist nur die Torschaltung A 7 entsperrt (das Signal c/2 ist vorhanden) und in diesem FaU wird das Differenzbit /Cy-G-i) ausgewählt Was für die Zelle Mp gilt, giii auch für alle anderen Zellen M\ bis M_p-1 und man findet an den Ausgängen dieser Zellen parallel

Il

entweder die Summe (C,+C, \) oder die Differenz (C₁-C, ι) als Funktion des Wertes von dl zum betrachteten Zeitpunkt ι 2.

Wird nunmehr die zeitliche Aufeinanderfolge der Zeitpunkte \2 innerhalb einer Bitcodierperiode B betrachtet, so sieht man. daß die Ausgangssignale der Zellen M\ bis M₁, fortlaufend die Summen und Differenzen von je zwei benachbarten Koeffizienten darstellen entsprechend der Signalfolge c/2, die wiederum der Beziehung zwischen den Werten der zu aufeinanderfolgenden Zeitpunkten / 2 von den Schiebercgistern SR₁ und SR? kommenden Deltabits entspricht.

Am Ausgang jeder Zelle M\ bis M_n ist eine Polaritätsauswahlschaltiing P\ bis P_n angeordnet, wobei hier tür die Schaltung P_n im einzelnen dargestellt ist. während die Schaltungen P₁ bis P_n identisch aufgebaut sind. Das Ausgangssignal der Zelle M₁, wird einer Und-Torschaltung A 9 zugeführt, die außerdem durch das Signal d 1 aus F i g. 2a angesteuert wird. Außerdem liCgt CiäS AüSgangSStgnSf uCT Zelle trip Über CiPiC Inverterschaltung /4 an einer Und-Torschaltung A 10, die eben,alls durch das Steuersignal t/l aus Fig. 2a angesteuert wird. Die Ausgangssignale der beiden Torschaltungen A9 und A 10 liegen an einer Oder-Schaltung O 4.

Die Polaritätsauswahlschaltung P_p hat die Aufgabe, das Ausgangssignal der Zelle M,, dann, wenn das Signal dl vorhanden ist, d.h. wenn ein vom Schieberegister S/?2 kommendes Bit den Wert + I annimmt, unmittelbar durchzulassen. Ist dageg.-n das Signal d_\ nicht vorhanden, sondern nur das i'.iverse Signal dl, d.h.. wenn das vom Schieberegister SRi kommende Bit den Wert - 1 annimmt, dann kehrt die Schaltung P_n das Ausgangssignal der Zelle M_n um und liefert ein invertiertes Ausgangssignal.

Zur Arbeitsweise der Schaltungen in Fig. 3 kann angemerkt werden, daß zu jedem Zeitpunkt r2 die parallelen Ausgangssignale der Polaritätsschaltungen P, bis Pp der Summe (C,+ C,_,) entsprechen, wenn die von den Schieberegistern SR] und SR2 kommenden Werte beide den Wert +1 haben, der Differenz Cj-C₁-U sollten die vom Schieberegister SR\ kommenden Bits den Wert -1 und die vom Schieberegister SR-> kommenden Bits den Wert + 1 annehmen, der Summe Cj+- Cj- i, sollten die Bits, die von den Schieberegistern SRi und SR2 kommen, den Wert — 1 annehmen und endlich der Differenz C₁-Q-\, sollten die von SR\ kommenden Bits den Wert +1 und die von SR: kommenden Bits den Wert -1 annehmen. In den letzten beiden Fällen soll tatsächlich -(Cj+C₁-O und — (Cj+Cj-\) erreicht werden. Da hier mit binären Zahlen gearbeitet wird, genügt es in der niedrigstwertigen Position der beiden Zahlen Cj+Cj-i und C>—Q_i eine binäre »1« jedesmal dann hinzuzuaddieren, wenn das von 5A₂ kommende Bit den Wert -1 annimmt. Diese Operation wird im Akkumulator 27 durchgeführt.

Die Ausgangssignale der Schaltungen P_x bis P_p gelangen parallel in den Akkumulator 13, der zum Zeitpunkt /2 die an diesen Ausgängen liegenden Binärzahlen mit den zu vorangegangenen Zeitpunkten i2 aufgenommenen Binärzahlen akkumuliert. Es wird hier ein bekannter Parallelakkumulator benutzt, der nicht besonders beschrieben zu werden braucht Er kann beispielsweise aus einer Addierschaltung und einem nachfolgenden Register bestehen, dessen Ausgangssignale wiederum den Eingängen der Addierschaltung zugeführt werden. Die Anzahl der erforderlichen Positionen im Akkumulator muß natürlich das mögliche Auftreten von Überträgen und die Tatsache berücksichtigen, daß die zu verarbeitende Zahl negativ sein kann. Man kann beispielsweise hier einen Akkumulator mit 12 Bitpositionen benutzen. Das von der Schaltung P_n > kommende Bit wird in den vier höchstwertigen Positionen gemäß üblicher Verarbeitunpsprinzipien für Binärzahlen, die im Zweierkomplementcode geschrieben sind, eingespeichert. Die niedrigstwertige Position im Akkumulator nimmt das Signal d\ auf, das immer

in dann »1« ist. wenn ein von SR2 kommendes Bit - I 1«· und das immer gleich 0 ist, wenn ein von SRi kommendes Bit gleich ■+■ I ist. Die Addition einer binären »I« in der niedrigstwertigen Position im Akkumulator macht es möglich zu entsprechenden

·. ·. Zeitpunkten die Werte -(C-I-C", 1) oder -(C₁-C, ,) anstelle der Werte C + C ■, oder C₁-C, 1 einzuspeichern, die an den Ausgängen der Schaltungen ft, bis P₁, aultreten.

Zu jedem Zeitpunkt r 1 wird der Inhalt des

AI.I...«..L»rtM ι» nlry AiicniKnrAnillUr ίΔ ΪΊΚ#»γΓΓιΗΠ F*. -■· HRMJIirurUHilJ MI VIII - tu-j^u^t.. ..£..*.... .. .-

muß darauf hingewiesen werden, daß dieser Akkumulatorinhah einem Abtastwert des entzerrten Signals in einem Code entspricht, der nicht mehr ein Deltacode, sondern ein differentieller PCM-Code ist. Die Aus-

j> gangssignale diesem Registers werden dann parallel einem differentiellen PCM nach Analogumwandler 15 zugeführt, dem das entzerrte Analog-Ausgangssignal entnommen werden kann.

Die bisherige Beschreibung betraf die eigentlichen

in Entzerrerschaltungen, mit denen es möglich ist, ein entzerrtes Ausgangssignal zu erzeugen. Es müssen nun noch die Schaltungen zur Erzeugung eines Fehlersignals und zur Berichtigung der Koeffizienten in dem Entzerrer in Übereinstimmung mit den Verfahren

i'i beschrieben werden, wie sie in der deutschen Patentanmeldung P 23 17 597 angegeben sind. Dies wird im Zusammenhang mit den F i g. 4 und 5 erfolgen.

In Fig. 4 sind die Detektorschaltungen zum Feststellen des Vorzeichens des Eingangssignals und des

JIi Vorzeichens des Einste'ifehlersignals sowie die entsprechenden Multiplizierschaltungen (Blocks 7 und 8 der F i g. 1) dargestellt. Die Schaltungen zum Feststellen des Vorzeichens des Eingangssignal werden zunächst beschrieben. Das analoge Eingangssignal >*ird einem

Ji Verzögerungsglied 16 und anschließend eiin_r Impulsformstufe 17 zugeführt, die daraus Rechteckimpulse ableitet Das Ausgangssignal der Impulsformstufe 17 wird zu Zeitpunkten r4 abgetastet, und das Ergebnis wird in einer Haltestufe 18 abgespeichert Die Haltestufe 18 ist mit dem Eingang eines Verzögeningsgliedes verbunden, das eingangsseitig eine Und-Torschaltung A 11. die durch Impulse zu Zeitpunkten rl entsperrt wird, und eine Oder-Schaltung O 5, zwei Schieberegister SR₁ und SRa. die miteinander in Reihe

^M geschaltet sind und jeweils N-^r Bitpositionen enthalten und durch die Verschiebetaktfrequenz /2 gesteuert werden, sowie eine Rückkopplungsschleife mit dem Verzögerungsglied 19 mit einer Verzögerung = einer Registerbitperiode und eine Und-Torschaltung A 12 enthält die so angesteuert wird, daß sie immer entsperrt ist mit Ausnahme der Zeitpunkte ti. Ähnlich wie in F i g. 2a treten zu jedem Zeitpunkt 12 an den Ausgängen der Schieberegister SR3 und SRx parallel zwei Bits auf.

Zur Ermittlung des Vorzeichens des Einstellfehlersignals wird nunmehr das Ausgangssignal des PCM-Anaiog-Umwandiers 15 £F i g. 3) einem Modulator 20, einem Filter 21 und einer Gleichrichterstufe 22 zugeführt Das

Ausgangssignal der Gleichrichterstufe 22 wird in der Vergleichsstufe 23 mit einer Bezugsamplitude verglichen, und das von der Vergleichsstufe abgegebene, das Vorzeichen des Amplitudenfehlers aus dem Vergleich anzeigende Binärsignal wird dem Eingang einer Exklusiv-Oder-Schaltung 24 zugeführt. Das Ausgangssignal des Filters 21 wird außerdem einer Datendetektorstufe, die nicht gezeigt ist, zugeieiteL Dieser Teil der Schaltung stellt schematisch die in der obengenannten französischen Patentanmeldung 72 15 578 dargestellte Schaltung zur Erzeugung des Einhüllenden-Fehlersignals dar und arbeitet kurz gesagt wie folgt. Das von der Umwandlerstufe 15 kommende Signal wird im Modulator 20 in seiner Frequenz umgesetzt und im Filter 21 wird ein Modulationsseitenband ausgefiltert Das Signal wird dann gleichgerichtet, damit die Amplitude der Einhüllende": eines solchen Signals mit einer Bezugsamplitude in der Vergleichsstufe 23 verglichen werden kann. Eine solche Vergleichsstufe erzeugt ein binäres Signal, das dem Vorzeichen der Amplitudendifferenz zwischen den Amplituden der Einhüllenden und des Bezugssignals feststellt, worauf dieses Signal einer Exklusiv-Oder-SchaUung 24 zugeführt wird. Am räderen Eingang der Exklusiv-Oder-Schaltung 24 liegt ein von der Umwandlerstufe 15 über ein Verzögerungsglied 25 und eine Rechteckimpulsstufe 26 kommendes Analogsignal. Das Ausgangssignal der Exklusiv-Oder-Schaltung 24 wird einer Abtast- und Halteschaltung 27 zugeführt, die durch Taktsignale 15 angesteuert wird.

Das Ausgangssignal der Abtast- und Halteschaltung 27 wird zwei Exklusiv-Oder-Schaltungen 28 und 29 zugeführt, denen die Bits vom Schieberegister SRj bzw. Schieberegister SR₄ zugeführt werden. Das Ausgangssignal der Exklusiv-Oder-Schaltung 29 liefert das Signal /3. Andererseits liegen die Ausgangssignale der beiden Exklusiv-Oder-Schaltungen 28 und 29 an den Eingängen einer Exklusiv-Oder-Schaltung 30. Das Ausgangssignal dieser Stufe wird unmittelbar einer Und-Tor-Schaltung A 14 zugeleitet, an der außerdem ein Taktsignal /3 liegt sowie einer Und-Tor-Schaltung A 15, der das Taktsignal f3 über eine Inverterstufe /5 zugeleitet wird. Die Ausgangssignale der beiden Und-Tor-Schaltungen liegen an den Eingängen einer Oder-Schaltung O 6, an deren Ausgang das Signal dA auftritt.

Diese eben beschriebenen Schaltungen haben die Aufgabe, das Vorzeichen des Entzerrereingangssignals mit dem Vorzeichen des Einstellfehlersignals zu multiplizieren und Eingangssignale für die Schaltungen zur Berichtigung der Koeffizienten im Speicher 4 zu bilden, die im Zusammenhang mit Fig.5 noch beschrieben werden. Natürlich muß man sicher gehen. daB der Teil des Eingangssignals, aus dem das Vorzeichen abgeleitet wird, dem Teil entspricht, der das Fehlersignal wahrend des betrachteten Zeitabschnitts definiert, so daß eine brauchbare Korrelation bei der Berichtigung der Koeffizienten möglich ist. Das bedeutet natürlich, daß das Eingangssignal, bevor das Vorzeichen abgeleitet wird, um die Zeitperiode verzögert werden muß, die dieses Signal zum Durchlau·

Tabelle I

fen des eigentlichen Entzerrers und der zur Erzeugung des Fehlersignals dienenden Schaltungen benötigt. Mil anderen Worten, die Stromlaufbahn durch die Blocks 8 und 9 von Fig. 1 muß eine gleichlange Laufzeit haben wie die Stromlaufbahn durch die Blocks 1,2,3,5 und 6 in

F i g. 1. Das ist die Bedeutung des Verzögerungsgliedes

16, dessen Wert natürlich eine Funktion der für den

Aufbau der Schaltungen benutzten Bauelemente ist. Das auf diese Weise in dem Verzögerungsglied 16

to verzögerte Eingangssignal wird in der Impulsformstufe 17 in ein Rechtecksignal umgewandelt und zu Zeitpunkten /4 in der Stufe 18 abgetastet und liefen damit eine Information über das Vorzeichen des Eingangssignals. Die Zeitpunkte i4 treten mit einer Frequenz auf, die ein Untervielfaches der Frequenz der Zeitpunkte 11 ist Das Ausgangssignal der Stufe 18 wird zu jedem Zeitpunkt 11 für die Überführung de: entsprechenden Bits in das Schieberegister SR_t durch die Und-Tor-Schaltung A 11. über die Oder-Tor-Schal lung O 5 abgetastet Die in den Schieberegistern SR. und SRa enthaltenen Bits werden mit der Frequenz f't Verschoben, und nach jeder Verschiebung wird da· ausgangsseitig am Schieberegister 4 auftretende Bii über das Verzögerungsglied θ 2 · M fs dem Eingang dei

Und-Tor-Schaltung A 12 zugeführt.

Das Ausgangssignal der Exklusiv-Oder-Schaltung 24 stellt das Einstellfehlersignal dar, das in der Schaltung 2Ί zu Zeitpunkten 15 abgetastet wird. Diese Zeitpunkte i! sind die charakteristischen Zeitpunkte, die durch die

jo Datenübertragungsfrequenz definiert sind, mit dener das Datensignal abgetastet werden muß, so daß e: gleichgerichtet werden kann. Die Art und Weise, wi< diese charakteristischen Zeitpunkte ermittelt werden ist kein Teil der vorliegenden Erfindung und entspre

J5 chende Verfahren sind bekannt Ein Verfahren diesel Art ist in der oben erwähnten deutschen Patentanmel dung P 23 17 597 vorgeschlagen worden. Das Ausgangs signal der Schaltung 27 wird dann den änderet Eingängen der Exklusiv-Oder-Schaltungen 28 und 2\

•to zugeleitet

Die Ausgangssignale dieser beiden Exklusiv-Oder Schaltungen 28 und 29 wird den Eingängen eine logischen Auswahlschaltung zugeführt, die aus eine Exklusiv-Oder-Schaltung 30. einer Und-Tor-Schaliunj

•n A 14, einer Inverterstufe /5, einer Und-Tor-Schaltunj A 15 und einer Oder-Tor-Schaltung O 6 besteht Dii Arbeitsweise einer solchen logischen Auswahlschaltunj wird am besten verständlich aus der Wahrheitstabelle I wo Se das Ausgangssignal der Stufe 27, s\ da:

so Ausgangssignal des Schieberegisters SRh sj das Aus gangssignal des Schieberegisters SR₄, XOR 28 da Ausgangssignal der Exklusiv-Oder-Schaltung 28 um XORTS das Ausgangssignal der Exklusiv-Oder-Schal tung 29 darstellt

Die sich dabei ergebenden Signale t/3 und dA werdei zur Berichtigung der Koeffizienten in der bestimmtei Weise benutzt, die nunmehr im Zusammenhang mi F i g. 5 erläutert wird.

XOH 29

f/'.1 h<ichl (/.lticfl

I	I	O	O	I	(I
I	O	O	I	O	I
O	I	I	O	O	I

	15	0	23 24 691	XOR 29	ti*	16	'h
		1		ds	*(Ti*		(Γ3 UcO
Fortsetzung	•si	0		1	1		0
		1	XOR 28	I	1	hoch)	0
	0	0		0	0		I
1	1	1	]	0		1
0	i	1	0	1		0
0	0	1
0	0	0
0		0

Fig.5 zeigt die Schaltungsanordnung, mit der es möglich ist, die Koeffizienten (Block 9 in Fi g. 1) auf den neuesten Stand zu berichtigen. Zur Verdeutlichung der Beschreibung zeigt F i g. 5 außerdem den Koeffizientenspeicher, der bereits in Fig.3 gezeigt ist Dieser Speicher besteht aus ρ Gruppen von je zwei Schieberegistern, wobei jede Gruppe gültige Bits des gleichen Ranges der Koeffizientensummen (Q+Q-,) und Differenzen (Q- Q-,) enthält Die Ausgangssignale der ungeradzahligen Register R\, R3...Rip-, gelangen an die Addierstufe 31, deren Ausgangssignale jeweils den Eingängen der geradzahligen Register Rj, Ra ... Rip zugeführt wird.

Die Addierstufe 31 hat ρ Bitpositionen entsprechend den ρ Gruppen von Schieberegistern. Jede Bitposition nimmt ferner ein Signal dl auf, dessen Erzeugung noch beschrieben wird. Die niedrigstwertige Bitposition erhält außerdem ein Übertragungssignal k, das von der höchstwertigen Bitposition einer weiteren Addierstufe 32 kommt jo

Außerdem enthält die Schaltung eine Anordnung von q Gruppen parallel angeordneter Schieberegister R', bis R'iq. wobei jede Gruppe aus zwei in Reihe geschalteten Schieberegistern besteht. Jedes Schieberegister Ä'i bis

R 2, hat N-^γ Positionen und die Schiebefrequenz ist f2. ^r>

Diese Register enthalten die ersten neun nichtsignifikanten Bits der Summen (Q+ Q-1) und der Differenzen (Q-Q-,) in gleicher Weise wie die Register R, bis Ri_p die ρ signifikanten Bits der gleichen Summen und Differenzen enthalten. Die Ausgangssignale der ungeradzahligen Register R',, R'j, ... R'ip-, werden dem Akkumulator 32 parallel zugeführt und die Ausgangssignale dieses Akkumulators werden den Eingängen der geradzahligen Register Ri, «Ί, R'₄, R% über eine π Rückkopplungsverbindung zugeführt Der Akkumulator 32 hat q Bitpositionen, die den q Gruppen von Schieberegistern entsprechen. Allen Positionen im Akkumulator 32 wird das Signal dl zugeführt, mit Ausnahme der Position der Ordnung 2. Außerdem nimmt die niedrigstwertige Bitposition (Ordnung I) das Signal dl zweimal auf (die beiden Eingänge sind in üblicher Weise der Summeneingang und der Ubertragscinga.ig in dieser Position). Außerdem nimmt die Position oder Rangordnung zwei im Akkumulator 32 das Signal c/6 auf.

Die beiden Signale c/6 und dl werden in den Und-Tor-Schaltungen A 15 und A16 erzeugt Die Und Tor-Schaltung A 15 hat drei Einginge. Am ersten Eingang liegt das Signal c/4, am zweiten Eingang liegt w das Signal </3 und am dritten Eingang liegt das Steuersignal c/5. Das Ausgangssignal der Torschaltung A 13 ist das Signal c/6. Die Und-Tor-Schaltung A 16 hat ebenfalls drei Eingange, am ersten Eingang liegt das Signal c/4. am zweiten Eingang liegt das Signal c/3 über Inverter 16 und am dritten Eingang liegt das Signal c/5. Das Ausgangssignal der Und-Tor-Schaltung A 16 ist das Signal dl.

Die Tabelle II gibt die Werte von c/6 und dl in Abhängigkeit von c/3 und c/4, wenn c/5 gleichzeitig vorhanden ist (t/6, c/7 = 0, wenn c/5 nicht vorhanden ist).

Tabelle	II	i/4	(/6	<n
i/3	0	0	0
0	1	0	I
0	0	0	0
1	I	I	0
1

Das Signal c/5 tritt in jedem Zeitabschnitt /5 auf und dauert zwei Perioden Θ1. Ein solches Signal ermöglicht die Berichtigung der Summen und der Differenzen der Koeffizienten für jeden charakteristischen Zeitpunkt /5. Seine zeitliche Dauer ist so gewählt, daß jede Summe und jede Differenz einmal, und nur einmal die Akkumulatoren 31 und 32 bei gleichzeitiger Anwesenheit von c/5 durchläuft Die Arbeitsweise der in F i g. 5 gezeigten Schaltungen wird nunmehr beschrieben.

Wegen des Übertrag-Signals k können die beiden Akkumulatoren 31 und 32 als ein Akkumulator betrachtet werden. Die Veränderung des Inhalts eines solchen Akkumulators wird für die möglichen Werte der Signale c/6 und dl bei gleichzeitigem Auftreten von c/5 untersucht Wenn c/6 = d 7=0, dann wird der Inhalt des Akkumulators nicht verändert und der Gesamtwert der entsprechenden Summe oder Differenz der Koeffizienten, d. h. ein Koeffizient, dessen gültige Bits im Akkumulator 31 und dessen ungültige Bits im Akkumulator 32 zu einem gegebenen Zeitpunkt liegen, wird nicht verändert. Wenn aber c/6= 1 und c/7=0. wird eine binäre »I« in Position der Rangordnung 2 im Akkumulator 32 eingeführt und der Gesamtwert der entsprechenden Summe oder Differenz der Koeffizienten wird um +2 erhöht. Wenn c/6 = 0 und c/7=l ist wird eine binäre »I« in jede der Positionen in dem Akkumulator 31 und in jeder der Positionen im Akkumulator 32 mil Ausnahme der Position der Größenordnung ? eingeführt und zusätzlich eine zweite binäre »1« wird in die Position des Ranges I (des niedrigsten) im Akkumulator 32 eingeführt. Das hat die Wirkung, daß - 2 zum gesamten Wert der entsprechenden Summe oder Differenz der Koeffizienten hinzuaddiert wird, was sich leicht bestätigen läßt

Wenn das Signal c/5 auftritt wird der gesamte Wert der Summe oder Differenz der Koeffizienten in den Akkumulatoren 31 und 32 durch 0, +2 oder -2 entsprechend den Werten von c/6 und dl modifiziert. Jedesmal wenn eine Summe oder eine Differenz von Koeffizienten die Akkumulatoren 31 und 32 bei gleichzeitiger Anwesenheit des Signals c/5 durchläuft, werden sie durch Signale c/6 und dl berichtigt und das trifft sequentiell für alle Summen und Differenzen der Koeffizienten zu. die zu jedem Zeitpunkt /2 von den

Registern R\,Ri_P-\ und den Registern R'\, R'j,,,R'2_P-1 parallel ankommen.

Es ist jedoch immer der Gesamtwert der Summe oder Differenz der Koeffizienten, der bei jedem Durchlauf durch die Akkumulatoren neu bewertet wird. Der Wert einer solchen Summe oder Differenz, d. h. der Wert, der sich aus ρ gültigen Bits ergibt, wird dadurch wesentlich weniger oft modifiziert, d. h. er wird nur dann modifiziert, wenn der Akkumulator 32 überläuft (Obertragssignal Jt= 1).

Man sieht, daß die Existenz der q nicht gültigen Bits für jede Summe oder Differenz der Koeffizienten und die Tatsache, daß die Signale d6 und dl auf diese q nicht gültigen Bits einwirken, ein vollständiges digitales Äquivalent einer Integration der in die Summen und Differenzen der Koeffizienten einzuführenden Korrektur möglich macht.

Die Beschreibung hat sich zwar mit einem bevorzugten Ausführungsbeispiel der Erfindung befaßt. Zur vollständigen Erläuterung sollte man aber Fig.6 betrachten, dje; die zeitlichen Zusammenhänge der verschiedenen Operationen zeigt Dabei bezieht sich Pig.6 auf die Zeitimpulsfolgen einer bestimmten Ausführungsform der Erfindung, nämlich eines Phasenmodulationsübertragungssystems mit folgenden Eigenschaften:

Anzahl der verschiedenen Phasen 2,
Übertragungsgeschwindigkeit 4800 Bit pro Sekunde (d.h. eine Übertragungsgeschwindigkeit von 1600 Baud).
Modulationsträger 1800 Hz.

Der Entzerrer hat folgende Eigenschaften:

Anzahl der Anzapfungen 2N= 32, Elementarverzögerung zwischen benachbi. ten Anzapfungen r = Vi 7200 Sekunden.

Diese Elemente reichen zur Definition des Systems und der Entzerrererfordernisse aus. Tatsächlich können N und r in gewissem Maße durch den Hersteller bestimmt werden. Die Anzahl der Anzapfungen ist eine Punktion der geforderten Entzerrerqualität, d.h. je größer die Anzahl der Anzapfungen mit gleich«' Elementarverzögerung zwischen den Anzapfungen ist, um so besser wird der Entzerrer arbeiten, wobei theoretisch natürlich ein Entzerrer mit unendlicher Länge eine vollständige und vollkommene Entzerrung liefert Bezüglich des Wertes von τ zeigt die Theorie, daß τ nur kleiner sein muß als ein Grenzwert, der der Kehrwert der Nyquistfrequenz für die hier betrachtete Übertragung ist, was dem Hersteller einen gewissen Freiheitsgrad gibt

Die Übertragungsgeschwindigkeit definiert die Zeitabschnitte, die zwei charakteristische Zeitpunkte t5

ίο voneinander trennen, nämlich hier '/ΐβοο Sekunden. Eine solche Periode ist die Basis der gesamten Taktgabe im System. Diese Periode wird nur durch die Systemeigenschaften erzwungen. Alle anderen zeitlichen Werte können, wie noch zu zeigen ist, davon abgeleitet werden.

ii Für die Abtastzeitpunkte r4 für das Vorzeichen des Entzerrereingangssignals muß festgestellt werden, daß an den Ausgängen der Schieberegister SRj und SÄt (Fig.4) die Anwesenheit von Bits sichergestellt sein muß, die diesem Teil des Datensignals entsprechen, das für die Erzeugung des Fehlersignals zum Zeitpunkt eines charakteristischen Zeitpunkts f 5 am Ausgang der Schaltung 27 in Fig.4 benutzt wurde. Daher ist die Frequenz der Zeitpunkte i4 ein Vielfaches der Übertragungsgeschwindigkeit und außerdem ein Vielfaches von l/r, wobei τ die Elementarverzögerung zwischen zwei benachbarten Anzapfungen ist Die Übertragungsgeschwindigkeit beträgt hier 1600 Hz und l/r=7200 Hz. Das hier gewählte gemeinsame Vielfache zur Bestimmung der Zeitpunkte ί4 ist 14 400 Hz, was

der neunfachen Übertragungsfrequenz und dem Doppelten von 1/τ entspricht

Bezüglich der Abtastzeitpunkte 11 für das Eingangssignal zur Deltacodierung und die Einführung in die Schieberegister SR, (F i g. 2a) und SR₃ (F i g. 4) muß die Frequenz /1 eine ausreichend genaue Deltacodierung sicherstellen. Um die Erzeugung der Taktsignale zu vereinfachen, kann /1 ein Vielfaches der Frequenz, mit der die Zeitabschnitte f4 auftreten, beispielsweise 115 200 Hz sein.

Die Schieberegisterschiebt-frequeuz /2 ist Nf \, wie bereits erwähnt und somit 16x115 200 Hz. Die Zeitpunkte i3 bezeichnen jeweils einen von zwei Zeitpunkten rl. Fig.6 zeigt außerdem das Signal dl·, das zu jedem Zeitpunkt f5 beginnt und über zwei Perioden f 1 andauert

Hierzu 6 Blatt Zeichnungen

Claims

Patentansprüche:

1. Verfahren zur Summenbildung aus zwei Folgen von mit binären Koeffizienten gewichteten Delta- ϊ Bits durch Zusammenfassen der Koeffizienten, wobei jedem Delta-Bit ein Koeffizient zugeordnet ist, dadurch gekennzeichnet,

daß sowohl die Summen, als auch die Differenzen der Koeffizienten der Delta-Bits gleichen Ranges in in beiden Bit-Folgen parallel erstellt werden,

daß dann die Werte der Delta-Bits gleichen Ranges in beiden Bit-Folgen miteinander verglichen werden, daß dann, wenn die Kombination der beiden

Delta-Bits 11 oder 01 ist, ein der Summe der beiden

Koeffizienten entsprechendes Zeichen übermittelt

daß aber dann, wenn die Kombination beider

Delta-Bits 01 oder 10 ist, ein der Differenz der

beiden Koeffizienten entsprechendes Zeichen über mittelt wird, und

daß dann, wenn die Kombination der beiden

Delta-Bits 11 oder 01 bzw. 10 oder 00 ist, das so

ermittelte Zeichen bzw. das dazu entgegengesetzte

Zeichen an die Eingänge eines Akkumulators zum

Akkumulieren dieser Zeichen für jeden Bit-Rang

beider Üelta-Bitfolgen übertragen wird

2. Verfahren nach Anspruch 1, gekennzeichnet durch die folgenden Verfahrensschritte: Delta-Kodieren des Eingangssignals bei einer jo gegebe r-2M Frequenz /1,

Zuführen der Delta-Bits einer Folge von 2Λ/ Verzögerungsgliedern nut der Elementarverzögerung τ.

Entnehmen des entsprechenden Bits am Ausgang Ji eines jeden Verzögerungsgliedes mit vorgegebener Frequenz, Parallel-Serienumwandlung dieser Bits in zwei Bit-Folgen, deren erste die Bits mit Verzögerungen τ, 3v.. .{2N- \)τ und deren zweite die Bits mit Verzögerungen 2r... 4τ 2/Vr enthält,

Zuordnen eines Gewichtlingskoeffizienten zu jedem so abgeleiteten Bit und Durchführen der Verfahrensschritte gemäß Anspruch 1 zur Bildung der Summe der beiden Folgen mit Koeffizienten gewichtiger Delta-Bits zum Erzeugen eines differentiell PCM-codienen Abtastwertes des gefilterten Signals während jeder Periode der vorgegebenen Frequenz.

3. Schaltungsanordnung zur Durchführung eines Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß zur Summenbildung der Gewichtungskoef- » fizienten zweier Delta·Bit-Folgen ein Schieberegister (SRu SRi) mit einer logischen Summenschaltung (Mp) verbunden ist, an der paarweise die Summen bzw. Differenzen benachbarter Koeffizienten als zwei Bitfolgen auftreten, daß Vergleichsschaltungen « vorgesehen sind, die die Delta-Bits gleichen Ranges beider Delta-Bitfolgen miteinander vergleichen, um Vorzeichengleichheit oder Ungleichheit festzustellen, daß ferner logische Auswahlschaltungen (Pp) vorhanden sind, die die Summen bzw. Differenzen der Koeffizienten aufnehmen und entsprechend bei Vorzeichengleichheit oder Ungleichheit die Summe bzw. Differenz der Koeffizienten auswählen, worauf dann der Binärwert des einen der Delta-Bits festgestellt wird, und f!aß zur selektiven Inversion h> logische Schaltmittel (A 9, A 10, O4, /4) vorgesehen sind, die bei Feststellung eines ersten Binärwertes ein binäres Zeichen erzeugen, dessen Wert dem der ausgewählten Summe oder Differenz entgegengesetzt ist und bei entgegengesetztem Binärwert das die Summe oder die Differenz darstellende ausgewählte Binärzeichen unverändert durchlassen, und daß endlich eine Akkumulatorschaltung (13) vorgesehen ist, die der Aufnahme der nacheinander aus der selektiven Inversion kommenden Zeichen bei Verarbeitung der beiden Delta-Bit-Folgen dient.

4. Schaltungsanordnung nach Anspruüi 3 in einem Digital-Filter mit 2N Koeffizienten (Cl bis C2N) und einer Elementarverzögerung von r, dadurch gekennzeichnet, daß eine Kodierstufe (C) zur Deltakodierung des Eingangssignals mit einer ersten Frequenz (fl) vorgesehen ist, die ein Vielfaches von l/r ist, daß die Kodierstufe mit einem im gleichen Takt gesteuerten Schieberegister (SR) verbunden ist, dessen Parallelausgänge (1 bis 2N) mit einer Multiplexschaltung (MPX) verbunden sind, die an ihren zwei Ausgängen zwei parallele Ausgangs-Bitfolgen mit geradzahligen bzw. ungeradzahligen Werten von x(t— 1 r) liefert.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß das Schieberegister (SR) aus zwei in Reihe geschalteten Teilen (SR₁, SR₂) besteht, wobei der Ausgang des zweiten Schieberegisterteils (SR₁) über ein Verzögerungsglied (11) und logische Schaltgliede« (A 2, 01) mit dem Eingang des ersten Schieberegisterteiles (SR₁) verbunden ist, und daß an den Ausgängen der beiden Schieberegisterteils (SR\, SRj) parallele Ausgangs-Bitfolgen mit geradzahligen bzw. ungeradzahligen Werten von x(t— Ir) auftreten.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß zum Vergleichen der Bits der beiden parallelen Bitfolgen eine logische Vergleichsschaltung (12, /2, A3, A4, O2) vorgesehen ist, an deren Ausgang das Vergleichsergebnis (t 2 bzw. dl) anfällt, das anzeigt, ob die Bits gleichen Ranges in beiden Bitfolgen gleiche oder entgegengesetzte Polarität aufweisen.

7. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß zur paarweisen Abspeicherung benachbarter Koeffizienten ein Koeffizientenspeicher (4) vorgesehen ist, der aus ρ parallel geschalteten jeweils paarweise in Reihe geschalteten Schieberegistern (R 0 bis R 2p) mit N Bitpositionen besteht und daß die Koeffizienten paarweise als Summe bzw. Differenz

(Q + Ci... G/v-, - CiN bzw. Ci-Q...

CiS- CiN- l)

eingespeichert sind und daß die Einspeicherung parallel in den geradzahligen Registern (Ri, Ra... Rip) erfolgt, so daß jedes Schieberegister alle Bits mit gleichem Rang der Summen bzw. Differenzen enthalt.

8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß jeder Koeffizientenspeicherstufe (Ro- Rip) eine logische Selektionsschaltung (M, bis Mp) zugeordnet ist, die entweder das Summehbii (C,\ C₁-1) im Register (Ri_n.,) oder das Differenzbit (C₁- C₁-1) im Register (R_2p) auswählt, je nachdem, ob die beiden vom Schieberegister (SR\, SRi) kommenden Deltabits das gleiche oder verschiedene Vorzeichen aufweisen, und daß an jeder dieser Selektionsschaltungen eine Polaritätsschaltung (PX bis Pp; /4, -4 10, AW. O4) angeschlossen ist, deren Ausgänge an den parallelen

Eingängen des Akkumulators (13) liegen, der wiederum mit einem Ausgangsregister (14) verbunden ist, an dessen Ausgang ein entzerrtes differentiell-PCM-kodiertes Ausgangssignal auftritt.

9, Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß an dem Ausgangsregister eine Digital-Analog-Umsetzerschaltung (15) zur Umsetzung der differeritiell-PCM-kodierten Signale in entsprechende Analogwerte vorgesehen ist.