DE2633420A1 - Verfahren und einrichtung zur binaer- entzerrung fuer modems mit phasenmoduliertem traeger aus dem sprachband - Google Patents

Description

MILGO ELECTRONIC CORPORATION, 8600 N.W. 41 st Street, Miami, Florida 33166, V.St.A.

Verfahren und Einrichtung zur Binär-Entzerrung für Modems mit phasenmoduliertem Träger aus dem Sprachband

Die Erfindung beschäftigt sich mit Verbesserungen des automatischen Abgleichs von Sprachband-Übertragungskanälen, der diese zur Verwendung zur schnellen Datenübertragung geeignet macht. Insbesondere beschäftigt sich die Erfindung mit binären Entzerr- schaltungen, die die Amplituden- und Phaseneigenschaften verschiedener Sprachband-Übertragungskanäle automatisch kompensieren, so daß die unterschiedlichen Dämpfungen und Phasenverzerrungen der verschiedenen Sprachband-Übertragungskanäle im wesentlichen wirkungslos gemacht werden können.

Eines der schwerwiegenden Probleme, denen sich die Entwicklungs-Ingenieure vom Modem-Geräten gegenübersehen, wenn mit diesen Geräten die Verwendung von Sprachband-Übertragungskanälen zur schnellen Übertragung von digitalen Daten erleichtert werden soll, besteht darin, daß die Amplituden- und Phasenverzerrungen, die jedem Sprachband-Übertragungskanal in einem Telefonie-Netzwerk eigentümlich sind, berücksichtigt werden müssen. Die Bewältigung dieses Problems wird mit zunehmender Datenübertragungsgeschwindigkeit zunehmend

HZ/gs

609886/0870

schwierig, weil die vergrößerte Datengeschwindigkeit das Signal/Rauschen-Verhältnis des Kanals zunehmend kritisch werden läßt.

Zur Lösung dieses Problems sind verschiedene Versuche denkbar. Ein Verfahren kann mit passiven RLC-Netζwerken am Empfänger arbeiten. Ein derartiges Netzwerk ist auf eine Dämpfung und Phasencharakteristik ausgelegt, die dem Unterschied zwischen den gewünschten Charakteristiken und der tatsächlichen Charakteristiken eines Übertragungs-Kanals gleicht. Der Nachteil dieses Versuches besteht darin, daß er bar jeder Flexibilität ist. Das Kompensations-Netzwerk ist wirksam nur für den Kanal, für den es ausgelegt worden ist.

Um hier Flexibilität zu schaffen, könnte man daran denken, transversale Filter zu verwenden. Bei dieser Art Einrichtung wird die Kompensation der Amplituden- und Phasenverzerrung dadurch erreicht, daß das empfangene Signal einer mit Abgriffen versehenen Verzögerungsleitung zugeführt wird. Das Ausgangssignal ist das Ergebnis der Summation von Signalen aus mehreren Abgriffen. Jeder Abgriff ist mit einer Einrichtung versehen, die ihren Beitrag mit einem beliebigen Wert zwischen + oder -1 multiplizieren kann. Diese Filteranordnung kann eine große Vielzahl von Amplituden- und Phasen-Charakteristiken kompensieren. Ein Nachteil dieses Systems besteht darin, daß es notwendigerweise relativ langsam arbeitet.

Ein weiterer denkbarer Versuch arbeitet so, daß die übertragenen Impulse am Sender in solcher Weise vor-verzerrt werden, daß beim Empfang die Impulse die gewünschte Form als Folge der Eigenschaften des verwendeten Übertragungskanals haben. Jedoch ist auch bei diesem System der Korrekturfaktor statischer Natur. Jeder Übertragungskanal muß sein

609886/0870

eigenes Phasenverzerrungs-Netzwerk verwenden.

Die genannten Ent ζ err.versuche für Sprachband-Übertragungskanäle können jedoch nicht für solche Sprachband-Übertragungskanäle verwendet werden, über die Signale übertragen werden, die mit einem optimalisierten Achtphasen-Code, zwei amplituden-modifizierten Achtphasen-Code oder Vierphasen-Code -codiert sind. Mindestens können die genannten Versuche keine flexiblen Entzerrung mit Operationsgeschwindigkeit im Bereich von 50 Millisekunden schaffen. Insbesondere die Unfähigkeit, eine.. in dem genannten Bereich schnelle Entzerrung zu schaffen, macht die erwähnten Versuche untauglich für die Verwendung in Modems mit gesteuertem Träger oder Gelegenheits-Anruf*

Der Erfindung liegt daher die Aufgabe zugrunde, einen automatischen Entzerrer zur Korrektur der Umhüllenden-Verzögerung und Amplituden-Verzerrung bei der übertragung eines digitalen Signals zu schaffen. Insbesondere soll die Erfindung eine automatische Ent zerr .-Einrichtung schaffen, die mit einer großen Vielzahl von Phasenmodulations-Techniken arbeiten kann. Weiter soll die erfindungsgemäße, automatische Entzerr -Einrichtung die Phase und die Amplitude jedes empfangenen Symbols auf der Basis eines Phasen- und Amplituden-Fehlers korrigieren, der für die vorher empfangenen Symbole berechnet wurde.

Weiter soll die Erfindung einen schnell arbeitenden automatischen Entzerrer zur Korrektur von Umhüllenden-Verzögerung und Amplituden-Verzerrung eines Doppel-Seitenband-Träger-Signals schaffen, der mit modifizierter achtphasiger Kodierung oder zweiwertigen achtphasigen Kodierung moduliert ist. Weiter soll die Erfindung ein digital arbeitendes Verfahren zur dynamischen Korrektur einer Umhüllenden-Verzögerung und einer

609806/087Θ

Amplituden-Verzerrung eines Trägersignals schaffen. Insbesondere ist es ein Ziel der Erfindung, ein Verfahren zur digitalen Korrektur der Phase und Amplitude jedes empfangenen Symbols zu schaffen, die auf dem Phasen- und Amplitudenfehler beruht, welche aus den vorher empfangenen Symbolen berechnet wurde. Schließlich dient die Erfindung dazu, ein Verfahren zur dynamischen Korrektur der Umhüllenden-Verzögerung und Amplituden-Verzerrung eines Zweiseitenband-Trägersignals anzugeben, das mit dem modifizierten Achtphasen-Code oder dem zweiwertigen Achtphasen-Code moduliert ist.

Die genannten Ziele werden durch die Erfindung auf die folgende Weise erreicht: Durch Verwendung in der Phasenebene symmetrischer Phasenmodulationsverfahren wird die gleiche Entzerr schaltung für verschiedene Modulationsverfahren verwendbar. Die Entzerr schaltung arbeitet auf die digitale Form des empfangenen Symbols (Signals) und korrigiert es hinsichtlich Phasen- und Amplituden-Verzerrung, die aus vorher empfangenen Symbolen (Signalen) bestimmt wurde. Nach Korrektur des empfangenen Symbols auf diese Weise werden neue Entzerr konstanten zur Verwendung bei der Korrektur der Phase und Amplitude des nächsten empfangenen Symbols bestimmt.

Jedes empfangene Symbol wird für die Entzerr-Einrichtung durch ihre X^-und Y-Koordinaten in einem Car^esichen Koordinatensystem repräsentiert. Diese Koordinaten repräsentieren den Phasenwinkel und die Größe des empfangenen Symbols, welches in einem der vier Quadranten der Phasenebene liegen kann. Der exakte Phasenwinkel und die Größe (X-und Y-Koordinaten) aller möglicherweise übertragenen Symbole sind in der Entzerrainrichtung gespeichert. Der Phasenwinkel und die Größe (die X-und Y-Koordinaten) des empfangenen Symbols

609886/0870

werden so interpretiert, als repräsentierten sie ein bestimmtes übertragenes Symbol. Die X- and Y-Koordinaten des empfangenen Symbols werden mit den gespeicherten X- und Y-Koordinaten des Symbols verglichen, welches als übertragen angenommen war. Der Unterschied zwischen diesen beiden erzeugt einen X-Fehlerfaktor und einen Y-Fehlerfaktor, die zur Modifizierung der Entzerr konstanten dienen. Die modifizierten .Entzerr.konstanten dienen für das nächste empfangene Symbol. Diese Abfolge setzt sich während der Datenübertragung fort.

Vor dem Datenempfang arbeitet die Entzerr -Einrichtung in einem schnellen Grob-Betrieb auf einen Zweiphasen-Träger. Die Entzerr .konstanten, die für das erste empfangene Symbol als Ergebnis des Zweiphasenträgers verwendet werden, werden vorbestimmt und in der Entzerr einrichtung gespeichert. NachfolgendeEntzerr-.konstanten werden dynamisch bestimmt.

Die Symbol-Qualität wird entweder durch den X-Fehlerfaktor oder den Y-Fehlerfaktor angezeigt, die je nach dem benutzten Modulationsmodus erzeugt werden.

Die ERfindung wird nachstehend in ihren verschiedenen Aspekten und Vorteilen in Einzelheiten anhand der beigefügten Zeichnungen nachstehend im einzelnen beschrieben, wobei in den Zeichnungen gleiche Teile mit gleichen Bezugszeichen versehen sind. Es zeigen:

Fig. 1 ein Vector-Diagramm mit den notwendigen Amplitudenpegeln für ein mit vier Phasen phasenmoduliertes Signal;

Fig. 2 ein Vector-Diagramm der notwendigen Amplitudenpegel für ein modifiziertes achtphasig moduliertes Signal;

Fig. 3 ein Vector-Diagramm mit den notwendigen Amplitudenpegeln für ein modifiziertes achtphasigzweiwertig moduliertes Signal;

809886/08?

Fig. 4 ein Blockdiagramiti eines Modems, in welchem die erfindungsgemäße Entzerr .-Einrichtung verwirklicht sein kann;

Fig. 5 ein Blockdiagramm der erfindungsgemäßen En.t^ zerr-einr ichtung;

Fig. 6 ein Blockdiagramm der Speichereinrichtung in der Entzerr !einrichtung für die X- Y-Komponenten der empfangenen Symbole;

Fig. 7 ein Blockdiagramm der arithmetischen Logik in der Entzerr -.einrichtung, die gewisse Gleichungen ausführt;

Fig. 8 ein Blockdiagramm und eine Logikschaltung zur Erläterung der Normalisier-Einrichtung, die in der Entzerr-Einrichtung verwendet wird;

Fig. 9 ein Blockdiagramm mit zugehöriger Logik der zugehörigen Stellenspeicher-Einrichtung, die in der Entzerr .einrichtung verwendet wird;

Fig. 10 ein Blockdiagramm mit zugehöriger Logikschaltung eines Soll-Punkt-und Phasen-Speichers sowie der Arithmetik-Einrichtung, die in der Entzerreinrichtung verwendet werden;

Fig. 11 ein Blockdiagramm mit zugehöriger Logik der der Einrichtung zur Berechnung der Phasendifferenz sowie des Umsetzers zum Umsetzen der Phasendifferenz in binäre Daten, welche in der Entzerr ..-Einrichtung verwendet werden;

Fig. 12 ein Blockdiagramm der Speichereinrichtung für den X-Fehlerfaktor und den Y-Fehlerfaktor, welche in dem erfindungsgemäßen Entzerrer - verwendet werden;

Fig. 13 ein Blockdiagramm mit zugehöriger Logik einer in der "Entzerr einrichtung verwendeten arithmetischen Einheit zur Berechnung gewisser Gleichungen;

Fig. 14 ein Blockdiagramm eines Arithmetik- und Schieberegisters, das zur Ausführung gewisser Gleichungen in der Entzerneinrichtung verwendet wird;

9 8 8 6/0870

Fig. 15 ein Blockdiagramm einer weiteren, in der Entzerr einrichtung verwendeten Einrichtung zur

Ausführung einer gewissen Gleichung;

und
Fig. 16 ein logisches Diagramm eines Signalgebers zur

Anzeige der Signalquälität.

Fig. 1,2 und 3 zeigen Vectordiagramme in einer Phasenebene, die durch die Cartesischen X- und Y-Koordinaten definiert ist. Die Länge des Vectors repräsentiert die Amplitude des· übertragenen Signals und sein Winkel bezüglich der im ersten Quadiarten liegenden X-Achse repräsentiert die Phase des übertragenen Signals. Demzufolge stellt Fig. 1 ein vierphasig phasenmoduliertes Signal dar, dessen vier Vectoren 19,21,23,25 von gleicher Länge sind und einen gegenseitigen Abstand von 90° besitzen. Jeder Vector ist von einer kreisförmigen Fläche umgeben, die als die korrigierbare Dekodierfläche angesehen werden kann. So besitzt beispielsweise der 0° Phasenvector 19 eine ihn umgebende Dekodierfläche 11. Jeder Signalvector mit ausreichender Amplitude und einer Phase, die ihn am empfangsseitigen Ende des Übertragungssignals als in den Bereich fallend charakteresieren, wird als ein Signal gedeutet, das von dem Vector 19 dargestellt ist. Das gleiche gilt für den 90°-Phasenvector 21 und seine Dekodierfläche 13, den 180°-Phasenvector 23 und seine Dekodierfläche 15 sowie den 270° Phasenwinkel 25 und seine Dekodierfläche 17.

Fig. 2 stellt eine modifizierte achtphasige Phasenmodulation dar. Dieses Modulationsverfahren verwendet acht verschiedene Phasenvectoren 43,45,47,49,51,53,55 und 57, mit dem jeweiligen gegenseitigen Abstand von 45° sowie zwei verschiedene Energiepegel. Vier dieser Phasenvectoren 43,47,51 und 55 besitzen einen Ämplitudenpegel und haben einen wechselseitigen Abstand von 90°. Die anderen vier Phasenvectoren 45,49,53 und 57 haben geringeren Energiepegel und ebenfalls einen gegenseitigen Abstand von 90°. Der Vorteil dieser Modulations-

art gegenüber derjenigen, die mit einheitlichem Amplitudenpegel für alle acht Phasenvectoren arbeitet, besteht darin, daß der gesamte Energieverbrauch geringer wird, ohne daß das Signal/Rauschen-Verhältnis abfällt. Das Konzept der Dekodierflächen 27,29,31,33,35,37,39 und 41 bei dieser modifizierten achtphasigen Phasenmodulation ist das gleiche wie bei dem vierphasigen Modulationsschema aus Fig. 1. Folglich wird ein Phasenvector, der in die Fehlerfläche 27 fällt, am Empfängerende des Übertragungskanals so interpretiert, als würde er das dem Phasenvector 43 zugeschriebene Datensymbol repräsentieren. Obgleich die gesamte Energie, die zur Übertragung eines modifiziert-achtphasig-modulierten Signals größer ist als diejenige, die zur Übertragung eines vierphasigmodulierten Signals erforderlich ist, jedenfalls bei gleicher StörImmunität wie bei Fig. 1, ist die Datendichte wesentlich vergrößert. Statt daß jeder Phasenvector eine eindeutige Kombination aus zwei Binärbits wie bei Fig. 1 repräsentiert, stellt jeder Phasenvector eine eindeutige Kombination aus drei binären Bits dar. Ein Beispiel einer derartigen Kombination ist das folgende:

0°	45°	90°	135°	180°	225°	270°	315°
0	0	0	1	1	1	1	0
0	0	1	1	0	.0	1	1
0	1	1	1	1	0	ö	. 0

Fig. 3 erläutert ein modifiziiertes achtphasiges, zweiwertiges Modulationsschema, das mit 16 Phasenvectoren 99, 101,95,97, 91,93,119,121,115,117,111,113,107,109,103,105 arbeitet. Achtphasen-Vector en 101,97,93,121,117,113,109 und 105 besitzen einen ersten Energiepegel und haben einen wechselseitigen

§09886/0870

Abstand von 45°. Die anderen acht Phasen-Vectoren 99,95, 91,119,115,111,107 und 103 besitzen einen zweiten Amplitudenpegel und ebenfalls gegenseitigen Abstand von 45°, so daß jeder Phasenvector von einem anderen Phasenveotor der Ebene einen Abstand von 45° besitzt. Dies bedeutet, daß zwei Phasenvectoren bei jedem der benutzten acht Phasenwinkel auftreten müssen. Wie das in den Fig. 1 und 2 dargestellte Modulationsschema benutzt auch das zweiwertige achtphasige Modulatxonsschema gemäß Fig. 3 das Konzept der Dekodierflächen. Die Dekodierflächen 69,65,61,89,85,81,77 und 73 gehören jeweils zu den Phasenvectoren von erstem Amplitudenpegel. Die Dekodierflächen 67,63,59,87,83,79,75 und 71 gehören jeweils zu den Phasenvectoren mit zweitem Amplituden-pegel. Jedes Vectorsignal, das beispielsweise in die Fläche 69 fällt, wird am empfangsseitigen Ende des Sprachband-Übertragungskanals so interpretiert, als gehöre zu ihm das Datensymbol,das dem 0°-Phasenvector 101 zugeordnet ist. In ähnlicher Weise wird jedes Vectorsignal, das am empfangsseitigen Ende des Übertragungskanals in die Dekodierfläche fällt, so interpretiert werden, als stelle es das Datensymbol dar, das dem 0°-Phasenvector 99 zugeordnet ist.

Als Beispiel für ein Modem, das mit dem modifizierten achtphasigen Schema aus Fig. 2 arbeitet, ist in der US-Patentschrift 3 706 945 beschrieben.

MODEM .

Der in Fig. 4 dargestellte Modem kann binäre Information, die gemäß den Phasenmodulations-Schemata der Fig. 1,2 und 3 kodiert ist, modulieren und demodulieren. Binäre Daten aus einem Rechner oder einem anderen Gerät kommen über Leitung 125 an und gelangen in ein Anschlußgerät 127 und gehen dann in den Übertrager-Abschnitt des Modems über Leitung 129.

609806/0

Die modulierte Information wird auf den Sprachband-Übertragungskanal gegeben und über Leitung 161 empfangen und festgestellt. Die festgestellten Analog-Signale werden in die digitalen X- und Y-Komponenten der empfangenen Symbole umgesetzt, wobei diese Komponenten über Leitungen 179 und 181 der automatischen Entzerr .einrichtung !83 zugeführt werden. Die kompensierte und dekodierte Information wird dann über Leitung 211 dem Anschlußgerät 127 zugeleitet.

Eine kurze Beschreibung der Funktion des dargestellten Modems sei hier gegeben. Die digitalen, synchronen, seriellen, binären Daten auf Leitung 125 werden von der Quelle übertragen und gelangen in das Anschlußgerät 127. Diese Schnittstelle entspricht der Beschreibung gemäß CCITT-Empfehlung V.24, EIA-RS 232/C. Die übertragenen Daten auf Leitung 129 treten in den Schnittstellenpegel-Umsetzer 131 ein, wo die EIA-bi-polaren, negativen Logiksignale empfangen und in solche umgesetzt werden, mit denen der Modem arbeiten kann (unipolare positive Logik-Konvention). Die übertragenen Daten auf Leitung 133 werden dann durch die Schnittstellen-Steuerung- und Regenerations-Einheit 137 verarbeitet, wo die interne Logik vorbereitet und für die Übertragung der Daten konditioniert wird.

Das Taktsignal mit Datengeschwindigkeit auf Leitung 135 wird an die Übertragungs-Folge-Steuerung 139 gegeben. Steuersignale werden dann erzeugt, und dann der Schnittstellensteuerung und Regenerierungs-Einheit 137 über Leitung 143 zugeführt, gelangen ferner zu dem Scrambler 153 über Leitung 145, sowie zur Analog-Einheit 157 über Leitung 147. Der Oszillator 151 enthält einen Quarz-Oszillator (Hauptkristall-Oszillator), der die meisten der zeitgebenden Signale 149 erzeugt, die zur Steuerung der gesamten Modemlogik dienen.

109888/08*70

-11- -■·■■■■■

Die'übertragenen Daten auf Leitung 141 treten in den Scrambler und in den Kodierer 153 ein» Die Information wird so gescrambelt, daß sich eine statistische Energieverteilung ergibt, und dient dann zur Phasen- und Amplitudenmodulation des übertragenen Tragersignals. Dieses Trägersignal auf Leitung 155 wird dann der Analogeinheit 157 zugeleitet. Das Signal wird dann in einem Bandpaß gefiltert, in welchem die unerwünschten hochfrequenten Komponenten beseitigt werden.

Das zu übertragene Sprachsignal auf Leitung 159 wird einem Leitungstransformator, zugeleitet, der mit den Telefonleitungen in Verbindung steht.

Das empfangene Audiosignal auf Leitung 161 tritt in den Modem über die Telefonleitungen ein, die mit den Empfangsanschlüssen des Leitungstransformators verbunden sind. Dieses Analogsignal wird dem Vorverstärker, dem Bandpaßfilter und dem automatischen Schwundausgleich (AGC) 163 zugeführt. Der Vorverstärker verstärkt das ankommende Leitungssignal, das die nominal erforderlichen Pegel für den ordnungsgemäßen Betrieb des Modems liefert. Das Bandpaßfilter eliminiert Signale, die außerhalb des Durchlaßbereichs des Bandpasses des Modems liegen. Der automatische Schwundausgleich (AGC) folgt dem Signal auf Leitung 165 und dient zum Steuern der AGC-Zeitkonstanten. Der gefilterte, empfangene Träger auf Leitung 167 wird den abgeglichenen Demodulator en,^ Tiefpaßfiltern und Träger-Detektor-Komponenten 169 zugeführt. Das festgestellte Trägersignal auf Leitung 171 wird durch die Trägerpegel-Detektorschaltung erzeugt und der Empfänger-Sequenzsteuerung 101 zugeführt, welche den Empfänger-Sequenz-Steuerer vorbereitet. Ein 6800 Ήζ-Signal auf Leitung 173 liefert den notwendigen Träger für die X- und Y-Kanal-Demodulation.

B 0 9 8 8 & / 0 8 ? Q

Diese X- Y-Signale werden tiefpaß-gefiltert und geben die analogen X/Y-Basisbandsignale. Die analogen X/Y-Basisbandsignale auf Leitung 174 werden den dualen Analog/Digital-Umsetzern 175, der Trägerformerschaltung

176 und der Taktformerschaltung 178 zugeführt. Der Grund für den Analog/Digital-Umsetzer 175 besteht darin, daß die gefilterten X/Y-Basisbandsignale (Analog) in ein digitales Wort von neun Amplitudenbits plus einem Vorzeichenbit umgesetzt werden. Dieses digitale Wort mit an erster Stelle stehendem Vorzeichen, gefolgt von höchststelligem Bit bis zum niedrigststelligen Bit, wird seriell in die automatische Abgleicheinrichtung 183 geschoben.

Die Träger-Erholungs-Schaltung arbeitet in einem schnellen Betriebsmodus während der Startfolge. Zu dieser Zeit verwendet sie die analogen X/Y-Basisbandsignale auf Leitung 174. Sie schaltet dann auf die Entzerr-Signale auf Leitung 185 zur Träger-Rückgewinnung. Die Taktrückgewinnungs-Schaltung gewinnt den Takt von dem ankommenden Leitungssignal und und leitet den von den Daten abgeleiteten Takt auf Leitung

177 ab, welcher in der automatischen Entzerr .einrichtung 183 und in dem dualen Analog/Digitalumsetzer 175 verwendet wird.

Ein Signalqualitätssignal auf Leitung 187 wird integriert und dann dem Schaltpult zur Anzeige zugeführt. Ein Takt-Voreinstellsignal auf Leitung 189 wird in der Empfänger-Sequenz steuerung 201 erzeugt und dient dazu, die Taktvoreinstell-Schaltung der Takt-Wiederherstelleinrichtung 178 vorzubereiten.

Die X-Datenauf Leitung 179 und die Y-Daten auf Leitung werden der automatischen Entzerr'-Einrichtung 183 aus dem dualen Analog/Digital-Umsetzer 175 zugeführt. Leitung 191

£09886/0870

repräsentiert parallele Steuersignale (zweiwertige, Grob und Fein), die in der Empfänger-Sequenzsteuerung produziert werden und die Stufen der automatischen Entzerrsequenz vorbereiten. Der Ausgang aus der automatischen Entzerr .einrichtung sind die gescrambelten empfangenen Daten auf Leitung 193, die dem Descrambler 195 zugeführt werden. Der Ausgang des Descramblers auf Leitung 197 wird zur Schnittstellen-Steuerung 2 03 geführt. Die empfangenen Daten werden mit dem verzögerten Träger-Feststellsignal auf Leitung 199 in einem Gatter zusammengeführt um zu verhindern, daß unnötige empfangene Daten dem Pegelanpasser 209 zugeführt werden. Schnittstellen-Steuersignale auf Leitung 2 07 liefern die Kommunikationssignale zwischen der Datensenke und dem Modem. Die empfangenen Daten auf Leitung 211 treten in das Anschlußgerät 127 ein und werden digitale Daten 125 für die Datensenke.

Das Modembeispiel gemäß Fig. 4 ist nur eines einer großen Anzahl von Typen an Modulator-Demodulator-Einrichtungen, die mit der erfindungsgemäßen Entzerr !einrichtung ausgerüstet werden können. Beispielsweise kann auch das Modem gemäß US-Patentschrift 3 706 945 mit der erfindungsgemäßen Ent-,zerreinrichtung ausgestattet werden.

Allgemeine Beschreibung der Entzerr .einrichtung

Die Entterr .einrichtung 183 gemäß der Erfindung zeigt im einzelnen Fig. 5. Die Entzerr .einrichtung ist grundsätzlich eine digital arbeitende Einrichtung, die 12 Gleichungsalgorithmen zur Kompensation der empfangenen VectorSymbole auf Amplituden- und Phasenverzerrung ausführt, die durch den Übertragungskanal hervorgerufen.wurden. Die Entzerreinrichtung arbeitet auf digital dargestellte X- und Y-Komponenten jedes empfangenen Vector-Symbols. Die Logikschaltung der

Entzerr einrichtung führt die folgenden 12 Gleichungsalgorithmen jedesmal dann aus, wenn ein neues Vector-Symbol empfangen wurde, wodurch ein neuer Satz von X- und Y-Vectorkomponenten der . Entzerr einrichtung zugeführt werden.

Die Entzerr,schaltung führt die folgenden Gleichungen aus:

(1) e (N-DT _{χ +} (N-I)T / _ _ nt

X. (N-L-I)T . Y (N-L-I)T ~ L

(2) e ^(N"^1)T γ - _e (N-I)T y „ _Ar,„ NT

X (N-L-I)T ^eY · ^X (N-L-I) T ~

(3) -ΔΚΡ_τ ^ΝΤ + KP. (N-DT _{= K}p NT

^NT

(4) -AKS ^NT + KS
LL

(5) KP_^NT - ACP.^NT + KP_r ^NT
L L L

(6) K3_L ^NT =

(7) ΔΟΡ_Γ ^ΝΊί + CP (N"¹) τ_{β cp} NT

(8) iCS_L ^NT + CS 'N-¹)¹¹¹ = CS ^HT

809886/0870

283342Ό

wobei L = Λ, 2, .....»,25 (Anzahl von Abgriffen) N= 1, 2, ...., unendlich (natürliche Zahlen)

NT NT
X_D und Y die Sollpunkte bedeuten, die einem

empfangenen Symbol zugeordnet sind und T — das Abtastintervall bedeutet..

Die X- und Y-Komponenten des empfangenen Signals werden der Entzerr ^schaltung 183 über Leitung 179 und 181 zugeführt. Die bevorzugte Ausführungsform für diese X—Komponenten und Y-Komponentensignale sieht ein 10 Bit langes binares Wort vor, das das Vorzeichen und die Größe der jeweiligen Vectorkomponente anzeigt. Mit einem derartigen Format können die X- und Y-Komponenten des empfangenen Vectorsymbols einen Vector beliebiger Länge und Phasenwinkels in den Phasenebenen gemäß Fig. 1-3 definieren.

Zu der Zeit, bei der diese Komponenten-Symbole empfangen werden, verbindet ein Wähler 215 die Eingangsleitungen 179 und 181 mit den Ausgangsleitungen 217 und 219, so daß die empfangenen X- und Y-Komponenten in das X —serielle Speicherregister 221 und das Y -serielle Speicherregister 223 gespeichert werden. Zu allen anderen Taktzeitpunkten ist der Wähler 215 so eingestellt, daß er die Eingangsleitungen 225 und 227 mit den Ausgangsleitungen 217 und verbindet. Diese Rückkopplungsschleife erleichtert die Beibehaltung der X und Y_N~ Komponenten der letzten N- empfangenen Vector-Symbole, wobei N von der Länge des Registers abhängt. Somit wird bei Empfang jedes neuen Symbols, repräsentiert durch seine X- und Y-Komponenten, der älteste Satz von X-und Y-Komponenten in den Speicherregistern fallen gelassen.

Nimmt man für den Augenblick an, daß das X-Komponentenspeicherregister 221 und das Y-Komponenten-Speicherregister 223 mit den binären Wörtern gefüllt worden sind, die die X.,- und die Y_N-Komponenten von 25 Symbolen repräsentieren, dann aktiviert

SO 9886/0670

der Empfang des nächsten Satzes von X- und Y-Komponenten Multiplizier-Addierer 235 und 237 zur Ausführung der Gleichungen 1 und 2. Diese Multiplizieraddierer werden nachfolgend noch im einzelnen beschrieben. Es genügt hier zu sagen, daß beide Multiplizieraddierer 235 und 237 die X_n- und Y -Komponentenwerte empfangen, die in den Registern 221 und 223 gespeichert sind, zusammen mit X-Fehlerwerten (e_v) und Y-Fehlerwerten (e_v) aus den Speicherregistern 305 und 309, um für jede Gruppe von X- und Y-Komponenten, d.h. 25 Male die Gleichungen 1 und 2 auszuführen, und zwar vor dem Empfang der nächsten X- und Y-Komponenten, die das nächste empfangene Vectorsymbol darstellen.

Der Multiplizier-Addierer 23 5 erzeugt einen delta KP-Wert auf Ausgangsleitung 241 bei gleichzeitigem Empfang der X_n- und Y_N~Binärwerte auf Leitungen 225 und 227 und der e„ und e -Werte aus den Speicherregistern 305 und 309 auf Leitungen 311 und 315. Man erinnere sich, daß diese binären Werte bitseriell aus den verschiedenen Schieberegisterspeichern empfangen worden sind.

Der Multiplizieraddierer 237 führt Gleichung 2 aus und erzeugt einen delta KS-Wert auf Ausgangsleitung 239 bei gleichzeitigem Empfang auf Leitungen 225 und 227 der X^- und Y_N~WErte und auf Leitungen 311 und 315 der ε_χ und e_Y~Werte. Der delta KP-Wert auf Leitung 241 wird zu einer Korrekturfaktorschaltung 243 geschickt, die die Gleichungen 3,5 und 7 ausführt. Der delta KS-Wert wird über Leitung 239 zu einer anderen Korrekturfaktor-Erzeugerschaltung 245 geschickt, die die Gleichungen 4,6 und 8 ausführt. Die zur Ausführung der Gleichungen 3,5 und 7 verwendete Logikschaltung ist identisch zu derjenigen Logikschaltung, die es zur Ausführung der Gleichungen 4,6 und 8 verwertet wird. Die Erläuterung fährt daher mit einer Beschreibung der Korrekturfaktor-Erzeugerschaltung 243 fort, wobei selbstverständlich davon ausgegangen

809886/0070

wird, daß diese gleiche Beschreibung auch für die Korrekturfaktor-Erzeuger-Schaltung 245 gilt. \

Der delta KP-Wert auf Leitung 241, der als eine Veränderung des Korrekturfaktor-Anzeigers angesehen werden kann, wird an einem Eingang eines Voll-Äddierers 247 empfangen. Der andere Eingang zum Volladdierer 247 ist ein KP-Wert aus dem seriellen Schieberegister 251 . DiesesRegister enthält die 25 vorher berechneten KP-Werte. Daher, wenn jeder delta KP-Wert auf Leitung 241 empfangen wird, wird der KP-Wert vom Register 251 diesem durch den Volladdierer 247 hinzuaddiert, wobei die Summe dem Register 249 zugeführt wird. Dieses Register führt Gleichung 5 dadurch aus, daß der berechnete KP-Wert, der aus dem Volladdierer 247 empfangen wurde, durch eine Konstante dividiert wird. Das Ergebnis dieser Division wird dem Volladdierer 253 als ein erster Eingang zugeführt. Der zweite Eingang zu dem Volladdierer 253 ist ein CP-Wert aus dem Speicherregister 255. Volladdierei: 253 führt Gleichung 7 aus und erzeugt einen neuen CP- oder Korrekturfaktorwert. Dieser neue Wert wird dem Speicherregister 255 zugeführt. Man sieht, daß die Rückkopplungsschleifen 252 und 254 ein Beibehalten der letzten N K- und CP-Werte in den jeweiligen Registern 251 und 255 ermöglicht, wobei N von der Länge der Register abhängt.

Die Leitungen 257 und 259, die aus dem CP-Speicherregister 255 hervorkommen, führen eine binäre Größenanzeige und eine binäre Vorzeichenanzeige des CP-Wertes einem Multiplizier-Addierer 265 zu. In ähnlicher Weise führen die Leitungen 263, 261 binäre Größen- und Vorzeichen CS-Anzeigen aus der Korrektur-Faktor-Erzeuger-Schaltung 245 heran. Außer diesen Eingängen empfangt der Multiplizieraddierer 265 X- und Y_n-Komponenten aus einem Paar von X- und Y^- seriellen Schieberegister 229,231 über Leitungen 233, 235. Register 229, 231

B 0 9 8 8 6 / 0 8 7 0

dienen zur Schaffung einer hinreichenden Verzögerung zwischen dem Zeitpunkt, bei dem X- und Y-Komponentenwert-Satz auf Leitungen 179, 181 empfangen wurde und der Zeit, bei der die CP-Größen-und Vorzeichen-Anzeigen und die CS-Größen- und -Vorzeichen-Anzeigen auf Leitungen 257, 259,263, 261 von der Korrekturfaktor-Erzeuger-Schaltung 243r 245 erzeugt werden.

Multiplizier-Addierer 267 ist von gleicher Struktur wie der Multiplizieraddierer 265, der einzige Unterschied besteht in einer Veränderung des Eingangs, so daß Multiplizieraddierer 267 Gleichung 10 ausführt, während Multiplizieraddierer 265 Gleichung 9 ausführt. Die Einzelheiten der Multiplizieraddierer 265, 267 werden hier weiter unten noch im einzelnen beschreiben. Es genügt im Augenblick zu sagen, daß der Ausgang des Multiplizieraddierers 265 die korrigierte X-Komponente auf Leitung 269 ist. Diese korrigierte X-Komponente ist das Ergebnis der Anwendung eines Korrekturfaktors auf die X-Komponente, die über Leitung 179 empfangen wurde, wobei der Korrekturfaktor auf den Abweichungen von einer Norm basiert, die aus 25 vorhergehenden Symbolzeiten gemessen wurde. Dies wird ausgeführt durch Gleichung 9. Der andere Multiplizier-Addierer 267 erzeugt die korrigierte Y-Komponente gemäß dem gleichen Prinzip durch Ausführen der Gleichung 10. Dies erzeugt auf Leitung 271 den korrigierten Wert der Y-Komponente, die auf Leitung 181 empfangen wurde. Diese korrigierten X- und Y-Werte auf Leitungen 269, 271 werden den jeweiligen Normalisierschaltungen 273, 275 zugeführt.

Normalisierschaltung 273 erzeugt ein absolutes Größensignal für die X-Komponente auf Leitung 279 und ein Vorzeichen-Signal auf Leitung 277. Normalisiersehaltung 275 erzeugt ein absolutes Größensignal für die Y-Komponente auf Leitung 281 und ein Vorzeichensignal auf Leitung 283. Die X- und Y-Größensignale dienen zur Adressierung eines Stellen-Lesespeichers ROM 285.

63 3420

Der Stellen-ROM enthält eine Information, die die Fehlerfläche im ersten Quadranten anzeigt, innerhalb welcher das empfangene Vector-Symbol liegt, was durch die korrigierten X- und Y-Komponenten identifiziert wird. In Abhängigkeit von der ADressieru^g durch diese Größen X-und Y-Werte erzeugt der Stellen-ROM ein Amplitudensignal auf Leitung 287, ein 45°-Anzeiger auf Leitung 289 und eine X=Y-Anzeige auf Leitung 291. Die Binärinformation auf Leitungen.287, 289 und 291 kann nur das empfangene Vectorsymbol entsprechend den ersten Quadranten-Stellen identifizieren. Diese Information zusätzlich zum sign-X- und sign-Y-Singal auf Leitungen 277, 283 aus den Normalisierern adressiert einen Soll-Stellen- und Phasen-Lese-Speicher 293.

Da die Vector-Symbol-Verteilung in der Phasenebene gemäß Fig. 1,2 und 3 symmetrisch ist, braucht der Stellen-ROM 285 nur die Information zu führen, die die Fehlerflächen in dem ersten Quadranten identifiziert. Die sign-Y und sign-Y-Information zusammen mit der Information betreffend die Fehlerfläche im ersten Quadranten kann die Vectorsymbole aus einem der vier Quadranten identifizieren, die in dem Soll-Punkt-und Phasen-ROM 293 gespeichert sind. Der Soll-Punkt- und Phasen-ROM 293 enthält zusätzlich zu den X- und Y-Koordinaten aller dieser Soll-Vectorsymbole, die in der speziellen, gewählten Modulationstechnik verwendet werden, den Phasenwinkel bezüglich der im ersten Quadranten gelegenen X-Achse des jeweiligen bezeichneten Soll-Vector-Symbols. Daher enthält beispielsweise für das zweiwertige Acht-Phasen-Modulationsschema gemäß Fig. 3 der Soll-Punkt-und Phasen-ROM 293 die X- und Y-Koordinaten all der Phasen-Vectoren 99, 101, 95,97 etc. sowie ihrer Phasenwinkel bezüglich der positiven X-Achse.

Die X-Koordinate.des Symbol-Vectors in den Fehlerflächen,
die von der Information aus dem Stellen-ROM 285 bezeichnet werden, verläßt den Soll-Punkt- und -Phasen-ROM 2 93 auf
Leitung 295. Die Y-Koordinate des Symbol-Vectors in der Fehlerfläche, die von dem Stellen-ROM 285 bezeichnet wird, verläßt den Soll-Punkt- und -Phasen-ROM auf Leitung 299. Der
Phasenwinkel des So]1-Symbol-Vectors verläßt den Phasen-ROM 293 auf Leitung 297.

Die Phasenwinkel-Information wird neben ihrer Zuführung zu
einem Voll-Addierer 317 über Leitung 297 in einem Phasen-Speicherregister 3 07 gespeichert. Wenn ein neuer Phasenwinkel in das Phasenspeicherregister 307 eingeführt wird, wird
der alte Phasenwinkel über Leitung 313 ausgelesen und ebenfalls dem Voll-Addierer 317 zugeführt, der ein Differential der beiden auf Leitung 319 liefert. Diese Phasenwinkeldifferenz wird durch den Grey-Code-Umsetzer 321 in binäre Information auf Leitung 323 umgesetzt. DieserGrey-Code-Umsetzer erzeugt binäre Daten in Abhängigkeit von dem Phasen-Differenzsignal auf Leitung 319. Für den Fall eines zweiwertigen Achtphasen-Modulationsschemas gemäß Fig. 3 wird ferner eine Amplituden-Anzeige auf Leitung 287 benutzt. Die durch den Grey-Code-Umsetzer 323 erzeugten binären Daten repräsentieren daher die amplituden-und phasenkompensierten Informationssymbole,die
durch den Modem aus dem Übertragungskanal empfangen wurden. Für den Fall einer modifizierten Achtphasen-Modulation ist die Umsetzung der Vector-Symbole in Binärdarstellung in der oben angegebenen Tabelle erläutert.

Die Soll-X-Koordinate auf Leitung 295 wird von der Größenanzeige der korrigierten X-Koordinate, die von dem X-Normalisierer 273 empfangen wurde, im Voll-Addierer 301 subtrahiert. Die Differenzt, daß Fehler X-Signal (e_v) wird in dön Fehler X-Speicheriegister 305 gespeichert. Die SollrY-Koordinate auf

609886/0870

Leitung 299 wird von der Größenanzeige der korrigierten Y-Kobrdinate, die von Y-Normalisierer 27 5 erhalten wurde, in dem Voll-Äddierer 303 subtrahiert, so daß sich eine Differenz ergibt, die der Y-Fehlerwert ist (β_γ).-Diese Differenz wird in- einem Fehler ^-Speicherregister 309 gespeichert.. Die Fehler X- und Fehler Y-Speicherwerte in den Registern 305 und 309 werden von Multiplizieraddierern 235 und 237 zur Berechnung des delta KP und des delta KS verwendet, bei Empfang des nächsten Symbolvectors.

Damit ist ein voller Vector-Symbol-Kompensationszyklus abgeschlossen. Als Ergebnis ergibt sich, daß das empfangene "Vector-symbol bezüglich der Amplituden- und Phasenverzerrung, die durch den Übertragungskanal verursacht wurde, kompensiert ist. Dieser Zyklus wiederholt sich jede Symbolzeit, die in einer praktischen Ausführung beispielsweise etwa 417 Mikrcsekunden betragen kann. Der genannte Zyklus erläutert den Normalbetrieb, nach Ablauf einer Anfahgsentzerrung Der Anfangs. Entzerr >-Zyklus arbeitet nur mit zwei Vectorsymbolen gleicher Amplitude über eine kurze Zeitspanne hin während der Anfangsstufe.

Bei Empfang der X-und Y-Komponenten des empfangenen Vectorsymbols auf Leitungen 179, 181 aus dem Analog/Digital-Umsetzern 175 (Fig.4), gibt der Zeitgebergenerator 325 (Fig.5) ein Wahlsignal auf Leitung 329 an den Wähler 327 (Fig.6). Dieses Wahlsignal verbindet die ankommenden Leitungen 179, 181 durchdie ausgehenden Leitungen 331, 333 über zehn Taktzeiten hindurch, was die bevorzugte Bitlänge für die X- und Y-Komponenten ist, die auf Leitungen 179, 181 empfangen werden, Diese zehn Bits pro Komponente werden in die jeweiligen Register 335, 337 eingespeichert* Jedes Register enthält 250 Bits oder 25 X-und Y-Komponentenwerte. Die X-und Y-Komponenten-Speicherregister 335 und 337 mögen die X- und Y-Komponentenwerte der 2 5 voher empfangenen Vectorsymbole enthalten. Wenn die 26te Gruppe an X- und Y-Komponenten in die Register

609886/0.870

335, 337 über Leitungen 331, 333 geladen wird, wird das 25te Symbol aus den Register 335, 337 über Leitungen 339, 341 in ein 10-Bit langes Register 343, 345 hinausgeschoben.

Jetzt fällt das Wahlsignal auf Leitung 329 auf seinen anderen Wert ab, wodurch der Wähler 327 die Eingangsleitungen 347, 349 mit den Au.sgangsleitungen 331, 333 verbindet. Die nächsten 10 Taktzeiten erzeugen daher die 25ten X- und Y-Komponenten auf Leitungen 347, 349. Diese Leitungen führen zu Multiplizier-Addierern 235 und 237 (Fig.5) und zu den Eingängen 1B, 2B des Wählers 327. Die X- und Y-Komponenten des 25ten Symbols werden dadurch in die X- und Y-Speicherregister 335, 337 geladen. Folglich wird der Inhalt der 1O-Bit-Register 343, 345 die X- und Y-Komponenten des 24ten Symbols enthalten. Diese serielle Verschiebefolge von 10 Bits mit den Ende voran, setzt sich fort, bis das nächste Mal die Wählleitung 329 ihren Signalpegel ändert und wieder die Leitung 1A, 2A als Eingangsleitungen 179, 181 auswählt. Dies tritt bei Empfang der nächsten Symbolzeit auf.

Die Ausgangsleitungen 339, 341 der Speicherregister 335, führen weiter zu 30-Bit-langen Speicherregistern 351, 353. Wenn die 1O-Bit-langen X- und Y-Komponenten aus den Registern 335, 337 in die Register 343, 345 geschoben werden, werden sie ebenfalls in die Register 351...353 verschoben. Der Ausgang der Speicherregister 351, 353 sind die X- und Y-Komponenten auf Leitungen 233, 235. Sie werden dem Multiplizier-Addierer 265, 267 (Fig. 1) zugeführt, die die korrigierten X- und Y-Komponenten des empfangenen Symbols berechnen. Die X- und Y-Komponenten-Wörter auf Leitungen 233, 235 werden den Multiplizier-Addierern 265, 267 (Fig.5) um drei Wortzeiten später zugeführt, nachdem die gleichen X- und Y-Komponenten-Wörter den Multiplizier-Addierern 235, 237 (Fig.5) auf Leitungen 347, 349 zugeführt worden sind. Diese Verzögerung dient zur Kompensation für diejenige Zeit, die

6O988S/007Ö

Multiplizier-Addierer 235, 237 und die Ent ζ err-.konstant en Erzeuger-Logik 243, 245 (Fig. 5) benötigen, um die Entzerrkonstanten zu erzeugen, die von den Multiplizieraddiererh 265, 267 verwendet werden. Somit werden zu dem Zeitpunkt, bei dem die berechnete Entzerr konstante aus der Schaltung 243 (Fig. 5.) von dem Multiplizieraddierern 265, 267 empfangen wird, die X- und Y-Komponenten auf Leitungen 233,235 oder das 25te Symbol an den Multiplizieraddierer 265, 267 übertragen. " ■".'.-,

Erzeugung der korrigierten X- und Y-Komponenten

Die korrigierten X- und Y-Komponenten des empfangenen Symbols werden von den Multiplizier-Addierern 363, 367 (Fig. 7) erzeugt. Der Multiplizier-Addierer 363, der die korrigierte X-Komponente erzeugt, führt die folgende Funktion aus:

CPX + CSY

Der Multiplizier-Addierer 367, der die korrigierte Y-Komponente erzeugt, führt die folgende Funktion aus:

CPY - CSX

Die Multiplizier-Addierer 363 und 367 arbeiten in dem akkumulativen Multipliziermodus. Integrierte Logikschaltungen, diese Art Arithmetik ausführen können, sind an sich bekannt, auf die Produkte der Texas Instruments braucht in diesem Zusammenhang nur hingewiesen zu werden.

Die korrigierte X-Komponente aus dem Multiplizier-Addierer 363 wird auf einen Lesebefehl hin, der dem Multiplizier-Addierer 363 über Leitung 361 aus dem Zeitgeber-Generator 325 (Fig. 5) zugeführt wird, auf Leitung 365 ausgegeben.

Der Multiplizier-Addierer 363 arbeitet auf folgende Weise: Bei Empfang der X-und Y-Komponenten des 25ten Symbols (dem

6 09886/0070

ersten rechtsseitigen Symbol) aus dem Schieberegistern 351 und 353 (Fig.6)zusammen mit den Größen-und Vorzeichen-Signalen der Entzerr konstanten CP und CS führt der Multiplizier-Addierer 3 63 die Multiplikation CPX und CSY aus und speichert das Ergebnis. Bei Empfang der nächsten X und Y-Komponenten-Werte zusammen mit den nächsten Entzerr\konstanten CP und CS wird wieder mit den CPX und CSY gearbeitet, wobei der weitere Schritt hinzukommt, daß das vorhergehende CPX -Produkt zu dem gerade erzeugten CSY -Produkt addiert wird. Diese Abfole setzt sich 2 5 Male fort, also gleich der Anzahl der in den X_n, Y -Komponenten-Speicherregistern 335, 337 (Fig. 6) gespeicherten X-und Y-Komponenten-Werte. Am Ende des 2 6ten X- Y-Komponentenfolge wird ein Auslesebefehl auf Leitung 361 dem Multiplizieraddierer 363 veranlassen, das akkumulierte CPX„-Produkt aus seinem Speicherbereich und das akkumulierte CSY_N-Produkt aus seinem Speicherbereich in einen Addierer auszulesen, der diese beiden akkumulierten Produkte addiert, wodurch die korrigierte X-Komponente des empfangenen Symbols gebildet wird. Diese Komponente wird dem X-Normalisierer 273 (Fig. 5) in bitserieller Form über Leitung 365 zugeführt.

Der Multiplizier-Addierer 367, de die korrigierte Y-Komponente erzeugt, arbeitet auf die gleiche Weise wie der Multiplizieraddierer für die korrigierte X-Komponente mit Ausnahme des letzten Schrittes. Bei Empfang eines Auslesesignals auf Leitung 361 liest der Multiplizier-Addierer 367 das akkumulierte CPY -Produkt und das akkumulierte CSX_N~Produkt in einen Volladdierer aus, der den Unterschied zwischen den akkumulierten CPY- und CSX_N~Produkten erzeugt, wodurch die korrigierte Y-Komponente des empfangenen Symbols erzeugt wird.

Sowohl der Multiplizier-Addierer 363 zur Berechnung der korrigierten X-Komponente wie auch der Multiplizier-Addierer 367 zur Berechnung der korr igierten Y-Komponente.erzeugen jedes-

S0988ß/087fl

mal dann zwei Produkte, wenn ein Multiplizier-Befehl auf Leitung 359 von dem Zeitgeber-Generator 325 (Fig.5) erhalten wurde. Die X - und Y -Komponenten-Werte, die über Leitungen 355 und 357 empfangen werden, kommen mit dem höchstwertigen Bit voran an. Jeder Komp<nentenwert ist ein 10-Bit-Wort, wobei das erste Bit· das Vorzeichen der danach folgenden Größe bedeutet. Die Entzerr konstanten CP und CS, die über Leitungen 58 9 und 36 0 erhalten werden, kommen mit dem niedrigstwertigen Bit voran an und treten in der Zweier-Komplement-Form auf. Das Vorzeichensignal für die Entzerrkonstanten wird für CP auf Leitung 587 und für CS auf Leitung 362 zugeführt. Das Vorzeichen-Signal für die CP- und CS-Konstanten auf Leitung 587 und 3 62 werden den Multiplizier -Addier er η 36 und 367 zur gleichen Zeit zugeführt, in der das Vorzeichensignal der X^ und Y -Komponenten auf Leitungen 355, 357 den Multiplizier-Addierern 363, 367 zugeleitet werden. Dieses Vorzeichen-Signal wird durch ein 1-Bit dargestellt. Nach Empfang des Vorzeichen-Signals werden den Multiplizier-Addierern die Größen der X- und Y -Komponenten sowie die CP- und CS-. Entzerrkonstanten zugeführt. Die erste Gruppe an Produkten wird dadurch erzeugt. Diese Folge setzt sich über 24 weitere Zyklen fort, wobei die akkumulierten Produkte schließlich wie oben erwähnt summiert werden, so daß die korrigierten X- und Y-Komponenten auf Leitungen 365 und 371 erzeugt werden.

Zusammengefaßt sind die von den Multiplizieraddierern 363 und 367 erzeugten korrierten X- und Y-Komponentenwerte das Ergebnis der Akkumulation der Entzerrkonstanten, die für die 25 vorherigen Symbolvectoren berechnet wurden. Die auf diese Weise korrigierten X- und Y-Komponenten-Werte, die den empfangenen Symbol vector repräsentieren, werden ihren jeweiligen Normalisierschaltungen 273, 275 (Fig. 5) zugeführt.

&09866/ÖÖ70

633420

Entzerrung der korrigierten X- und Y-Komponenten

Die Normalisierschaltung für die X-Komponte zeigt Fig.8. Die Normalisierschaltung für den korrigierten Y-Komponentenwert ist von gleicher Struktur und wird daher nicht im einzelnen dargestellL. Allgemein kann man sagen, daß die Normalisierschaltung aus drei Logikfunktionen besteht, einem Speicherregister zum Speichern der normalisierten X-Komponente, einem Überlaufdetektor, sowie einem Zweier-Komplement-Umsetzer. Die korrigierte X-Komponente des empfangenen Symbolvectors wird in das serielle Schieberegister 367 eingetaktet, und zwar mit dem niedrigstwertigen Bit zuerst über Leitung 365. Dieser X-Komponenten-Wert liegt in der Zweier-Komplementenform vor und ist 12-Bits lang.Sobald diese 12-Bit-Zahl vollkommen hineingeschoben worden ist, prüft ein Überlaufkomperator 369, ob ein Überlauf stattgefunden hat.

Eine Überlaufbedingung ist definiert dadurch, daß die vier höchstwertigen Bits der Zahl in dem seriellen Schieberegister 367 nicht gleich sind. Der Überlaufkomparator 369, der einer der bekannten Vier-Bit-Binär-Komparatoren sein kann, erzeugt einen binären hochliegenden Pegel auf Leitung 370, wenn die vier höchstwertigen, den Α-Eingangen des Komparators 369 zugeführten Bits des in das Register 367 geschobenen X-Komponenten-Wertes identisch mit dem vier Bits sind, die den B-Eingängen des Komparators 369 zugeführt wurden. Die den B-Eingängen zugeführten Signale sind natürlich der Binärwert des höchstwertigen Bit.

Der Ausgang auf Leitung 370 des Komparators 369 wird einem D-Flip-Flop 371 angeboten, welches ein Vorbereitungssignal einem NAND-Gatter 387 mit zwei Eingängen zuleitet. Der Ausgang des NAND-Gatters 387 wird zurück zum Eingang Nr. 4

609806/0870

633A20

des seriellen Schieberegister 367 geleitet. Ein weiterer Überlaufdetektor-Flip-Flop 385 überwacht das Auftreten von lauter binären Nullen in den acht niedrigstwertigen Bits der im Schieberegister 367 enthaltenen X-Komponentenzahl. Wenn die acht niedrigstwertigen Bits in dem Register 367 alle Nullen sind, dann wird der Q-Ausgang des Flip-Flop. 385 eine binäre 1 führen. Der Ausgang des Flip-Flops 385 ist mit einem UND-Gatter 383 verbunden.Der andere Eingang zum UND-Gatter 383 wird von dem Vorzeichen-Bit der in das Register 367 geschobenen X-Komponente gebildet. Wenn das Vorzeichen-Bit eine binäre 1 ist, dann ist die Zahl in dem Schieberegister 367 negativ.

Wenn beide Eingänge zu dem UND-Gatter 383 eine binäre 1 sind wird dessen Ausqanq zu einer binären 1. Dieser Ausqanq wird einem NOR-Gatter 381 zuqeleitet. Wenn eines der acht niedriqstwertiqen Bits der 12-Bit-lanqen X-Koniponente eine binäre ist, dann wird der Q-Ausqanq des Flip-Flops eine binäre 0 sein und das UND-Gatter 383 sperren.

Nimmt man an, daß beide überlaufkomperatoren 369 und 385 keinen überlauf feststellen, dann wird das UND-Gatter 383 eine binäre 0 erzeugen, die das NOR-Gatter 381 öffnet und der Q-Ausgang des D-Flip-Flops 371 wird eine binäre 1 sein, wodurch NAND-Gatter 387 geöffnet wird.

Wenn keine Überlaufbedingung vorliegt, dann wird der in das Register 368 geschobene X-Komponentenwert von einer negativen Zweier-Kömplemtenzahl in eine reine Größen-und Vorzeichen-Anzeige durch das D-Flip-Flop 373, das D-Flip-Flop 375 und das exklusive ODER-Gatter 379 umgewandelt. Diese Zweier-Komplementen-Umsetzer-Schaltung wird von einer binären 1 am D-Eingang des Flip-Flop 375 geöffnet. Dieser D-Eingang ist

ÖOS886/.087G

-28- 2BÜ342Q

mit dem Vorzeichen-Bit des X-Komponentenwertes verbunden, der in das Register 368 geschoben worden war. Wenn dieses Vorzeichen-Bit positiv ist, dann ist der D-Eingang des Flip-Flops 375 eine binäre 0, wodurch der Q-Ausgang eine binäre 0 wird. Wenn der Q-Ausgang des Flip-Flops 375 eine binäre 0 ist, dann werden die seriellen Daten aus dem Schieberegister 368, die das Register am Ausgang 12 verlassen, durch das exklusive ODER-Gatter 379, das NOR-Gatter 381 und das NAND-Gatter 387 zurück zu dem seriellen Lade-Eingang Nr. 4 des Schieberegister 367 geschoben. Der Zweier-Kompementen-Inhalt der Bits 5 bis 12 in dem Schieberegister 368 wird dadurch in eine 8-Bit-lange reine Größenangabe umgewandelt. Das Vorzeichen für diese Größenangabe wird auf Leitung 391 herangeführt. Die Größe der X-Komponente, die jetzt in dem Abschnitt 5 bis 12 des Registers 367 vorhanden ist, kann parallel aus dem Schieberegister entnommen werden.

Wenn die X-Komponentenzahl, die in das Register 368 geschoben worden war, negativ war, dann wird das Vorzeichen-Bit eine binäre 1 sein. Die Bits werden aus dem Register 367 durch das exklusive ODER-Gatter 379, das NOR-Gatter 381 und das NAND-Gatter 387 zurück in das Schieberegister 368 geschoben. Der negative Zweier-Komplementen-Inhalt der Bits 5-12 in dem Schieberegister 367 wird dadurch in eine 8-Bit-lange reine Größenzahl umgesetzt.

Insgesamt nimmt die Normalisierschaltung entweder eine negative oder eine positive Zweier-Komplementenzahl und setzt sie in eine binäre Größenangabe sowie ein Vorzeichenbit um. Wenn dieGrößenangabe in dem Register 367 sitzt, wird die 8-Bit-Größenangabe aus dem Register 367 über die parallelen Leitungen 367 entfernt. Der Y-Komponenten-Normalisierer erzeugt in ähnlicher Weise eine 8-Bit-Größen-Angabe der korrigierten Y-Komponente und eine 1-Bit-Vorzeichenangabe .

809886/0670

26Ü3A20

LESESPEICHER (ROM) für die Stelle in der Phasenebene

Die sechs höchstwertigen Bits (MSB) sowohl der normalisierten X-Größe wie auch der nc malisierten Y-Größe werden einem 4K χ 4 Lesespeicher (ROM) 403 zugeführt. Als eine Folge der Adressierung des ROM 433 durch die X-Komponentengröße und durch die Y-Komponentengröße werden verschiedenartige Signale auf Leitungen 402, 404, 406 und 408 erzeugt, die die Stelle des empfangenen Vectorsymbols in einer der Dekokodierbereiche in dem ersten Quadranten der Phasenebene bezeichnen. Das Signal auf der X=Y- Ausgangsleitung 408 ist eine binäre 1, wenn die X-Größe größer als die Y-Größe ist, und eine binäre 0, wenn die X-Größe kleiner als die Y-Größe ist. Das Signal auf der Amplituden-Ausgangslei tung 406 ist eine binäre 1, wenn sie eine maßstäbliche Zahl ist, und eine binäre 0, wenn die X- und Y-Größen halbmaßstäbliche Zahlen darstellen. In dem optimalisierten Acht-Phasen-Zwei-Amplituden-Betrieb ist das Signal auf der 45°/16L-Leitung 404 eine binäre 1, wenn die X-und Y-Größen anzeigen, daß das empfangene Symbol bei einem 45° Phasenwinkel liegt. Wenn dies nicht der Fall ist, dann ist das Signal auf der 45°-Leitung 404 eine binäre 0. Dies gilt genauso für den modifizierten Acht-Phasen-Betrieb.

Während des schnellen Entzerr-Modus, der nur zu Beginn arbeitet, sind auf Leitungen 407 und 405 aus dem Zeitgeber-Generator (Fig.5) binäre Einsen vorhanden. Dies bewirkt, daß die NOR-Gatter 417und 419 und daß das UND-Gatter 423 gesperrt werden, wodurch binäre Nullen auf Leitugen 427, 287 und 431 stehen.

Bei vierphasiger Modulation (Fig. 1) ist das Signal auf Leitung 407 eine binäre 1, während das Signal auf Leitung

β 0 9 8 δ 6 / 0 Ö 7 Q

405 eine binäre 0 ist. Das Signal auf Leitung 409 aus dem Zeitgeber-Generator (Fig.5) wird ebenfalls eine binäre 0 sein. Das Signal wird durch den Inverter 411 invertiert. Der Signalpegel auf Leitung 407, eine binäre 1, wird das UND-Gatter 423 sperren.

Bei dem modifizierten Acht-Phasen-Betrieb wird das Signal auf Leitung 407 eine binäre 0 sein, wodurch das UND-Gatter 423 eröffnet wird und den Ausgang des ODER-Gatters 421 zur Ausgangsleitung 427 weitergibt. Da der Signalpegel· auf Leitung 405 eine binäre 0 ist, wird das Amplitudensignal auf Leitung 406 durch das NOR-Gatter 417 als negiertes Signal· auf Leitung 287 weitergeieitet. UND-Gatter 423 wird entweder das 45°-Anzeigesignal· für die modifizierte Acht-Phase auf Leitung 402 oder die 45°-Anzeige für dieoptimalisierte Acht-Phasen-Zwei-Pegel-Kodierung auf Leitung 404 weitergeben. Ob ein Signalpegel auf Leitung 402 oder 404 des 4K χ 4 Lesespeichers erzeugt wird, das wird bestimmt durch die Größen der X- und Y-Komponenten des empfangenen Symbols, die den ROM adressieren. Der exakte binäre Inhalt des 4K χ ROM kann dem Fachmann sicher ohne weiteres geläufig sein, wenn er die Phasenmodulationsverfahren betrachtet, die in den Fig. 1,2 und 3 eriäutert sind, so daß darauf hier nicht weiter eingegangen zu werden braucht.

Lese-Speicher für den So^-Punkt und die So^-Phase, sowie Fehl·er-Faktor-Erzeugung

Die Ausgangsieitungen 425, 427, 287, 431 aus der Wähl·-Logik und dem Lesespeicher 403 sind mit einem Lesespeicher 435 (Fig. 10) für den So^-Punkt und die Phase verbunden. Wie bereits erwähnt wurde, sind während des schneilen Entzerrmodus die Signaipegel· auf den Leitungen 427, 287 und 431 binäre Nu^en und zeigen damit an, daß der Winkel· nicht

609886/0870

beträgt, die Amplitude maßstäblich ist und die X-Größe stets größer als die Y-Größe ist. Dies ist der Zustand, für einen Zwei'-phasigen FaIl₇ wo nur nach + oder - X Werten nachgesehen zu werden braucht. Der Signalpegel auf Leitung 425 zeigt, wie bereits erwähnt, an, ob vier—phasiger Betrieb, acht-phasiger Betrieb oder 16-wertiger Betrieb vorliegt. Der Lesespeicher für den Sollpunkt und die Phase zerfällt in zwei Speicherfeider. Ein Feld enthält sämtliche Soll-Komponentenwerte für die X- und Y-Komponenten für die drei Phasen-Modulationen. Das andere Feld enthält sämtliche Soll-Phasen-Winkel· für die drei Phasenmodulationen, Der binäre Signalpegel auf Leitung 439 bestimmt, ob das SoIl-X- und Soll-Y-Kömponentenfeld oder das Soll-Phasenfeld von der auf den anderen Eingangsleitungen empfangenen Binärinformation adressiert werden soll. Die Binärinformation auf Leitung aus dem Zeitgeber-Generator 325 (Fig.S) bestimmt, ob die Soll-X-KOmponenten oder Soll-Y-Komponente aus dem Komponentenfeld des Speichers 435 ausgelesen werden soll. Während derjenigen Zeit, während der das X- und Y-Komponentenfeld des Speichers 435 adressiert wird, haben die Binärsignale auf den Leitungen 391 und 435 keine Wirkung. Diese Signale werden nur dann verwendet, wenn das Soll-Phasenfeld des Speichers adressiert wird gemäß Bestimmung durch das Binärsignal auf Steuerleitung 439.

Wie durch die Sequenzsteuerleitung 437 bestimmt ist, ist die erste aus dem Lesespeicher 435 auszulesende Information die Soll-X-Komponente. Diese Soll-X-Komponente wird aus dem Speicher auf den parallelen Leitungen 443, 445, 457,456, 458, 460, 462 und 464 ausgelesen. Die Form dieser Soll-Punkt-X-Kompönente ist eine negative Zweier-Komponenten-Binär-Zahl. Sie wird einem Acht-Bit-Voll-Addierer 437 zugeleitet und zwar dessen Eingängen 1 bis 8. Gleichzeitig wird der Wähler 436 durch das Wählsignal auf Leitung 438 aus dem Zeitgeber-Generator 325 (Fig. 5) dazu bestimmt, die Größe

der empfangenen X-Komponente auf Leitungen 397 dem VoIl-Addierer 437, und zwar seinen Eingängen 9 bis 16, zuzuleiten. Man erinnere sich, daß der spezielle Komponentenwert, der aus dem Speicher 435 ausgelesen wurde, von der Binärinformation abhängt, die dem Speicher an seinen Eingängen 1-4 zugeführt werden, wobei die korrekten Signale an der Sequenz-Eingangsleitung 437 und der Fehlerfaktor auf der Phaseneingangsleitung 439 vorliegen»

Bei Empfang des negativen Zweier-Komplements der SoIl-X-Komponente und der Größe der korrigierten, empfangenen X-Komponenten (korrigierten Ist-X-Komponente) an seinen Eingängen 1-16, führt der Acht-Bit-Voll-Addierer 437 die folgende Gleichung aus.

NT NT NT " ^XD ^{= e}X

Dieses Ergebnis ist einer Zweier-Komplementen-Zahl, die die Differenz zwischen der korrigierten Größe der Ist-X-Komponente und ihrer So11-X-Komponente darstellt. Diese Differenz erscheint auf Leitungen 441 als ein X-Fehlerwert (ε_χ). Dieses Signal auf Leitung 436 ist ein Übertrag-Bit, welches als Vorzeichenbit für den X-Fehlerwert behandelt wird.

Bei Abschluß dieser Rechnung wird sich der logische Pegel auf der Seqeuenz-Leitung 437 ändern und das Verarbeiten der Y-Komponentenwertes vorschreiben. Die gleiche Information an den Eingängen 1-4 wird daher bewirken, daß ein Zweier-Komplement des Soll-Y-Komponentenwertes auf den Ausgangsleitungen 443, 445,447,456,458,460,462,4-64 des Soll-Lesespeichers 435 erscheint. Gleichzeitig gebietet das Wahlsignal auf Leitung 438 dem Wähler 436, die Y-Größe auf Leitung 399 den Eingängen 9 bis 16 des Acht-Bit-Voll-Addierers 437 zuzuführen. Der Addierer 437 hat dadurch das negative Zweier-Komplement der Soll-Y-Komponente und die Größe der Ist-Y-Komponente. In Abhängigkeit von dieser Information führt er folgende Gleichung aus.

S09886/Ö87Ö

NT NT

γ- -γ=ο

NT D Y

Das Ergebnis ist ein Zweierkomplement der Differenz zwischen den empfangenen Eingängen, das zu einem Y-Fehlerwert (ε_γ) auf Leitungen 441 führt. Wieder wird die Binär-Information auf Leitung 436 als dasVörzeichen-Bit genommen.

Vor der Berechnung der Y-Fehlerwerte werden die X-Fehlerwerte auf Leitung 441 in das Register 475 mit parallelem Eingang und seriellem Ausgang (Fig.12) geschoben, worauf noch eingegangen wird. Bei Berechnung der Y-Fehlerwerte durch den Addierer 437 und ihr Auftreten auf Leitungen 44T werden diese Werte verschoben und in dem Register 479 mit parallelen Eingängen und seriellem Ausgang (Fig.12) gespeichert, worauf im einzelnen ebenfalls noch eingegangen werden wird.

Die nächste Information, die aus dem Lesespeicher 435 für den Soll-Punkt und die Soll-Phase geholt wird, ist der Soll-Phasen-Winkel, der mit den aus dem Lesespeicher 435 gelesenen Soll-X-und Soll-Y-Komponentenwerten korrespondiert. Der binäre Signalpegel auf der Eingangsleitung 439 bestimmt, daß das zweite Feld des Speichers 435 adressiert werden sollte, wodurch die binäre Information, die auf den Eingangsanschlüssen 1—4 des Speichers auftreten, das zweite Feld des Speichers adressiert. Jetzt werden die sign-X-Komponente und sign-Y-Komponenten-Werte auf Leitung 391 und 435 ebenfalls verwendet. In Abhängigkeit von diesen Eingangssignalen für den Lesespeicher 435 wird die Phaseninformation auf Leitungen 443, 445, 447 des Speichers ausgelesen. Die Kombination dieser drei binären Signalpegel, einer auf jeder dieser drei Leitungen, zeigt den Wert des Soll-Phasen-Winkels an, der dem binären Soll-X-und Soll-Y-Komponenten entspricht, die gerade vorher aus dem Speicher 435 ausgelesen worden sind.

609886/ÖS70

Zur Anzeige der Phasenwinkelzunahmen von ie 45° kann irgendein beliebiger Code herangezogen werden. Leitung 443 führt eine 180°-Anzeige. Leitung 445 führt eine 90°-Anzeige und Leitung 447 führt eine 45°-Anzeige. Diese Phaseninformation auf Leitungen 443, 445, 447 wird einem Grey-Code-Umsetzer zugeführt, der auch eine delta-Phase berechnet und in Fig.11 dargestellt ist.

Delta-Phasen-Berechnung und binäre Informationsgewinnung

Die Soll-Phaseninformation auf Leitungen 445, 443 und 447 wird zwei Speicherregistern 451 und 453 mit parallelen Eingängen und parallelen Ausgängen zugeführt, die die vorher gewonnene Soll-Phasenanzeige enthalten. Ein Amplituden-An^ zeige-Signal auf Leitung 287 aus dem 4K χ 4 Stellen-Leerspeicher 403 wird dem Register 453 zugeführt. Die Soll-Phasenanzeige aus dem vorher empfangenen Symbol wird aus dem Q₁-Ausgang des Registers 451 in den D-Eingang des Flip-Flops 455, der Q^-Ausgang des Registers 451 in den Eingang Nr. 4 des Registers 453 und dem Q^-Ausgang des Registers 453 in den Eingang Nr. 4 des Registers 451 eingelesen. Das D-Flip-Flop 455 komplementiert die empfangene Binäranzeige dieses vorher empfangenen Phasensymbols und liefert dies dem A.. -Eingang eines Voll-Addierers 457 zu. Register 451 komplementiert die an seinem Eingang Nr. 4 empfangene Binäranzeige durch Auslesen aus dem Q.-Ausgang und Einlesen in den A₂~Eingang des Vo11-Addierers 457. Das Register 453 komplementiert den an seinem Eingang Nr. 4 empfangenen Binär-Information durch Auslesen aus seinem Q₄ -Ausgang und Einlesen in den A~-Eingang des VoIl-Addierers 457. Die gegenwärtig geholte Phasenanzeige, die auf Leitungen 445, 443 und 447 empfangen wird, wird aus dem Q₁-Ausgang des Registers 451 ausgelesen und gelangt direkt in den B.-Eingang des Voll-Addierers 457, wird aus dem Q^- Ausgang des REgisters 451 ausgelesen und gelangt direkt in B₃-Eingang des Voll-Addierers 457 und wird aus dem Q₂~Ausgang des Registers 453 ausgelesen und gelangt in den B_- Eingang des Voll-Addierers 457.

S098Ö8/0870

Der Vo11-Addierer nimmt die Differenz zwischen der vorher gewonnenen Phasenanzeige, die in den Registern 451 und 453 gespeichert ist und der eben empfangenen Phaseninformation auf Leitungen 445, 443 und 447, weil die früher empfangene und gespeicherte Information in ein Zweier-Komplement umgesetzt worden ist„ Diese Differenzanzeige erscheint auf Leitungen 450, 452 und 454 des Vo11-Addierers 457 und wird durch das exklusive ODER-Gatter 459 und das exklusive NOR-Gatter 461 in ein Grey-Code-Signal der Phasendifferenz zwischen dem früher empfangenen und dem gerade empfangenen Phasenwinkel umgesetzt. Diese Information wird einem Parallel-Seriell-Register 463 zugeführt, das außerdem das Amplitudenanzeige-Signal aus dem Q₃~Ausgang des Registers 453 empfängt.

Das Register 463 ist ein Register mit parallelem Eingang und seriellem Ausgang, das die in ihm enthaltenen Daten seriell ausgibt. Ein Wähler 465 ist mit dem Q-- und Q~- seriellen Ausgangsanschlüssen des Registers 463 verbunden. Ein Wahlsignal auf Leitung 473 bestimmt, daß der Wähler 465 entweder den Q^-Ausgang oder den Q₃-Ausgang mit der seriellen Ausgangsdaten-Leitung 467 verbindet«, Bei zweiwertiger Acht-Phasen-Modulation wählt das Signal auf Leitung 473 den Q.-Ausgang des Registers 463, wodurch eine Vierbit-Darstellung des empfangenen Symbols erzeugt wird, wobei drei Bits den Phasenwinkel und ein Bit die Amplitude repräsentieren. Wenn eine Vier-Phasen-Modulation oder eine modifizierte Acht-Phasen-Modulation vorliegen, dann bestimmt das Signal auf Leitung 473, daß der Wähler 465 den Q^Ausgang mit der seriellen Datenleitung 467 verbindet, wodurch die drei Phasen-Winkelbits ohne das Amplitudenbit ausgewählt werden. Die seriellen Daten auf Leitung 467 sind eine nach dem Grey-Code codierte Anzeige des empfangenen Vectorsymbols, welches einerAuswerteschaltung zugeleitet wird.

609886/0070

delta KP und delta KS-Erzeugung

Fig. 12 zeigt die Speicherregister zur Aufnahme der binären e_v und e -Werte, die von dem Acht-Bit-Voll-Addierer 437 (Fig. 10) berechnet wurden. Gleichzeitig mit dem Empfang der e -Information auf Leitungen 441 wird das Vorzeichen-Signal für e_v auf Leitung 436 empfangen. Ein Lade-Befehl wird dem Parallel/Seriell-Schieberegister 475 auf Leitung 477 zugeleitet. Als Folge wird die e_v-Information in das Register 475 geladen und das Vorzeichen-Signal für e_v wird in das Register 483 geladen. Nach dem Speichern der e -Information in dem Register 475 in einer Weise, wie sie in Verbindung mit dem Betrieb des Acht-Bit-Voll-Addierers 437 (Fig.10) beschrieben wurde, erscheint das Y-Fehlersignal auf Leitung 441 zusammen mit dem Vorzeichensignal für e„ auf Leitung 436. Diese Information wird in Abhängigkeit von einem Lade-Befehl auf Leitung 481 in das Parallel/Seriell-Schieberegister 479 geladen. Das Vorzeichen-Bit wird in das Register 483 geladen. Die β_χ-Information wird aus dem Register 475 über die Ausgangsleitung 489 bitseriell auf Befehl herausgetaktet. Die e„-Information wird aus dem Register 479 über die Ausgangsleitung 491 herausgetaktet, und zwar auf Befehl ebenfalls in einer bit-seriellen Weise. Das e_x~Vorζeichensignal und das ey-Vorzeichensignal erscheinen auf den Ausgangsleitungen 485 und 487.

Diese Information wird den Multiplizier-Addierern 515 und 517 zugeleitet, damit bei Empfang eines neuen Vector-Symbols von dem Entzerrer die delta KO und delta KS-Werte für die 25 vorher empfangenen Vector-Symbole berechnet werden können. Der Multiplizier-Addierer 515 führtdie folgende Funktion aus:

e_xX + e_yy =ΔΚΡ für jede X- und Y-Komponente, die ihm zugeführt wird.

609886/0870

Das Vorzeichen vun e„ auf Leitung "487 wird dem Eingang Nr. des Multiplizier-Addierers 515 und dem Eingang Nr. 6 des Multiplizier-Addierers 517 zugeleitet. Der e_y-*Wert auf Leitung 491 wird seriell in seiner Zweier-Komplementenform über Leitung 491 dem Eingang Nr. 5 des Multiplizieraddierers 515 und dem Eingang Nr- 5 des Multiplizieraddierers 517 zugeführt. Das Vorzeichen von e auf Leitung 485 wird dem Eingang Nr. 3 des Multiplizieraddierers 515 und dem Eingang Nr. 3 des Multiplizieraddierers 517 zugeleitet. Der e -Binär- wert wird seriell auf Leitung 489 in seiner Zweier-Komplementenform dem Eingang Nr. 2 des Multiplizieraddierers 515 und dem Eingang Nr. 2 des Multiplizieraddierers 517 zugeführt.

Die Größenwerte von e_v und e_v, die auf Leitungen 491 und

■Λ Χ

in ihren Zweier-Kömplementenform erscheinen, führen das richtige Vorzeichen mit sich auf Leitungen 487 und 485, solange das empfangene Vectorsymbol in den ersten Quadranten fällt. D.h., die X-und Y-Komponenten sind beide positiv. Um das richtige e— und ey-Vorzeichensignal dem Multiplizier-Addierern 515 und 517 zuzuführen, werden die Vorzeichen der von dem seriellen Schieberegistern 343 (Fig.6) empfangenen X-und Y-Komponenten so modifiziert, daß das Auftreten des empfangenen Vectorsymbols in dem zweiten, dritten oder vierten Quadranten kompensiert wird. Die X- und Y-Information, die auf Leitungen 347 und 349 empfangen wird, wird jeweils sowohl Vorzeichensignal wie Größensignal mit. Die Vorzeichen-Information auf diesen Leitungen wird entsprechend dem Vorzeichen-Signal der korrigierten X- und Y-Komponenten aus den jeweiligen X- und Y-Normalisierschaltungen modifiziert. Das Vorzeichensignal für die X-Komponente z.B. wird von der Normalisierschaltung der Fig. 8 über Leitung 391 empfangen. Das Vorzeichensignal für die Y-Komponente wird über Leitung 435 aus der Y-Normalisierschaltung empfangen, die nicht dargestellt ist.

80988670870

Das auf Leitung 349 ankommende Vorzeichensignal der Komponente Y wird dem Eingang Nr. 4 des Multiplizier-Addierers 515 und dem Eingang Nr. 1 des Multiplizier-Addierers 517 zugeführt, je nach dem Wert des Vorζeichensignals, das auf Leitungen 435 und 391 aus den Y- und X-Normalisierschaltungen empfangen wird, zugeführt, wobei die UND-Gatter und 501 vom Ausgang des Inverters 509 geöffnet werden. Der Inverter 509 spricht auf einen Multiplizierbefehl auf Leitung 523 an und läßt dadurch das Vorzeichensignal der Y-Information auf Leitung 435 zu einem Eingang des exklusiven ODER-Gatters 507 und das Vorzeichensignal von X zu einem Eingang des exklusiven ODER-Gatters 511 weiterlaufen. Der andere Eingang des exklusiven ODER-Gatters 507 ist das Vorζeichensignal der Y-Information auf Leitung 349. Der andere Eingang des exklusiven ODER-Gatters 511 ist das Vorzeichensignal der Y-Information auf Leitung 349. Der Ausgang des exklusiven ODER-Gatters 507 ist das modifizierte Vorzeichen der Y-Information, die dem Multiplizieraddierer 515 zugeführt wird. Da der Multiplizieraddierer 517 die Funktion

e_vY - e_vX =AKS

berechnet, wird das Vorzeichen der Y-Information für den Multiplizieraddierer 517 entsprechend der Vorzeicheninformation aus der X-Normalisiersehaltung gemäß Fiy. 8 modifiziert. Bei einem auf Leitung 523 auftretenen Multiplizierbefehle öffnet daher der Inverter 509 das UND-Gatter 501 und läßt dieses Vorzeichensignal der X-Information zum exklusiven ODER-Gatter 511 weiterlaufen. Der andere Eingang des exklusiven ODER-Gatters 511 ist das Vorzeichensignal der Y-Information auf Leitung 349. Der Ausgang des exklusiven ODER-Gatters 511 wird dem Eingang 1 des Multiplizieraddierers 517 zugeführt.

Das Vorzeichensignal der X-Information, das auf Leitung empfangen wird, wird in ähnlicher Weise entsprechend dem Vor-

609886/Od70

zeichen yon X und dem Vorzeichen der Y-Information auf Leitungen 391 und 435 modifiziert. Die modifizierte Vorzeichen-Information aus dem exklusiven ÖDER-Gatter 513 für X wird dem Eingang Nr. 4 des Multiplizier-Addierers 517 zugeführt. Das modifizierte Vorzeichen für X wird dem exklusiven ODER-Gatter 505 dem Eingang Nr. 1 des MuItipiizieraddierers 515 zugeleitet.

Nach Empfang der korrigierten Vorzeichensignale für den X-,-Fehler, dem Y-Fehler und die X- und die Y-Information erhalten die Multiplizier-Äddierer 515, 517 die Größe von e_v und e_v

mit dem niedrigststelligen Bit voran. Die sechs obersten höchstwertigsten Bits der gespeicherten acht Bit langen e_v-und e_v-Werte werden verwendet. Die X— und Y-Werte gehen in die Multiplizier-Äddierer 515 und 517 jetzt mit dem höchstwertigen Bit voran. Das Ergebnis der Darstellung der Daten in diesem Format für die Multiplizier-Äddierer 515 und 517 besteht darin, daß der delta KP-Wert bitseriell auf Leitung 519.erscheint und der delta-KS-Wert bitseriell auf Leitung 521 erscheint. Diese Werte liegen in ihrer Zweier-Komplementenform vor. Ehe sie in dieser Zweier-Komplementen-Form benutzt werden können, müssen die Werte in negative Zahlen umgesetzt werden.

Ausführung der Gleichungen 3 und 5

Das delta K wird in eine negative Zahl durch eine Zweier-Komplementen-ümwandlung umgesetzt, die von dem Inverter 531 gemäß Fig. 14 ausgeführt wird. Fig. 14 erläutert die Logikschaltung, die zur Erzeugung der Gleichungen 3 und 5 des Entzerrer-Algorithmus verwendet werden. Die Logikschaltung zur Erzeugung der Gleichungen 4 und 6 bei Empfang des delta KS ist gleich aufgebaut und wird daher nicht im einzelnen wiedergegeben noch beschrieben.

809886/0870

Die delta KP-Information wird auf Leitung 519 empfangen und dem Inverter 531 zugeführt. Sie wird aus dem Inverter 531 durch Taktimpulse ausgetaktet, die auf Leitung 216 aus dem Zeitgeber-Generator (Fig.5) erhalten werden. Der empfangene delta KP-Wert auf Leitung 519 wird durch den Inverter 531 komplementiert und einem ersten Eingang eines seriellen Addierers 533 zugeführt. Der zweite Eingang für den Addierer 533 kommt von einem KP-Speicherregister 563, das 25 je 10 Bit lange Wörter enthält, welche den 25 vorher erzeugten KP-Werten für die 25 vorher empfangenen Symbole entsprechen. Diese Werte liegen in ihrer Zweier-Komplementenform vor. Wenn ein delta KP-Wert von dem seriellen Addierer 533 an seinem Eingang Nr. 1 empfangen wird, wird ein 10-Bit-Wort aus dem Schieberegister 563 in den Eingang Nr. 2 des seriellen Addierers 533 hinausgetaktet. Der delta KP-Wert, der am Eingang Nr. 1 des seriellen Addierers 533 empfangen wird, kommt mit seinem niedrigstwertigen Bit zuerst. Das D-Flip-Flop 537 empfängt denüberlauf des seriellen Addierers 533 auf Leitung 535 und berücksichtigt die Überträge, die bei der Addition erzeugt werden. Die Summe wird über Leitung 539 dem Schieberegister 541 zugeführt und dort als ein 10-Bit-Wort in seiner Zweier-Komplementenform gespeichert. Zur Ausführung der Gleichung 5 wird der Inhalt des Registers 541 durch eine geeignete Potenz von 2 dividiert.

Angenommen, daß der Divisor für den in dem Schieberegister 541 gespeicherten Binärwert die zweite Potenz von 2 ist, dann wird die Division durch 4 unter Steuerung des Wählers 561 ausgeführt. Bei einer Division durch 4 werden die zwei niedrigstwertigen Bits aus dem Register 541 durch den A-Eingang des Selektors 561 in das KP-Speicherregister 563 über Leitung 562 hinausgeschoben. Bei der dritten Taktzeit schaltet das Wahlsignal auf Leitung 529 aus dem Zeitgeber-Generator

609888/0870

(Fig.5), das die Divisionsrate bestimmt, auf einen anderen Pegel, so daß der B-Eingang des Wählers 561 mit der Leitung 562 verbunden ist, welche in das Register 563 führt. Der B-Eingang des Wählers 561 kommt vom Q-Ausgang des D-Elip-Flops 559, das das Vorzeichen der Zweier-Komplementenzahl im Register 541 speichert. Für den Rest des 1O-Bit-Wortes wird dieses Vorzeichenbit in das Register 563 geschoben. Als Folge befindet sich der Rest der Binär-Division im Schieberegister 563, welches der Quotient delta CP ist, der im Register 541 gespeichert ist.

Ein Wähler 555 spricht auf ein Wählsignal auf Leitung 551 aus dem Zeitgeber-Generator 325 (Fig.5) an und läßt entweder die fünf höchstwertigen Bits oder die acht höcstwertigen Bits der delta CP-Größe im Register 541 über Leitung 557 hinausschieben. Die Leitung 553 führt die sieben höchstwertigen Bits des delta CP-Wertes im Register 541.

Berechnung der Entzerrungs-Konstanten

Die Logikschaltung aus Fig. 15 zeigt die Verwirklichung der Gleichung 7 für die Berechnung einer neuen Entzerrungs-Konstanten CP. Selbstverständlich wird die gleiche Schaltung· zur Berechnung der Entzerrungskonstanten CS verwendet. Ein Wähler 571 empfängt das Auslösesignal auf Leitung 549, den delta CP-Wert auf Leitung 553, der die sieben höchstwertigen Bits des TO-Bit-langen delta CP-Wortes, gespeichert im Register 541, repräsentiert, eine Vorzeichenangabe des delta CP-Wertes auf Leitung 565 und einen delta CP-Wert auf Leitung 557 aus dem Wähler 555 (Fig. 14), welcher entweder einen fünf höchstwertiges Bit oder ein acht höchstwertige Bits umfassenden delta CP-Wert darstellt. Zwei Wälilereingänge S₁ und S₂ des Wählers 571 werden auf Leitung 567 und 569 empfangen. Sie bestimmen, welche Eingangsleitungen 1,2,3 oder 4 für die Übertragung zu einem seriellen Addierer 575 ausgewählt werden. Die Wahlsignale auf Leitungen 567 und 569 be-

6-Ό-9 0.86/0&70

stimmen, welcher Größenabschnitt der Zweier-Komplementenzahl von delta CP aus dem Register 541 durch den Wähler 571 geschoben wird. Wenn diese Größenangabe durch den Wähler 571 zum seriellen Addierer 575 geschoben wird, wird das Vorzeichen von delta CP zum seriellen Addierer 575 geschoben.

Bei Fein-Modus-Betrieb werden die Signale auf Leitung 567 und 569 den delta CP-Wert auf Leitung 557 durchschieben lassen und daraufhin es ermöglichen, daß das Vorzeichen des delta-CP-Wertes durchgeschoben wird, so daß ein 1O-Bit-Wort für den seriellen Addierer 575 vollständig ist. Ein Überlauf-Detektor 573 dient dazu, einen Überlauf der Register 579 und 585 aufgrund einer Addition eines sehr großen delta-CP zu einem sehr großen CP-Wert zu verhindern. Das ankommende delta-CP wird zu dem CP aus der vorhergehenden Symbolzeit vom Addierer 575 mit dem niedrigstwertigen Bit zuerst addiert. Der Ausgang der Summation wird Register 579 gespeichert. Das Register 585 enthält die 25 CP-Werte für die 25 vorher gespeicherten Vector-Symbole.

Der Zweier-Komplementen CP-Wert, der den seriellen Addierer 575 verläßt, wird im Schieberegister 579 gespeichert. Das D-Flip-Flop 577 erleichtert die Behandlung des Übertrags, der von dem seriellen Addierer 575 erzeugt wurde. Bei Berechnung des ersten der 25 neuen CP-Werte wird es aus dem Q-2~&^us<3^an9 des Registers 579 über Leitung 589 zum Multiplizier-Addierer 363 und 367 (Fig.7) hinausgeschoben. Das Vorzeichen für diesen neuen CP-Wert verläßt den Q₁--Ausgang des Registers 579 und wird dem oben erwähnten Multiplizier-Addierern über Leitung 587 zugeführt-. Dieser Vorzeichenwert wird den Multiplizieraddierern vor der Größe von CP auf Leitung 589 zugeleitet. Die Größe des neu berechneten CP-Wertes wird in das Register 585 geschoben, wodurch der Speicher von CP-Werten im Register 585 der letzten 25 CP-Werte kontinuierlich auf dem neuesten Stand gehalten wird. ·

βΟ988δ /0Θ70

263342Q

Ein UND-Gatter 583 sorgt nicht nur für den Umlauf der CP-Werte vom Register 585 zurück zum Eingang des seriellen Addierers 585, sondern erleichtert auch das Laden eines voreingestellten CP-Werts in das Register 579 bei Anfangsstart, wenn es von einemSignal auf Leitung 581 aus dem Zeitgeber-Generator 325 (Fig.5) geöffnet wurde. Dieser voreingestellte CP-Wert wird den Multiplizier-Addierern 363, (Fig.7) zugeführt und ermöglicht es ihnen, die Gleichung 9 und TO des Entzerrungs-Algorithmus zu berechnen.

Die Symbolqualitäts-Anzeige-Schaltung der Fig. 16 liefert in einfacher Weise entweder das erzeugte e-.-Signal auf Leitung 311 oder das e_Y-Signal auf Leitung 315 an eine Anzeige über Leitung 605. Diese Fehlersignale' repräsentieren die empfangene Symbolquälität. Wenn das Signal auf Leitung 291 (X = Y-Ausgang des Stellenspeichers 285) eine binäre 1 ist und damit anzeigt, daß die X-Komponente des empfangenen Symbols größer ist als die Y-Komponente, dann wird das β_χ-Signal auf Leitung 311 von dem Selektor 601 zum Register geleitet. Wenn entgegengesetzt das Signal auf Leitung 291 eine binäre Null ist, dann wird das e_Y-Signal auf Leitung vom Wähler 601 dem Register 603 zugeführt. Das UND-Gatter 597 und der Inverter 595 erzeugen ein Ladesignal für das Register 603 auf Leitung 599, wenn das Zeitgebersignal auf Leitung 593 eine binäre 1 ist und das Signal auf Leitung eine binäre 0 ist, womit angezeigt wird, daß das empfangene Symbol nicht bei 45° liegt.

Zusammengefaßt, ermöglicht das beschriebene Verfahren und die dazugehörige Einrichtung eine schnelle Korrektur der Envelopen-Verzögerung und der Amplituden-Verzerrung eines Datensignals. Der Entzerrer kann mit einer großen Vielzahl von Phasenmodulations-Codes arbeiten und auf wählbare Geschwindigkeiten geschaltet werden.

609886/0870

Selbstverständlich wurde vorstehend nur eine bevorzugte Ausführungsform der Erfindung beschrieben, an der dem Fachmann mancherlei Änderungen geläufig sind, ohne daß dadurch von dem Erfindungsgedanken abgewichen wird.

Insgesamt wurde ein Modem für Phasenmodulation übertragen, der durch Schalter wählbare Geschwindigkeiten über Sprachbandkanäle schafft und mit einer Vier-Phasen-Modulation, einer modifizierten Acht-Phasen-Modulation, einer optimalisierten Acht-Phasen-Zwei Amplituden-Modulation arbeiten kann. Ein binärer Entzerrer korrigiert Umhüllenden-Verzögerung und Amplituden-Verzerrung des Trägersignals automatisch, welche durch den Sprach-Kanal erzeugt wurden. Bei jeder Symbolzeit wird der X-Achsenfehler und der Y-Achsenfehler für das empfangene Symbol bestimmt durch Vergleich der empfangenen X- und Y-Komponenten mit gespeicherten X-SoIl und Y-Soll-Komponenten für jenes Symbol. Diese X-Fehler und Y-Fehler-Werte dienen zur Modifizierung primärer und sekundärer Entzerrungskonstanten. Die Entzerrungskonstanten, die auf diese Weise während dieser Symbolzeit modifiziert werden, dienen bei dem nächsten empfangenen Symbol zur Korrektur der Phasen- und Amplituden-Verzerrung, die während der vergangenen Symbolzeiten gemessen wurde. Diese Sequenz wiederholt sich für jede Symbolzeit. Vorgewählte Entzerrungs-Konstanten dienen für das erste empfangene Symbol. Um die Leitung sehr schnell bei Anfangsbeginn zu entzerren, wird ein Zwei-Phasen-Einlaufsignal vor der eigentlichen Datenübertragung übertragen. Nach dieser Grob-Einstellung arbeitet der Entzerrer mit den empfangenen Datensymbolen und korrigiert sehr genau Phasen- und Amplituden-Verzerrungen der empfangenen Symbole. Ein Symbol-Qualtitäts-Signal wird in bequemer Weise als Folge der Entzerrer-Operation erzeugt.

609886/0870

Claims (34)

1. Ansprüche

   Verfahren zur Korrektur von Amplituden-Verzerrungen und insbesondere Umhüllenden-Verzögerungen sowie Phasen-Verzerrungen, eines über einen Sprachkanal übertragenen Signals, in dem ein empfangenes Symbol in seine entsprechenden binären X- und Y-Komponenten umgesetzt wird, die binären X- undY-Komponenten des empfangenen Symbols entsprechend früher definierten Entzerrungskonstanten korrigiert werden, und der Unterschied zwischen den korrigierten binären X- und Y-Komponenten und den binären X- und Y-SoIl-Komponenten des empfangenen Symbols zur Modifizierung der Entzerrungskonstanten verwandt wird.
2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die korrigierten binären X- und Y-Komponenten des empfangenen Symbols mit den binären X- und Y-Soll-Komponenten des empfangenen Symbols verglichen werden.
3. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß als übertragenes Signal ein analoges Signal verwendet wird.
4. 4. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß als übertragenes Signal ein phasenmoduliertes Signal verwendet wird.

   9886/0870
5. 5. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das Gebiet in der Phasenebene ermittelt wird, zu welchem das empfangene Symbol gehört, in dem die binären X- und Y-Komponenten verwendet werden; daß die binären X- und Y-SoIl-Komponenten in dem Gebiet der Phasenebene erzeugt werden,das von dem empfangenen Symbol besetzt wird; und daß die X-So11-Komponente und die Y-Soll-Komponente von der korrigierten X-Komponente und der Y-Komponente zur Bildung eines X-Fehlerwertes und Y-Fehlerwertes subtrahiert werden.
6. 6. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß eine Veränderung des Korrekturfaktors für die X- und die Y-Komponenten durch Verwendung des Unterschiedes zwischen den korrigierten binären X- und Y- Komponenten und den binären X- und Y-Soll-Komponenten und den empfangenen binären X- und Y-Komponenten erzeugt wird; daß eine neue Korrektur-Konstante durch Verwendung der neu erzeugten Veränderung des Korrekturfaktors gebildet wird; daß eine Veränderung des Entzerrungs-Faktors durch Verwendung der neuen Korrektur-Konstante gebildet wird; und daß die Entzerrungs-Konstanten entsprechend der neu gebildeten Veränderung des Entzerrungsfaktors modifiziert werden.
7. 7. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der Soll-Phasenwinkel des empfangenen Symbols in Abhängigkeit von den korrigierten binären X- und Y-Komponenten des empfangenen Symbols gebildet wird; daß der erzeugte Phasenwinkel von dem Soll-Phasenwinkel subtrahiert wird, der für das vorher empfangene Symbol gebildet wurde, um eine Phasenveränderung zu erhalten; und daß die Phasenveränderung in digitale Daten umgesetzt wird.

   809886/0870

   2633A2Q
8. 8. Verfahren nach einem der vorstehenden Ansprüche/ dadurch gekennzeichnet, daß ein empfangenes Symbol in seine entsprechenden binären X- und Y-Komponenten umgesetzt wird; daß die binären X- und Y-Komponenten des empfangenen Symbols gespeichert werden; daß Entzerrungs-Konstanten auf der Basis mehrerer früher empfangener binärer X- und Y-Symbolkomponenten sowie eines früher berechneten X-Fehlerfaktors und Y-Fehlerfaktors berechnet werden; daß die. gespeicherten X- und Y-Kompönenten des empfangenen Symbols entsprechend den berechneten Entzerrungskonstanten korrigiert werden; daß die korrigierten binären X- und Y-Komponenten des empfangenen Symbols mit den binären X- und Y-Soll-Komponenten des empfangenen Symbols verglichen werden; und daß ein X-Fehlerfaktor und ein Y-Fehlerfaktor aus dem Unterschied zwischen den binären korrigierten X- und Y-Komponenten und den binären X" und Y-Soll-Komponenten des empfangenen Symbols berechnet Werden und zur Berechnung von Entzerrungskonstanten bei Empfang des nächsten Symbols herangezogen werden.
9. 9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß

   die korrigierten binären X- und Y-Komponenten auf eine Größen- und Vorzeichen-Anzeige für die binären X- und Y-Komponenten normalisiert werden; daß das Gebiet der Phasenebene, zu welchem das empfangene Symbol gehört, durch Verwendung der Größen- und Vorzeichen-Anzeige der binären X- und Y-Komponenten lokalisiert wird;und daß die X-Komponente und die Y-Komponente des SolI-Punktes in dem Gebiet der Phasenebene, das von dem empfangenen Symbol besetzt wird, in Abhängigkeit von dem lokalisierten Phasenebenen-Bereich des empfangenen Symbols gebildet werden.

   0 9 8 8 6/0870

   2633A2Q
10. 10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß ein Speicher mit der Größenanzeige der binären X- und y-Komponenten des empfangenen Symbols zur Gewinnung einer Flächenanzeige im ersten Quadranten adressiert wird.
11. 11. Verfahren nach Anspruch 10, dadurch gekennzeichnet,

    daß ein Speicher mit der Flächenanzeige des ersten Quadranten und Vorzeichenanzeigen der binären X- und Y-Komponente adressiert wird, um die X-Komponente und die Y-Komponente des Soll-Punktes in dem Bereich der Phasenebene zu gewinnen, der von dem empfangenen Symbol besetzt wird.
12. 12. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der Phasenwinkel des Soll-Punktes in dem Gebiet der Phasenebene, das von dem empfangenen Symbol besetzt wird, in Abhängigkeit von dem lokalisierten Phasenebenen-Bereich des empfangenen Symbols gebildet wird; daß der gebildete Phasenwinkel von dem Phasenwinkel subtrahiert wird, der für das früher empfangene Symbol erzeugt wurde, um eine Phasenveränderung zu erhalten; und daß die Phasenveränderung in digitale Daten umgesetzt wird.
13. 13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß ein erster Speicher mit der Größenanzeige der binären X- und Y-Komponenten des empfangenen Symbols zur Bildung einer Bereichsangabe im ersten Quadranten adressiert wird.
14. 14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß ein zweiter Speicher mit der Bereichsangabe aus dem ersten Quadranten und den Vorzeichen-Angaben der binären X- und Y-Komponente adressiert wird, um die X- und Y-Komponente des Soll-Punktes in dem Bereich der Phasenebene zu erhalten, der von dem empfangenen Symbol besetzt wird.

    609806/0870
15. 15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß der zweite Speicher mit einer Bereichsanzeige des ersten Quadranten und einer Vörzexchenangabe der binären X- und Y-Komponente adressiert wird, um den Phasenwinkel des Soll-Punktes zu erhalten.
16. 16. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß ein ,empfangenes Symbol in: seiner entsprechenden binären X- und Y-Komponenten umgesetzt und die binären X- und Y-Komponenten des empfangenen Symbols gespeichert werden; daß vor Empfang des nächsten Symbols Entzerrungs-Konstanten basierend auf N (N positiv ganzzahlig) früher empfangenen binären X- und Y-Symbolkomponenten und einem früher berechneten X-Fehlerfaktor und Y-Fehlerfaktor berechnet werden; daß vor Empfang des nächsten Symbols die gespeicherten binären X-und Y-Komponenten des empfangenen Symbols entsprechend dem berechneten Entzerrungskonstanten korrigiert werden; daß vor Empfang des nächsten Symbols die korrigierte binären X- und Y-Komponenten des empfangenen Symbols mit den binären X- und Y-Soll-Komponenten des empfangenen Symbols verglichen werden; daß vor Empfang des nächsten Symbols ein X-Fehlerfaktor und ein Y-Fehlerfaktor aus dem Unterschied zwischen dem korrigierten binären X- und Y-Komponenten und den binären X- und Y-Soll-Komponenten des empfangenen Symbols berechnet werden; und daß der berechnete X-Fehlerfaktor und Y-Fehlerfaktor zur Verwendung bei der Berechnung von Entzerrungs-Konstanten bei Empfang des nächsten Symbols gespeichert werden.
17. 17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß die korrigierten binären X- und Y-Komponenten auf eine Größenangabe und eine Vorzeichenangabe normalisiert werden; daß der Bereich der Phasenebene, zu dem das empfangene Symbol gehört, lokalisiert wird, indem die Größenangabe und die

    60980870870

    263342Q

    Vorzeichen-Angabe der binären X- und Y-Komponenten verwendet werden; und daß die X-Komponente und die Y-Komponente des Soll-Punktes in dem Bereich der Phasenebene gebildet werden, welcher von dem empfangenen Symbol besetzt wird, und zwar in Abhängigkeit von dem lokalisierten Phasenebenenbereich des empfangenen Symbols.
18. 18. Einrichtung zur Ausführung des Verfahrens nach einem der vorstehenden Ansprüche, gekennzeichnet durch eine Korrektur-Einrichtung für die binären X- und Y-Komponenten des empfangenen Symbols, welche entsprechend vorher definierten Entzerrungskonstanten arbeitet, sowie durch eine Auswerte-Einrichtung, die'die Differenz zwischen den korrigierten binären X- und Y-Komponenten und den binären X- und Y-SoIl-Komponenten des empfangenen Symbols zur Modifizierung der Entzerrungs-Konstanten ausnutzt.
19. 19. Einrichtung nach Anspruch 18, dadurch gekennzeichnet, daß eine Vergleichs-Einrichtung vorgesehen ist, welche die korriqierten binären Y- und Y-Komponenten des empfanqenen Symbols mit den binären X- und Y -Soll-Komponenten des empfangenen Symbols verqleicht.
20. 20.Einrichtung nach einem der Ansprüche 18 oder 19, dadurch qekennzeichnet, daß eine Lokalisiereinrichtunq vorqesehen ist, welche den Bereich der Phasenebene, zu dem das empfanqene Symbol qehört, durch die Verwendunq der binären X- und Y-Komponenten lokalisiert; daß eine Erzeuger-Einrichtung vorgesehen ist, die die X-Komponente und die Y-Komponente des Soll-Punktes des Bereichs der Phasenebene bildet, der von den empfangenen Symbol besetzt ist; und daß eine Subtrahiereinrichtung vorgesehen ist, die die X-Komponente und Y-Komponente des Soll-Punktes von der korrigierten X- und Y-Komponente zurBildung einer X-Fehlerangabe und einer Y-Fehlerangabe subtrahiert.

    609886/0870

    2633Λ20
21. 21. Einrichtung nach einem der Ansprüche 18 bis 20, dadurch gekennzeichnet, daß solche Einrichtung vorgesehen ist, die eine Veränderung des Korrekturfaktors durch Verwendung der Differenz zwischen den korrigierten binären X- und Y-Komponenten und den binären X- und Y-SoI1-Komponenten und dem empfangenen unkorrigierten binären X und binären Y-Komponenten bildetf daß in einer zweiten Erzeuger-Einrichtung eine neue Korrektur-Konstante durch Verwendung des veränderten Korrekturfaktors gebildet wird; daß eine dritte Erzeuger-Einrichtung vorgesehen ist, die eine Veränderung des Entzerrungsfaktors durch Verwendung der neuen Korrektur-Konstanten bildet; und daß eine Modifiziereinrichtung vorgesehen ist, die die Entzerrungskonstante entsprechend der Veränderung des Entzerrungsfaktors modifiziert.
22. 22. Einrichtung nach einem der Ansprüche 18-2.1» dadurch gekennzeichnet, daß eine Phasenwinkel-Erzeuger-Einrichtung vorgesehen ist, die den Phasenwinkel des empfangenen Symbols in Abhängigkeit von den korrigierten binären X- und Y-Komponenten des empfangenen Symbols bildet; daß eine Subtrahier-Einrichtung den erzeugten Phasenwinkel von dem Phasenwinkel subtrahiert, der für das früher empfangene Symbol erzeugt würde, um eine Phasenveränderung zu erhalten; und daß die Phasenveränderung von einer Umsetzeinheit in digitale Daten umgesetzt wird.
23. 23. Einrichtung nach einem der Ansprüche 18-22, dadurch gekennzeichnet, daß eine Einrichtung zum Speichern der binären X- und Y-Komponenten des empfangenen Symbols und eine Recheneinheit vorgesehen sind, welche die Entzerrungs-Konstanten auf der Basis von N früher empfangenen binären X- und Y-Symbolkömponenten und eines früher berechneten X-Fehlerfaktors und Y-Fehlerfaktors vor Empfang des nächsten.Symbols berechnet;

    609886/08?Q

    263342Q

    daß eine Korrektur-Einrichtung die gespeicherten binären X- und Y-Komponenten des empfangenen Symbols entsprechend den berechneten Entzerrungskonstanten vor Empfang des nächsten Symbols korrigiert; daß eine Vergleichs-Einrichtung die korrigierten binären X- und Y-Komponenten des empfangenen Symbols mit den binären X- und Y-SoIl-Komponenten des empfangenen Symbols vor Empfang des nächsten Symbols vergleicht, daß eine weitere Recheneinheit vorgesehen ist, welche einen X-Fehlerfaktor und einen Y-Fehlerfaktor aus der Differenz zwischen dem korrgigierten binären X- und Y-Komponenten und dem binären X- und Y-Soll-Komponenten des empfangenen Symbols vor Empfang des nächstens Symbols berechnet; und daß eine Speicher-Einrichtung den berechneten X-Fehlerfaktor und Y-Fehlerfaktor zur Verwendung bei der Berechnung von Entzerrungskonstanten bei Empfang des nächsten Symbols speichert.
24. 24. Einrichtung nach einem der Ansprüche 18 bis 23, dadurch gekennzeichnet, daß eine Normalisier-Einrichtung die korrigierten binären X- und Y-Komponenten normalisiert und Größenangaben und Vorzeichenangaben für die binären X- und Y-Komponenten separiert; daß eine Bezeichnungseinheit das Gebiet der Phasenebene, zu dem das empfangene Symbol gehört, der Verwendung der Größen und Vorζeichen-Angabe der binären X- und Y-Komponenten identifiziert; und daß eine Erzeuger-Einrichtung die X-Komponente und die Y-Komponente des Soll-Punktes in dem Bereich der Phasenebene, der von dem empfangenen Symbol besetzt ist, in Abhängigkeit von dem bezeichneten Phasenebenen-Bereich des empfangenen Symbols bildet.
25. 25. Einrichtung nach einem der Ansprüche 18 bis 24, dadurch gekennzeichnet, daß ein Speicher durch die Größe der binären X- und Y-Komponenten adressierbar ist und Bereichsangaben des ersten Qudranten der Phasenebene enthält, zu welchen das empfangene Symbol gehören könnte.

    609886/0870

    "⁵³V 2633A2Q
26. 26. Einrichtung nach Anspruch 25, dadurch gekennzeichnet, daß ein Speicher durch eine Bereichs-Angabe des ersten Quadranten der Phasenebene und die Vorzeichenangaben der binären K- und Y-Komponente adressierbar ist und die X-Komponente und die Y-Komponente des Soll-Punktes in dem Bereich der Phasenebene enthält, der von dem empfangenen Symbol besetzt ist.
27. 27. Einrichtung nach einem der Ansprüche 18 bis 26, dadurch gekennzeichnet, daß in einer Erzeuger-Einrichtung ein Phasenwinkel des Soll-Punktes in dem Bereich der Phasenebene, der von dem empfangenen Symbol besetzt ist, in Abhängigkeit von dem bezeichneten Phasenebenen-Bereich des empfangenen Symbols gebildet wird; daß eine Speichereinrichtung für den Phasenwinkel vorgesehen ist, die den Phasenwinkel aus der Erzeuger-Einrichtung aufnimmt und speichert; daß eine Subtrahier-Einrichtung"den Phasenwinkel von der Erzeuger-Einrichtung von demjenigen Phasenwinkel subtrahiert, der für das vorher empfangene Symbol erzeugt und in dem Speicher bereitgehalten wurde; und daß eine Umsetz-Einrichtung vorgesehen ist, die die Differenz aus der Subtrahier-Einrichtung in digitale Daten umsetzt.
28. 28. Einrichtung nach Anspruch 27, dadurch gekennzeichnet, daß ein erster Speicher durch die Größe der binären X- und Y-Komponenten adressierbar ist, wobei der Speicher Bereichsangaben des ersten Quadranten der Phasenebene enthält, in welchem das empfangene Symbol liegen könnte.
29. 29. Einrichtung nach Anspruch 28, dadurch gekennzeichnet, daß ein zweiter Speicher durch die Bereichsangabe des ersten Quadranten der Phasenebene und die Vorzeichenangaben der binären X- und Y-Komponente adressierbar ist und die X-Kompo-

    609-m/ÖÖ70

    263342Q

    nente und die Y-Komponente des Soll-Punktes des Bereichs der Phasenebene enthält, der von dem empfangenen Symbol besetzt ist.
30. 30. Einrichtung zur Ausführung des Verfahrens nach einem der Ansprüche 1 bis 17 für einen phasenmodulierten Träger, der über ein Sprachband-Übertragungskanal übertragen wird, und in der ein empfangenes Analogsymbol in entsprechende binäre X- und Y-Komponenten umgesetzt werden, wobei der Übertragungskanal eine gewisse Phasen- und Amplituden-Verzerrung dem Träger aufprägt, wobei eine Kompensations-Einrichtung für die Phasen- und Amplituden-Verzerrung des Kanals vorgesehen ist, die die empfangenen X- und Y-Komponenten modifiziert; daß ein erster Speicher auf die modifizierten binären X- und Y-Komponenten des empfangenen Symbols anspricht und eine Adressenangabe erzeugt; und daß ein zweiter Speicher auf die Adresse des ersten Speichers anspricht und Daten erzeugt, die von den X- und Y-Symbolkomponenten repräsentiert werden, welche den ersten Speicher adressierten.
31. 31. Einrichtung zur Ausführung des Verfahrens nach einem der Ansprüche 1-17, für einen phasenmodulierten Träger, der über einen Sprachband-Übertragungskanal übertragen wird, wobei eine ümsetz-Einheit ein empfangenes Analogsymbol in entsprechende binäre X- und Y-Komponenten umsetzt, mit einem Daten-Detektor, welcher einen ersten Speicher aufweist, der in Abhängigkeit von den binären X- und Y-Komponenten der empfangenen Symbole Adressenangaben erzeugt, und einen zweiten Speicher aufweist, der in Abhängigkeit von der Adresse des ersten Speichers Daten erzeugt, die von den X- und Y-Symbol-Komponenten repräsentiert werden, welche den ersten Speicher adressierten.

    809888/0670

    : -55-

    263342Q
32. 32. Einrichtung nach Anspruch 30 oder 31, dadurch gekennzeichnet, daß der Träger phasenmoduliert ist.
33. 33. Einrichtung nach einem der Ansprüche 18 bis 32, gekennzeichnet durch eine Adressier-Einrichtung für den ersten Speicher, welcher den ersten Speicher mit den modifizierten binären X- und Y-Komponenten adressiert; daß der zweite Speicher auf die Adressenangabe aus dem ersten Speicher anspricht und die binäre X- und Y-Soll-Komponenten f(ir die X- und Y-Kompönenten erzeugt, die den ersten Speicher adressierten; und daß in einer Verknüpfungseinheit die binären X- und Y-Kömponenten, die den ersten Speicher adressierten, und die binären X-und Y.-Soll-Komponenten zur Bildung einer X-Fehlerangabe und einer Y-Fehlerangabe verknüpft.
34. 34. Einrichtung nach einem der Ansprüche 18 bis 33, dadurch gekennzeichnet, daß eine Erzeuger-Einheit eine Veränderung des Korrekturfaktors durch Verwendung des Unterschieds zwischen den korrigierten X- und Y-Komponenten und den binären X- und Y-Soll-Komponenten und den empfangenen unkorrigierten binären X- und Y-Komponenten erzeugt,; daß eine weitere Erzeuger-Einrichtung eine neue Korrektur-Konstante durch Verwendung des veränderten Korrektur-Faktors bildet; daß eine dritte Erzeuger-Einrichtung einen veränderten Entzerrungsfaktor durch Verwendung der neuen Korrektur-Konstanten bildet; und daß eine Modifizier-Einrichtung die Entzerrungs-Konstante entsprechend dem veränderten Entzerrungs-Faktor modifiziert.

    609806/0870

    Leerseite