JPS5979349A - 演算装置 - Google Patents
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- JPS5979349A JPS5979349A JP57190432A JP19043282A JPS5979349A JP S5979349 A JPS5979349 A JP S5979349A JP 57190432 A JP57190432 A JP 57190432A JP 19043282 A JP19043282 A JP 19043282A JP S5979349 A JPS5979349 A JP S5979349A
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- Japan
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- memory
- circuit
- working memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/0007—Image acquisition
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本復５明は画像データを高速Ｃ二演算処理する演算装置
に関するものである。
に関するものである。
従来、マイクロプロセッサ等を用いて画像データの演算
処理を行なう場合、複数の入力データ（複数のメモリか
らの出力）≦二対するアドレス計算、データ間の演算、
袂数回の出力データのアドレス計算及びデータ出力に関
する一連の処理を単一のアドレス発生回路を設けて直列
（二行っていたので処理速度が低下するという問題があ
った。
処理を行なう場合、複数の入力データ（複数のメモリか
らの出力）≦二対するアドレス計算、データ間の演算、
袂数回の出力データのアドレス計算及びデータ出力に関
する一連の処理を単一のアドレス発生回路を設けて直列
（二行っていたので処理速度が低下するという問題があ
った。
本発明は前記事情に鑑みてなされたものであり、画像デ
ータの演シ、処理の高速化が図れる演ν装置を提供する
ことを目的とするものである。
ータの演シ、処理の高速化が図れる演ν装置を提供する
ことを目的とするものである。
本発明は、画像を格納−［る複数のメモリ毎にアドレス
発生回路を設けてこれらを並列動作させることにより前
記目的を達成しようとするものである。
発生回路を設けてこれらを並列動作させることにより前
記目的を達成しようとするものである。
以下実施例について本発明の詳細な説明する。
第１図は本発明演算装置の概略ブロック図である。２〜
４はそれぞれアドレス発生回路であり、対応して設けら
れたメモリ６〜８のアドレスを個別的に選択するもので
ある。各メモリのうち、６は原画像メモリ、７は第１の
ワーキングメモリ、８は第２のワーキングメモリである
。５は原画像メモリ６からの出力データと第１のワーキ
ングメモリ７からの出力データとを２人力とし、所定の
演算を行った後、演９４結果を第２のワーキングメモリ
８に出力する演算回路である。１１は各装置及び回路を
制御する制領ｊ部であｉ１１各種制御イ１号８１〜Ｓｎ
を発生する制御信号発生回路１ｏを含んでいる。
４はそれぞれアドレス発生回路であり、対応して設けら
れたメモリ６〜８のアドレスを個別的に選択するもので
ある。各メモリのうち、６は原画像メモリ、７は第１の
ワーキングメモリ、８は第２のワーキングメモリである
。５は原画像メモリ６からの出力データと第１のワーキ
ングメモリ７からの出力データとを２人力とし、所定の
演算を行った後、演９４結果を第２のワーキングメモリ
８に出力する演算回路である。１１は各装置及び回路を
制御する制領ｊ部であｉ１１各種制御イ１号８１〜Ｓｎ
を発生する制御信号発生回路１ｏを含んでいる。
このような装置によれは、制御信号発生回路１゜からア
ドレス発生回路２〜４の制御信号８１〜ｓ３を同時に出
力すると共に、メモリ制御信号ｓイ〜ｓ６も同時に出力
し、更シー演９回路５の伸Ｊ御伯号ｓ７も出力すること
によ【】、演算処理を並列に行なって、その処理結果を
第２のワーキングメモリ８に格納することができるので
、従来装置に比して著しく高速な演算処理が図れる。
ドレス発生回路２〜４の制御信号８１〜ｓ３を同時に出
力すると共に、メモリ制御信号ｓイ〜ｓ６も同時に出力
し、更シー演９回路５の伸Ｊ御伯号ｓ７も出力すること
によ【】、演算処理を並列に行なって、その処理結果を
第２のワーキングメモリ８に格納することができるので
、従来装置に比して著しく高速な演算処理が図れる。
尚、敦形例として、図示破線９で示すパスライン選択器
を設けて、これを制御することにより、演ｐｋ１果を第
１又は第２のワーキングメモリのいずれにも任意、（二
格納することができ、がっ帖納されたデータを再度の演
算のために演り回ｆｊ！６５の入力として取１〕込むこ
ともできる。
を設けて、これを制御することにより、演ｐｋ１果を第
１又は第２のワーキングメモリのいずれにも任意、（二
格納することができ、がっ帖納されたデータを再度の演
算のために演り回ｆｊ！６５の入力として取１〕込むこ
ともできる。
次に、本発明装置の応用例について具体的に説明する。
第２図は本発明を６×６フイルタ演算装働に適用した場
合の一実施例を示すブロック図である。
合の一実施例を示すブロック図である。
同図において、１はフィルタ演算装置であ（）、演算制
御部１Ａと、原画像メモリ６、第１と第２のワーキング
メモリ７．８とから構成されている。
御部１Ａと、原画像メモリ６、第１と第２のワーキング
メモリ７．８とから構成されている。
演算開切１部１Ａは、第１〜契ろのアドレス発生回路２
〜４と、演算回路５と、パスライン選択器９と、外部制
御部１２及び内部側＠１１３及び内部に制御信号発生回
路１０を含む中央処理制ｔ１１装置（ＣＰＵ）１１とに
よって構成されており、各アドレス発生回路２〜４と前
記各メモリ６〜Ｂとの間にはそれぞれアドレスバスライ
ン１１〜１３が設けられてお【〕、各メモリ６〜８とパ
スライン選択器９との間にはデータバスライン１５〜１
７が設けられており、また、各アドレス発生回路２〜４
とパスライン選択器９との間Ｃ二は制御パスライン１８
〜ノ１゜が設けられてお０、さらにパスライン選択器９
と演算回路５との間にはデータバスラインＪｌｌ〜１１
３が設けら牙１ている。そして、パスライン選択器９は
前記ＣＰＵ１１内の制御信号発生回路１０からの制御イ
ハ号によって動作制御されるよう；二なっている。前記
ＣＰＵ１１には制御信号発生回路１０が設けられており
、第１〜第６のアドレス発生回路２〜４の制御信号８１
〜Ｓ３．各メモリ６〜８の制御信号Ｓ４〜Ｓ６．演シ回
路５の制御信号Ｓ７．パスライン選択器９の制御信号Ｓ
８＋外部制ｆＩＩ１１部１２の制御イ前号Ｓ９をそれぞ
れ出力するようになっている。ところで、前記原画像メ
モリ乙にはフィルタ係数記憶部６Ａが設けられかつ係数
データバースライン１１４が設けられておＩ）、前記Ｃ
ＰＵ１１内の制御信号発生回路１０からの制御信号ＳＩ
Ｏによって読み出され、ノ１４を介してパスライン選択
器９側Ｃ二送出されるようシーなっている。格納されて
いるフィルタ係数Ｆの一例は次式（１）の通りである。
〜４と、演算回路５と、パスライン選択器９と、外部制
御部１２及び内部側＠１１３及び内部に制御信号発生回
路１０を含む中央処理制ｔ１１装置（ＣＰＵ）１１とに
よって構成されており、各アドレス発生回路２〜４と前
記各メモリ６〜Ｂとの間にはそれぞれアドレスバスライ
ン１１〜１３が設けられてお【〕、各メモリ６〜８とパ
スライン選択器９との間にはデータバスライン１５〜１
７が設けられており、また、各アドレス発生回路２〜４
とパスライン選択器９との間Ｃ二は制御パスライン１８
〜ノ１゜が設けられてお０、さらにパスライン選択器９
と演算回路５との間にはデータバスラインＪｌｌ〜１１
３が設けら牙１ている。そして、パスライン選択器９は
前記ＣＰＵ１１内の制御信号発生回路１０からの制御イ
ハ号によって動作制御されるよう；二なっている。前記
ＣＰＵ１１には制御信号発生回路１０が設けられており
、第１〜第６のアドレス発生回路２〜４の制御信号８１
〜Ｓ３．各メモリ６〜８の制御信号Ｓ４〜Ｓ６．演シ回
路５の制御信号Ｓ７．パスライン選択器９の制御信号Ｓ
８＋外部制ｆＩＩ１１部１２の制御イ前号Ｓ９をそれぞ
れ出力するようになっている。ところで、前記原画像メ
モリ乙にはフィルタ係数記憶部６Ａが設けられかつ係数
データバースライン１１４が設けられておＩ）、前記Ｃ
ＰＵ１１内の制御信号発生回路１０からの制御信号ＳＩ
Ｏによって読み出され、ノ１４を介してパスライン選択
器９側Ｃ二送出されるようシーなっている。格納されて
いるフィルタ係数Ｆの一例は次式（１）の通りである。
すなわち、６段に分割されておＩ）、第１段目は第１〜
第３の係数ＦＩＬ〜Ｆ１３．第２段目は第４〜りさ６の
係数Ｆ２１〜Ｆ２３１ ｔＪＡ ３段目は第７〜第９の
係数Ｆ３１〜Ｆ３３となっており、制御信号発生回路１
０からの制御信号Ｓ０゜によって、瞬り合う２個の係数
あるいは係数と「０」との組合せで、フィルタ演衰回数
毎に欲１み出されて処理に供されるようになっている。
第３の係数ＦＩＬ〜Ｆ１３．第２段目は第４〜りさ６の
係数Ｆ２１〜Ｆ２３１ ｔＪＡ ３段目は第７〜第９の
係数Ｆ３１〜Ｆ３３となっており、制御信号発生回路１
０からの制御信号Ｓ０゜によって、瞬り合う２個の係数
あるいは係数と「０」との組合せで、フィルタ演衰回数
毎に欲１み出されて処理に供されるようになっている。
例えは、第１回目のフィルタ演算時（二は「Ｆｌｌ」と
「Ｆ１２」の２１固が、第２回目（二は「Ｆ１３」と「
０」の２個が、第３回目は「Ｆ２１」と「Ｆ２２」とが
・・・・・というように処理されて第９の係数「Ｆ’
３３Ｊと「０」との組合せζ二基づく演算処理が行われ
るとフィルタ演算を終了する。
「Ｆ１２」の２１固が、第２回目（二は「Ｆ１３」と「
０」の２個が、第３回目は「Ｆ２１」と「Ｆ２２」とが
・・・・・というように処理されて第９の係数「Ｆ’
３３Ｊと「０」との組合せζ二基づく演算処理が行われ
るとフィルタ演算を終了する。
第３図は前記演算回路５の一実施例ブロック図である。
この回路はデータバスライン１１１を介しして入力され
る原画像データＧｉ、’ｊをラッチする第１及び第２の
原画像データラツチ５Ａ、！５Ｂと、データバスライン
ノ□２を介して入力される第１及び錫２のフィルタ係数
データをラッチする第１゜第２の係数データラッチ５Ｃ
，５Ｄと、同じくデータバスラインｎ１２を介して入力
される処理済の画像データをラッチする処理画像データ
ラッチ５１元と、誹１の原画像データラッチ５Ａの出力
と第１の係数デークラッチ５Ｃの出力とを乗算する第１
の乗算器５Ｆと、第２の原画像データラッチ５ Ｂの出
力と第２の係数データラッチ５Ｄの出力とを乗算する第
２の乗算器５Ｇと、第１及び第２の乗算器５Ｆ’、５Ｇ
の出力を加算する第１の加算器５Ｈと、前記処理済の画
像データがラッチされている処理画像データラッチ５Ｅ
の出力と第１の加算器５）（の出力とを加算する第２の
加算器５Ｉと、加算結果画像データをラッチする画像デ
ータラッチ５Ｊとによって構成されている。
る原画像データＧｉ、’ｊをラッチする第１及び第２の
原画像データラツチ５Ａ、！５Ｂと、データバスライン
ノ□２を介して入力される第１及び錫２のフィルタ係数
データをラッチする第１゜第２の係数データラッチ５Ｃ
，５Ｄと、同じくデータバスラインｎ１２を介して入力
される処理済の画像データをラッチする処理画像データ
ラッチ５１元と、誹１の原画像データラッチ５Ａの出力
と第１の係数デークラッチ５Ｃの出力とを乗算する第１
の乗算器５Ｆと、第２の原画像データラッチ５ Ｂの出
力と第２の係数データラッチ５Ｄの出力とを乗算する第
２の乗算器５Ｇと、第１及び第２の乗算器５Ｆ’、５Ｇ
の出力を加算する第１の加算器５Ｈと、前記処理済の画
像データがラッチされている処理画像データラッチ５Ｅ
の出力と第１の加算器５）（の出力とを加算する第２の
加算器５Ｉと、加算結果画像データをラッチする画像デ
ータラッチ５Ｊとによって構成されている。
紀４図は前記制御信号発生回路１０の一実施例柘成を示
す回路図である。この回路は制御パスラインｉ１８を介
して入力されるＣＰＵからの命令を実行″４−るシーケ
ンサ１０Ａと、アドレスエリア１０Ｂ１゜シーケンスプ
ログラムエリア１０Ｂ２を有するり１１の制御メモリ１
０Ｂと、第１のレジスタ１０Ｃと、この回路の出力によ
って制御される種々の回路の制御データを各エリア毎に
格納している第２の制御メモリ１０Ｄと、第２のレジス
タ１０ＥとＣ二よって構成されておＩ）、第１のレジス
タ１［］Ｃからはシーケンスデータがパスラインｉ２□
を介してシーケンサ１０Ａに帰還されるよう（二なって
お警）、また、第２の開切１メモＩＪ １０ Ｄの記憶
内容は、例えはエリアＡ１〜Ａ３が第１〜第６のアドレ
ス発生回路２〜乙の制御データ、エリアＡ４が原画像メ
モリ６の制御データ、エリアＡ５が第１のワーキングメ
モリ７の制御データ、エリアＡ６が第２のワーキングメ
モリ８の制御データ、エリアＡ７が演算回路５の制御デ
ータ、エリアＡ８がパスライン選択器の制御データ、エ
リアＡ９が外部側＠ｌ ＠Ｖｖの制御データエリアＡＩ
Ｏ係数データ格納部６Ａの制御データを格納しておヲ〕
、それぞれレジスタ１０Ｅを介して制御信号Ｓ１〜Ｓｔ
Ｏとして出力されるようになっている。
す回路図である。この回路は制御パスラインｉ１８を介
して入力されるＣＰＵからの命令を実行″４−るシーケ
ンサ１０Ａと、アドレスエリア１０Ｂ１゜シーケンスプ
ログラムエリア１０Ｂ２を有するり１１の制御メモリ１
０Ｂと、第１のレジスタ１０Ｃと、この回路の出力によ
って制御される種々の回路の制御データを各エリア毎に
格納している第２の制御メモリ１０Ｄと、第２のレジス
タ１０ＥとＣ二よって構成されておＩ）、第１のレジス
タ１［］Ｃからはシーケンスデータがパスラインｉ２□
を介してシーケンサ１０Ａに帰還されるよう（二なって
お警）、また、第２の開切１メモＩＪ １０ Ｄの記憶
内容は、例えはエリアＡ１〜Ａ３が第１〜第６のアドレ
ス発生回路２〜乙の制御データ、エリアＡ４が原画像メ
モリ６の制御データ、エリアＡ５が第１のワーキングメ
モリ７の制御データ、エリアＡ６が第２のワーキングメ
モリ８の制御データ、エリアＡ７が演算回路５の制御デ
ータ、エリアＡ８がパスライン選択器の制御データ、エ
リアＡ９が外部側＠ｌ ＠Ｖｖの制御データエリアＡＩ
Ｏ係数データ格納部６Ａの制御データを格納しておヲ〕
、それぞれレジスタ１０Ｅを介して制御信号Ｓ１〜Ｓｔ
Ｏとして出力されるようになっている。
前記装置の動作を説明する。
第４図（二示す制御信号発生回路ではパスラインー’１
８を介して送られてくるＣＰＵ１１本体からの命令によ
ってシーケンサ１０Ａが動作しパスライン！１９を介し
て第１の制御メモリ１０Ｂをアクセスする。第１の制御
メモリ１０Ｂ内には第２の制御メモリのアドレスデータ
とシーケンスプログラムが格納されており、前記シーケ
ンサからの出力に基づいてフィルタ演算処理に必要なプ
ログラムとアドレス信号とが選択されパスライン７２０
を介してレジスタ１０Ｃへ出力される。シーケンスプロ
グラムデータはシーケンサ１０Ａ（二帰還されて、タイ
ミングデータとして使用され、アドレスデータはレジス
タ１［ＩＣを介して第２の制御メモリ１０Ｄに送られる
。このようなアドレスデータによって第２の制御メモリ
１０ Ｄ内に格納されているフィルタ演算処理に必要な
制御系の制御信号が各エリア毎に選択されて出力される
。この制御信号はレジスタ１０Ｅを介して各制御系に供
紬される。前記制御信号発生回路１０の出力によって制
御される第２図の回路では次のような動作が行なわれる
。
８を介して送られてくるＣＰＵ１１本体からの命令によ
ってシーケンサ１０Ａが動作しパスライン！１９を介し
て第１の制御メモリ１０Ｂをアクセスする。第１の制御
メモリ１０Ｂ内には第２の制御メモリのアドレスデータ
とシーケンスプログラムが格納されており、前記シーケ
ンサからの出力に基づいてフィルタ演算処理に必要なプ
ログラムとアドレス信号とが選択されパスライン７２０
を介してレジスタ１０Ｃへ出力される。シーケンスプロ
グラムデータはシーケンサ１０Ａ（二帰還されて、タイ
ミングデータとして使用され、アドレスデータはレジス
タ１［ＩＣを介して第２の制御メモリ１０Ｄに送られる
。このようなアドレスデータによって第２の制御メモリ
１０ Ｄ内に格納されているフィルタ演算処理に必要な
制御系の制御信号が各エリア毎に選択されて出力される
。この制御信号はレジスタ１０Ｅを介して各制御系に供
紬される。前記制御信号発生回路１０の出力によって制
御される第２図の回路では次のような動作が行なわれる
。
先ず、制御信号８８（二よってパスライン選択器９が動
作し、原画像メモリ乙のデータバスラインＪ５と演算回
路５の入力データバスライン１１１とを１４ 接続し、また、係数データバスラインゝ−′と、演算回
路５の入力データバスライン１．とを接続し、更に第１
のワーキングメモリ７のデータバスラインＩ６と演算回
路５の出力データバスラインｉ１３が順次送出されて、
演算回路５で詳細を後述するｉ６ヲ介して第１のワーキ
ングメモリ７ ＋： Ｊｌｌａ 次格納される。次に、
パスライン選択器９の動作により演算回路５の入カデー
タバスラインノ１２と第１のワーキングメモリ７に接続
されているデータバスライ／Ｊ６及び係数データバスラ
インＪ１４とが接続され、演算回路５の出力データバス
ライン”１３と第２のワーキングメモリ８に接続されて
いるデータバスラインノアとが接続される。この状態で
係数データ格納剖６Ａから係数Ｆ１□とｒＯＪとが１１
ｎ次読み出されて係数データバスラインＪ１４及び演算
回路５の入力データバスライン−ｆｉｚを介して送出さ
れて演初−回路５で２回目のフィルタ演細処理が行なわ
れると共に、データバスライン７６及びｉｎを介して第
１のワーキングメモリ７内の画１象テータが演舞−回路
５内に取り込まれ、取込まれた画像データとフィルタ演
算処理結果とが加算されてデータバスラインノ、３及び
Ｊ７を介して第２のワーキングメモリ８内に格納される
。その後パスライン選択器９の動作により第２のワーキ
ングメモリ８に接続されているデータバスラインＪ！７
と演算回路５の入力データバスライン−ｔ’ｔｚとを接
続しくこ（７） ７４ンｊ １２には係数データバスラ
イ：／１１．モ接紋さ汎ている）、演算回路５の出力デ
ータバスライン７１３と第１のワーキングメモリ７に接
続されているデータバスライン１６とを接続する。この
状態でフィルタ係数Ｆ ２１ ＋ Ｆ ２□によって訪
定のフィルタ演算処理を行い、その処理紅、果データと
年２のワーキングメモリ８から読み出されたデータとを
加算して稗！１のワーキングメモリＺ内に格納する。
作し、原画像メモリ乙のデータバスラインＪ５と演算回
路５の入力データバスライン１１１とを１４ 接続し、また、係数データバスラインゝ−′と、演算回
路５の入力データバスライン１．とを接続し、更に第１
のワーキングメモリ７のデータバスラインＩ６と演算回
路５の出力データバスラインｉ１３が順次送出されて、
演算回路５で詳細を後述するｉ６ヲ介して第１のワーキ
ングメモリ７ ＋： Ｊｌｌａ 次格納される。次に、
パスライン選択器９の動作により演算回路５の入カデー
タバスラインノ１２と第１のワーキングメモリ７に接続
されているデータバスライ／Ｊ６及び係数データバスラ
インＪ１４とが接続され、演算回路５の出力データバス
ライン”１３と第２のワーキングメモリ８に接続されて
いるデータバスラインノアとが接続される。この状態で
係数データ格納剖６Ａから係数Ｆ１□とｒＯＪとが１１
ｎ次読み出されて係数データバスラインＪ１４及び演算
回路５の入力データバスライン−ｆｉｚを介して送出さ
れて演初−回路５で２回目のフィルタ演細処理が行なわ
れると共に、データバスライン７６及びｉｎを介して第
１のワーキングメモリ７内の画１象テータが演舞−回路
５内に取り込まれ、取込まれた画像データとフィルタ演
算処理結果とが加算されてデータバスラインノ、３及び
Ｊ７を介して第２のワーキングメモリ８内に格納される
。その後パスライン選択器９の動作により第２のワーキ
ングメモリ８に接続されているデータバスラインＪ！７
と演算回路５の入力データバスライン−ｔ’ｔｚとを接
続しくこ（７） ７４ンｊ １２には係数データバスラ
イ：／１１．モ接紋さ汎ている）、演算回路５の出力デ
ータバスライン７１３と第１のワーキングメモリ７に接
続されているデータバスライン１６とを接続する。この
状態でフィルタ係数Ｆ ２１ ＋ Ｆ ２□によって訪
定のフィルタ演算処理を行い、その処理紅、果データと
年２のワーキングメモリ８から読み出されたデータとを
加算して稗！１のワーキングメモリＺ内に格納する。
以下順次フィルタ係数Ｆ２３ ＋ ｒＯｊ 、 Ｆ３１
１Ｆ３２ 、Ｆ３３゜ｒＯＪに基づく各演算処理と前回
処理したデータとをその都度加算処理して交互に１１．
ＨＦ２のワーキングメモリに格納する。
１Ｆ３２ 、Ｆ３３゜ｒＯＪに基づく各演算処理と前回
処理したデータとをその都度加算処理して交互に１１．
ＨＦ２のワーキングメモリに格納する。
次に演算回路５の動作の詳細を第３図のブロック図及び
第５図〜第１０図のタイムチャートを参照して説明する
。
第５図〜第１０図のタイムチャートを参照して説明する
。
先ず、２個のフィルタ係数Ｆ１１１Ｆ’１２が係数デー
タラッチ５Ｃ，５Ｄ＋二１１歇次ラッチし、原曲ノ１象
データＧｉ、ｊをアドレス順に原画像ラッチ５Ａ、５Ｂ
にラッチする。そして、乗算器５Ｆ’、５Ｇ及び加算器
５Ｈ，５Ｉ＋二上って次式（２）（二示す演算を行い、
ラッチ５Ｊにラッチした後ｎｉ１述のように第１のワー
キングメモリ７へ格納する。
タラッチ５Ｃ，５Ｄ＋二１１歇次ラッチし、原曲ノ１象
データＧｉ、ｊをアドレス順に原画像ラッチ５Ａ、５Ｂ
にラッチする。そして、乗算器５Ｆ’、５Ｇ及び加算器
５Ｈ，５Ｉ＋二上って次式（２）（二示す演算を行い、
ラッチ５Ｊにラッチした後ｎｉ１述のように第１のワー
キングメモリ７へ格納する。
ｒｌ ’ ＋ ｊ＝ Ｆ’１１ ・Ｇｉ ｊ＋Ｆ１２
・Ｇｉ 、 ｊ＋１−−− （２）この処理を原画像デ
ータ全てについて行う（第５図）。
・Ｇｉ 、 ｊ＋１−−− （２）この処理を原画像デ
ータ全てについて行う（第５図）。
次に、フィルタ係数Ｆ、３．Ｏをラッチ５Ｃ，５Ｄにラ
ッチすると共に原画像データＧｉ、ｊをアドレスｌ１１
ｍ ＋＝ラッチ５Ａ、５Ｂにラッチし、前回処理し℃格
納された第１のワーキングメモリ７のデータｒｌｉ、ｊ
をラッチ５Ｅにラッチし、次式（３）のｒＲ３’Ｊ−を
行った後、その結果をラッチ５Ｊにラッチし、第２のワ
ーキングメモリ８に格納する。
ッチすると共に原画像データＧｉ、ｊをアドレスｌ１１
ｍ ＋＝ラッチ５Ａ、５Ｂにラッチし、前回処理し℃格
納された第１のワーキングメモリ７のデータｒｌｉ、ｊ
をラッチ５Ｅにラッチし、次式（３）のｒＲ３’Ｊ−を
行った後、その結果をラッチ５Ｊにラッチし、第２のワ
ーキングメモリ８に格納する。
Ｆ２ ｉ 、 ｊ ＝ Ｆ１３ ・ＬＨ、ｊ＋２＋ＯＧ
ｉ 、 ｊ＋３＋ｒｌ ｉ ｒ ｊ −−（３）この処
理を全ての原画像データについて行う（第６図）。
ｉ 、 ｊ＋３＋ｒｌ ｉ ｒ ｊ −−（３）この処
理を全ての原画像データについて行う（第６図）。
次に、フィルタ係数Ｆ２１ｔＦ２□をラッチ５Ｃ，５Ｄ
に＃Ｉｉ１次ラッチすると共に、原画像データＧｔ、ｊ
をラッチ５Ａ、５Ｂにラッチし、第２のワーキングメモ
リ８（−格納されているデータｒ２１．ｊをラッチ５Ｆ
、にラッチし、次式（４）の演算を行い、ラッチ５Ｊに
ラッチした後第１のワーキングメモリ７に格納１−る。
に＃Ｉｉ１次ラッチすると共に、原画像データＧｔ、ｊ
をラッチ５Ａ、５Ｂにラッチし、第２のワーキングメモ
リ８（−格納されているデータｒ２１．ｊをラッチ５Ｆ
、にラッチし、次式（４）の演算を行い、ラッチ５Ｊに
ラッチした後第１のワーキングメモリ７に格納１−る。
！３ｉ ＋ｊ ＝Ｆ２１ ・ＣＨ＋ｔ ｒ ｊ十Ｆ２２
・Ｇｉ＋ｔ、ｊ＋１＋ｒ２ｉ、ｊ・・・・・・・・・（
４） この処理を全ての原画像データについて行う（Ｍ＆７図
）。
・Ｇｉ＋ｔ、ｊ＋１＋ｒ２ｉ、ｊ・・・・・・・・・（
４） この処理を全ての原画像データについて行う（Ｍ＆７図
）。
次（二、フィルタ係数Ｆ２３．０をランチ５Ｃ，５Ｄに
ラッチすると共に原画像データＧｉｊをラッチ５Ａ、５
Ｂにラッチし、第１のワーキングメモリ７に格納されて
いるデータｒ３ｉ、ｊをラッチ５Ｅにラッチし、次式（
５）の演算を行い、その結果をラッチ５Ｊにラッチした
後第２のワーキングメモリ８（二格納する。
ラッチすると共に原画像データＧｉｊをラッチ５Ａ、５
Ｂにラッチし、第１のワーキングメモリ７に格納されて
いるデータｒ３ｉ、ｊをラッチ５Ｅにラッチし、次式（
５）の演算を行い、その結果をラッチ５Ｊにラッチした
後第２のワーキングメモリ８（二格納する。
ｒ ４ ｉ 、 Ｊ ” Ｆ２３ ・Ｑｉ＋ｌ 、 ｊ
＋２＋０・Ｇｉ＋１ 、 ｊ＋３＋ｒ ３ ｉ 、 ｊ
・・・・・・・・・（５） この処理を全ての原画像データについて行う（第８図）
。
＋２＋０・Ｇｉ＋１ 、 ｊ＋３＋ｒ ３ ｉ 、 ｊ
・・・・・・・・・（５） この処理を全ての原画像データについて行う（第８図）
。
次にフィルタ係数Ｆ３□、Ｆ３２をラッチ５Ｃ，５Ｄ（
ニラツチすると共に、原ｎｉ＋ｉ像データＧｉ、ｊをラ
ッチ５Ａ、５Ｂ＋ニラツチし、第２のワーキングメモリ
８に格納されているデータｒ４ｉ、ｊをランチ５Ｅ（ニ
ラツチし、次式（６）の演算を行い、その結果をラッチ
５ＪＩニラツチした後第１のワーキングメモリ７に格納
する。
ニラツチすると共に、原ｎｉ＋ｉ像データＧｉ、ｊをラ
ッチ５Ａ、５Ｂ＋ニラツチし、第２のワーキングメモリ
８に格納されているデータｒ４ｉ、ｊをランチ５Ｅ（ニ
ラツチし、次式（６）の演算を行い、その結果をラッチ
５ＪＩニラツチした後第１のワーキングメモリ７に格納
する。
ｒ５ｉ 、 ｊ ＝ Ｆ ３１ ・Ｇｉ＋２ 、 ｊ＋
Ｆ’３２−Ｇｔ＋ｚ 、 ｊ＋１＋＋ｒ４ ｉ 、 ｊ
、、（Ｇ）この処理を全ての原画像データについて行
う（第９図）。
Ｆ’３２−Ｇｔ＋ｚ 、 ｊ＋１＋＋ｒ４ ｉ 、 ｊ
、、（Ｇ）この処理を全ての原画像データについて行
う（第９図）。
ｉ＋１後にフィルタ係数Ｆ３３，０をラッチ５Ｃ，５Ｄ
にラツチオると共に、原画像データＧｉ、ｊをラッチ５
Ａ、５Ｂにラッチし、第１のワーキングメモリ７に格納
されているデータｒ５１．ｊをラッチ５Ｅｌニラツチし
、次式（７）の演算を行い、その結果をラッチ５Ｊにラ
ッチした複鎖２のワーキングメモリ８に格納する。
にラツチオると共に、原画像データＧｉ、ｊをラッチ５
Ａ、５Ｂにラッチし、第１のワーキングメモリ７に格納
されているデータｒ５１．ｊをラッチ５Ｅｌニラツチし
、次式（７）の演算を行い、その結果をラッチ５Ｊにラ
ッチした複鎖２のワーキングメモリ８に格納する。
ｒ６ ｉ 、 ｊ＝ Ｆ ３３ ・Ｑｉ＋２ 、 ｊ＋
２＋ｏ’Ｇｉ＋２ 、 ｊ＋３＋ｒ ５ ｉ 、 ｊ・
・・・・・・・・（７） この処理を全ての原画像データについて行う（第１０図
）。
２＋ｏ’Ｇｉ＋２ 、 ｊ＋３＋ｒ ５ ｉ 、 ｊ・
・・・・・・・・（７） この処理を全ての原画像データについて行う（第１０図
）。
この結果上記（７１式は次式（８）で表わされる処理デ
ータＲｉ、ｊとなる。
ータＲｉ、ｊとなる。
Ｒ’ ＊ ｊ 、＝ Ｆ １１−Ｇｉ 、 ｊ ＋Ｆ１
２・Ｇｉ 、 ｊ＋ｔ＋Ｆ１３・Ｇｉ、ｊ＋２＋Ｆ２１
・Ｇｉ＋Ｉ Ｌ ｊ＋Ｆ２２・Ｇｉ＋１ 、 ｊ＋１＋
Ｆ２３・Ｇｉ＋１゜ｊ＋２＋ｐ３□・Ｇ ｉ ＋ ２
、 ｊ＋Ｂ’ ３２・Ｑｉ＋２．ｊ＋１＋Ｆ’３３・Ｇ
ｉ＋２ 、 ｊ＋２ ・・・・・
・・・・１Ｂ）オーなわち、６×６のフィルタ演算処理
が行われたことになる。
２・Ｇｉ 、 ｊ＋ｔ＋Ｆ１３・Ｇｉ、ｊ＋２＋Ｆ２１
・Ｇｉ＋Ｉ Ｌ ｊ＋Ｆ２２・Ｇｉ＋１ 、 ｊ＋１＋
Ｆ２３・Ｇｉ＋１゜ｊ＋２＋ｐ３□・Ｇ ｉ ＋ ２
、 ｊ＋Ｂ’ ３２・Ｑｉ＋２．ｊ＋１＋Ｆ’３３・Ｇ
ｉ＋２ 、 ｊ＋２ ・・・・・
・・・・１Ｂ）オーなわち、６×６のフィルタ演算処理
が行われたことになる。
尚、前記実施例は６×３フイルタ演算の場合を示したが
、ｓｘｓ、７Ｘ７等のフィルタ演算にも適用できること
は言う迄もない。特に、乗算器の個数を増加し、これに
伴ってラッチの数も増加して隣１）合う係数（二ついて
の並列処理を実行ずれは処理速度の向上が更（二図れる
。
、ｓｘｓ、７Ｘ７等のフィルタ演算にも適用できること
は言う迄もない。特に、乗算器の個数を増加し、これに
伴ってラッチの数も増加して隣１）合う係数（二ついて
の並列処理を実行ずれは処理速度の向上が更（二図れる
。
以上詳述した本発明によれは、画像データの処理に必要
なアドレス発生回路を複数個設け、これを並列動作させ
ることとしたので、演算処理の高速化が図れる演算装置
を提供することができる０
なアドレス発生回路を複数個設け、これを並列動作させ
ることとしたので、演算処理の高速化が図れる演算装置
を提供することができる０
第１図は本発明の一実施例ブロック図、第２図は本発明
装置を６×３フイルタ演算装置に適用した場合の一実施
例を示す檄陥ブロック図、第３図はそれに用いられる演
算回路の構成の一例を示−）−ブロック図、第４図は第
２図１二おける制御ｉ１＋信号発生回路の一例を示すブ
ロック図、第５図〜第１０図は本発明装置の動作説明の
ためのタイムチャートである。 １・・・フィルタ演算装置、 １Ａ・・・演算部、２
〜４・・・アドレス発生回路、 ５・・・演算回路、
６・・・原ｊ曲１ム：、メモリ、 ７，８・・・ワー
キングメモリ、？・・・パスライン選択器、 １０・
・・制御信号発生回路、 １１・・・中央処理制御装
置、 ５Ａ、５Ｂ、５Ｃ。 ５１Ｊ、５Ｅ、５Ｊ・・・ラッチ、 ５Ｆ、５Ｇ・・
・曳、セ算器、５Ｊ１，５Ｉ・・・加算器、 １０Ａ
・・・シーケンサ、１０Ｂ・・・第１の制御ｊメモリ、
１０Ｄ・・・ｋＸ２の制御メモリ、１０Ｃ，１０Ｅ
・・・レジスタ。 、ＩＡ ／ ０
装置を６×３フイルタ演算装置に適用した場合の一実施
例を示す檄陥ブロック図、第３図はそれに用いられる演
算回路の構成の一例を示−）−ブロック図、第４図は第
２図１二おける制御ｉ１＋信号発生回路の一例を示すブ
ロック図、第５図〜第１０図は本発明装置の動作説明の
ためのタイムチャートである。 １・・・フィルタ演算装置、 １Ａ・・・演算部、２
〜４・・・アドレス発生回路、 ５・・・演算回路、
６・・・原ｊ曲１ム：、メモリ、 ７，８・・・ワー
キングメモリ、？・・・パスライン選択器、 １０・
・・制御信号発生回路、 １１・・・中央処理制御装
置、 ５Ａ、５Ｂ、５Ｃ。 ５１Ｊ、５Ｅ、５Ｊ・・・ラッチ、 ５Ｆ、５Ｇ・・
・曳、セ算器、５Ｊ１，５Ｉ・・・加算器、 １０Ａ
・・・シーケンサ、１０Ｂ・・・第１の制御ｊメモリ、
１０Ｄ・・・ｋＸ２の制御メモリ、１０Ｃ，１０Ｅ
・・・レジスタ。 、ＩＡ ／ ０
Claims (1)
- 第１．第２．第６のメモリと、各メモリに対応して設け
られた第１． 第２．第３のアドレス発生回路と、第１
及び第２のメモリの出力データをそれぞれ入力し、演算
結果を第３のメモリへ出力する演算回路と、各アドレス
発生回路を並列に動作させて第１及び第２のメモリから
の出力データを演算回路に入力すると共に、演算結果を
第３のメモリに格納する制御を実行する制御部とを備え
たことを特徴とする演算装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57190432A JPS5979349A (ja) | 1982-10-29 | 1982-10-29 | 演算装置 |
| DE8383110716T DE3380974D1 (de) | 1982-10-29 | 1983-10-26 | Ein bildprozessor. |
| US06/545,777 US4713789A (en) | 1982-10-29 | 1983-10-26 | Processor and method of processing image data |
| EP83110716A EP0114203B1 (en) | 1982-10-29 | 1983-10-26 | An image processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57190432A JPS5979349A (ja) | 1982-10-29 | 1982-10-29 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979349A true JPS5979349A (ja) | 1984-05-08 |
Family
ID=16258029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57190432A Pending JPS5979349A (ja) | 1982-10-29 | 1982-10-29 | 演算装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4713789A (ja) |
| EP (1) | EP0114203B1 (ja) |
| JP (1) | JPS5979349A (ja) |
| DE (1) | DE3380974D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5240462A (en) * | 1991-03-19 | 1993-08-31 | Isel Co., Ltd. | Planetary reduction gear |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1283738C (en) * | 1985-11-13 | 1991-04-30 | Atsushi Hasebe | Data processor |
| DE3851858T2 (de) * | 1987-06-05 | 1995-05-24 | Mitsubishi Electric Corp | Digitaler Signalprozessor. |
| US5140518A (en) * | 1988-10-28 | 1992-08-18 | Kabushiki Kaisha Toshiba | Method and apparatus for processing data in medical information communication system |
| JPH03232070A (ja) * | 1990-02-08 | 1991-10-16 | Hitachi Ltd | 画像処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS502438A (ja) * | 1973-05-08 | 1975-01-11 | ||
| JPS52133734A (en) * | 1976-05-01 | 1977-11-09 | Hitachi Ltd | Data processing unit |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3200380A (en) * | 1961-02-16 | 1965-08-10 | Burroughs Corp | Data processing system |
| US3706071A (en) * | 1970-06-22 | 1972-12-12 | Information Int Inc | Binary image processor |
| US4044333A (en) * | 1972-07-26 | 1977-08-23 | Siemens Aktiengesellschaft | Data processing switching system |
| US3984819A (en) * | 1974-06-03 | 1976-10-05 | Honeywell Inc. | Data processing interconnection techniques |
| JPS53124943A (en) * | 1977-04-08 | 1978-10-31 | Agency Of Ind Science & Technol | Composite information processor |
| FR2425773B1 (fr) * | 1978-05-10 | 1986-05-30 | Nippon Electric Co | Filtre numerique |
| DE2921123A1 (de) * | 1979-05-25 | 1980-12-04 | Philips Patentverwaltung | Datenverarbeitungsanlage zur verarbeitung von bilddaten |
| JPS56140460A (en) * | 1980-03-31 | 1981-11-02 | Mitsubishi Electric Corp | Picture processing device |
| US4467444A (en) * | 1980-08-01 | 1984-08-21 | Advanced Micro Devices, Inc. | Processor unit for microcomputer systems |
| GB2086690B (en) * | 1980-10-17 | 1984-04-26 | Micro Consultants Ltd | Video image processing system |
| US4408228A (en) * | 1980-11-02 | 1983-10-04 | General Electric Company | Method and means for reducing noise in television display system |
| US4373191A (en) * | 1980-11-10 | 1983-02-08 | Motorola Inc. | Absolute magnitude difference function generator for an LPC system |
| US4375081A (en) * | 1980-12-05 | 1983-02-22 | Pencept, Inc. | Multistage digital filtering utilizing several criteria |
| US4510571A (en) * | 1981-10-08 | 1985-04-09 | Tektronix, Inc. | Waveform storage and display system |
| US4493047A (en) * | 1982-04-05 | 1985-01-08 | The United States Of America As Represented By The Secretary Of The Navy | Real time data smoother and significant values selector |
-
1982
- 1982-10-29 JP JP57190432A patent/JPS5979349A/ja active Pending
-
1983
- 1983-10-26 US US06/545,777 patent/US4713789A/en not_active Expired - Fee Related
- 1983-10-26 DE DE8383110716T patent/DE3380974D1/de not_active Expired - Lifetime
- 1983-10-26 EP EP83110716A patent/EP0114203B1/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS502438A (ja) * | 1973-05-08 | 1975-01-11 | ||
| JPS52133734A (en) * | 1976-05-01 | 1977-11-09 | Hitachi Ltd | Data processing unit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5240462A (en) * | 1991-03-19 | 1993-08-31 | Isel Co., Ltd. | Planetary reduction gear |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0114203A3 (en) | 1986-08-13 |
| US4713789A (en) | 1987-12-15 |
| EP0114203B1 (en) | 1989-12-13 |
| EP0114203A2 (en) | 1984-08-01 |
| DE3380974D1 (de) | 1990-01-18 |
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