DE69811877T2

DE69811877T2 - ARITHMETISCHER PROZESSOR, der endliche Felder Arithmetik und ganzzahlige modular Arithmetik kombiniert.

Info

Publication number: DE69811877T2
Application number: DE69811877T
Authority: DE
Inventors: Robert Gallant; Aleksandar Jurisic; J. Lambert; V. Vadekar; A. Vanstone
Original assignee: Certicom Corp
Current assignee: Certicom Corp
Priority date: 1997-04-18
Filing date: 1998-04-20
Publication date: 2003-12-18
Anticipated expiration: 2018-04-21
Also published as: GB9707861D0; CA2286647C; CA2286647A1; US6735611B2; AU7329198A; JP4980834B2; US20020136402A1; JP5866128B2; WO1998048345A1; EP1293891B8; EP1293891B1; EP0976027A1; US6349318B1; EP1293891A3; JP2008059595A; JP2001520775A; US6266717B1; EP0976027B1; DE69811877D1; US6230179B1

Description

Hintergrund der Erfindung

Eliptische Kurven (EC) Kryptographie über einem finiten Feld (endlichem Körper) erfordert arithmetische Operationen aus Addition, Mulitplikation, Quadrieren und Invertierung. Zusätzlich sind auch Subtraktionsoperationen erforderlich, wenn das Feld nicht die Charakteristik Zwei besitzt. Modulare arithmetische Operationen sind auch erforderlich, beispielsweise bei der Berechnung von Signaturen, jedoch sind diese Operationen weniger häufig erforderlich als finite Feldoperationen. EC Kryptographie als Beispiel erfordert die vollständige Ergänzung aus modularen und finite Feldoperationen, Addition, Subtraktion, Multiplikation und Invertierung.
Feldgrößen für Kryptographie tendieren dazu, relativ groß zu sein, erfordernd schnelle, ausgesuchte Prozessoren, um die arithmetischen Operationen in akzeptabler Zeit auszuführen. Folglich gab es zahlreiche Implementierungen von entweder schnellen modular arithmetischen Prozessoren oder ausgesuchten Prozessoren zur Durchführung arithmetischer Operationen in F&sub2;n. Der Gebrauch von Spezialaufgaben-Prozessoren oder ausgesuchten Prozessoren ist in der Technik gut bekannt. Diese Prozessoren sind in der Regel "termed" Koprozessoren, und werden normalerweise in einem Host-Computersystem verwendet, wobei Anweisungen und Steuerung dem Koprozessor von einem Hauptprozessor vermittelt werden.
Üblicherweise war RSA das Verschlüsselungssystem der Wahl, jedoch mit dem Aufkommen von besserer und sicherer EC Kryptographie wird die Notwendigkeit für Prozessoren, die ausschließlich modulare Potenzierung durchführen, weniger erforderlich. Jedoch, während sich Nutzer im Übergang von RSA Kryptographie zu EC Kryptographie befinden, gibt es eine Notwendigkeit für einen Arithmetikprozessor, der beide dieser Betriebsarten unterstützt, mit keinem oder wenig Nachteil in Leistung und Kosten. US Patent 5,268,854 lehrt einen Mikroprozessor, aufweisend eine Ganzzahl-Verarbeitungseinheit und eine Gleitkomma- Verarbeitungseinheit, gekoppelt mit einem Register-File.

Zusammenfassung der Erfindung

Es ist Aufgabe der Erfindung, einen Prozessor bereitzustellen, der finite Feldarithmetik und Ganzzahlarithmetik kombiniert und zur Bereitstellung der für EC Kryptographie erforderlichen Operationen und Modularpotenzierung wie z. B. für RSA Kryptographie erforderlich ist.
Es ist eine weitere Aufgabe der Erfindung, ein Design für einen arithmetischen Prozessor bereitzustellen, das auf unterschiedliche Feld- oder Registergrößen skaliert werden kann.
Eine noch weitere Aufgabe der Erfindung ist es, einen arithmetischen Prozessor bereitzustellen, der mit unterschiedlichen Feldgrößen benutzt werden kann.
Eine noch weitere Aufgabe der Erfindung ist es, einen arithmetischen Prozessor bereitzustellen, der geeignet ist skaliert zu werden, um eine Steigerung der Geschwindigkeit bereitzustellen, bei der Durchführung von Mehrfachabfolgeoperationen durch gleichzeitige Ausführung mehrerer Schritte in der Abfolge.
Gemäß der Erfindung wird ein arithmetischer Prozessor zur Verfügung gestellt, wie im unabhängigen Patentanspruch 1 definiert.
Weitere Ausführungsformen der Erfindung sind in den angefügten, abhängigen Patentansprüchen spezifiziert.

Kurze Beschreibung der Zeichnungen

Ausführungsformen der Erfindung werden nun beispielhaft mit Bezug auf die beiliegenden Zeichnungen beschrieben, in welchen:
Fig. 1 ein Blockdiagramm einer Arithmetik-Prozessorarchitektur zur Durchführung von finite- Feldarithmetik und Ganzzahl-Arithmetik ist;
Fig. 2 ein blockschematisches Diagramm der in Fig. 1 dargestellten arithmetischen Logikeinheit (ALU) ist;
Fig. 3 ein Blockdiagramm einer alternativen Ausführungsform einer Arithmetik- Prozessarchitektur zur Durchführung von finite-Feldarithmetik und Ganzzahl-Arithmetik ist;
Fig. 4 ein blockschematisches Diagramm der in Fig. 3 gezeigten ALU ist;
Fig. 5(a), (b) und (c) sind Blockdiagramme einer Ausführungsform einer Bit-Scheibe der in Fig. 2 gezeigten ALU;
Fig. 6 ein Schaltkreisdiagramm eines finite-Feldmultiplizierers der in Fig. 5 gezeigten Bit- Scheibe ist;
Fig. 7 ein Blockdiagramm eines arithmetischen Invertierers ist;
Fig. 8 ein Schaltkreisdiagramm eines kombinierten finite-Feld/Ganzzahlmultiplizierers ist;
Fig. 9 ein blockschematisches Diagramm ist, zeigend eine Ausführungsform einer Multi-Bit ALU nach Fig. 1; und
Fig. 10 ein Schaltkreisdiagramm des Multi-Bit-finite-Feldmultiplizierer nach Fig. 9.

Detaillierte Beschreibung einer bevorzugten Ausführungsform

Bezug nehmend auf Fig. 1, wird im Allgemeinen eine Ausführungsform eines arithmetischen Prozessors mit dem Bezugszeichen 1 bezeichnet. Wie es leicht zu verstehen ist, kann es neben einem allgemeinen Aufgaben dienenden Prozessor in einem integrierten Computersystem benutzt werden, wobei Daten zwischen dem Computersystem und dem Arithmetikprozessor ausgetauscht werden. Der Arithmetikprozesor umfasst eine Gruppe von Allgemein-Aufgaben-Registern (GP) 2, benennend einen Register-File (der als Zwischenspeicher benutzt werden kann für EC Punkt- Additionen, Punkt- Verdopplungen etc.), welche mit einer arithmetischen Logikeinheit (ALU) 4 kommunizieren, über Dateneingabe- oder Operanden-Busse 6. Die ALU 4 beinhaltet gemeinsam verwendete finite Feld-/ und Ganzzahl-Arithmetik-Schaltkreise. Ein Datenausgabe- oder Ergebnis- Bus 14 ist bereitgestellt von der ALU 4 zu dem Register-File 2 zum Schreiben von in der ALU 4 durchgeführten Berechnungsergebnissen in den Register-File 2.
Rechenoperationen der ALU 4 werden über mikro-programmierte in einem Steuerungsbereich 8 des Arithmetik-Prozessors 1 liegende Anweisungen gesteuert. Eine Modus-Auswahl-Steuerung 10 ist bereitgestellt, um zwischen entweder Finite-Feld-Berechnungen oder modularen Ganzzahl- Berechnungen auszuwählen. Eine Feldgrößen-Steuerung 12 ist ebenfalls bereitgestellt, um die ALU 4 zu initialisieren, um verschiedene Operanden-Vektor-Größen aufzunehmen. Somit führt die Steuereinheit 8 unter anderem die folgenden Aufgaben durch: stellt der ALU 4 den passenden Arithmetik-Modus und -Operation zur Verfügung, koordiniert den Datenzugriff zwischen Register-File 2 und der ALU 4; und stellt der ALU 4 die zu benutzende passende Feldgröße zur Verfügung.
Die Allgemein-Aufgaben-Register sind ausgewählt, um eine Breite zu haben, die groß genug ist, um zumindest die größten voraussehbaren F&sub2;n EC Verschlüsselungssysteme handzuhaben. Die Register können miteinander kombiniert werden, um größere für Ganzzahl-Modular-Arithmetik geforderte Längen zu unterstützen. Beispielsweise, falls ein einzelnes Register in dem Register-File 2 512 Bit breit ist, dann können vier Register benutzt werden, um einen Speicher für eine einzelne 2048-bit RSA Größe bereitzustellen. Die GP-Register werden mit einem Datenblock geladen, z. B. kann eine 2048-bit-Berechnung in Blöcken ausgeführt werden und dann wieder zu dem Ergebnis in voller Breite zusammengesetzt werden. Üblicherweise wird der Arithmetik-Prozessor 1 in einem vorhandenen Host-Computersystem verwendet und die Steuereinheit 8 erhält Steuersignale von dem Host-System und übermittelt Daten zu dem Host-Datenbus über eine geeignete Host-Bus-Schnittstelle. Details einer solchen Schnittstelle sind dem Fachmann gut bekannt und werden nicht weiter diskutiert.
Nun zu Fig. 2 gehend, die ALU 4 umfasst mehrere Spezialaufgabenregister 16, kombinatorische Logik- und Arithmetik-Schaltkreise enthalten in einer Mehrzahl von Unter-ALU's 18, die mit einem oder mehreren Bits arbeiten, eingegeben von Datenbussen 28 zu jeder der Unter-ALU's von den Spezialaufgabenregistern; Ausgabe- Datenbusse 30 zu den Spezialaufgabenregistern 16 von den Unter-ALU's 18 und ihrer eigenen Steuereinheit 20. Die Steuereinheit 20 führt unter anderem die folgenden Aufgaben durch: Führt die ALU 4 der Reihe nach durch Schritte in einer Berechnungsoperation hindurch; überwacht Steuerbits von den Spezialaufgabenregistern 16; und implementiert einen Zähler in ihren eigenen Steuerregistern 22, um die Größe eines verwendeten Feldes zu bestimmen, ein Merkmal, das dem Prozessor 1 erlaubt, für verschiedene Feldgrößen benutzt zu werden, ohne die Hardware des Prozessors umdesignen zu müssen. Um diese Funktionen bereitzustellen, werden die Steuerbits 26 der Spezialaufgabenregister 16 der Steuereinheit 20 als Steuerbiteingaben 24 zur Verfügung gestellt. Die Spezialaufgabenregister 16 sind alle individuell adressierbar. Die Steuereinheit 20 steuert auch die Dateneingabe über die Eingabebusse 6 von und zu dem Registerfile zu den Unter-ALU's 18 oder den Spezialaufgabenregistern 16. Diese Unter-ALU's können zur gleichen Zeit auf einzelnen Bits oder mehreren Bits operieren. Jede dieser Komponenten wird weiter unten detaillierter beschrieben.
Bezug nehmend auf Fig. 3 wird im Allgemeinen mit Bezugszeichen 1' eine alternative Ausführungsform eines Arithmetikprozessors dargestellt. In dieser Ausführungsform wird eine separate finite Feldeinheit 34 und eine Ganzzahl-Modular-Arithmetikeinheit 36 zur Verfügung gestellt. Dieser Prozessor beinhaltet auch einen Registerfile 2', Dateneingabebusse 6', Datenausgabebusse 14' und eine Steuereinheit 8', jedoch werden separate Steuersignale 13a und 13b von der Steuereinheit 8' zu den jeweiligen ALU's 34 bzw. 36 zur Verfügung gestellt.
Bezug nehmend auf Fig. 4, werden die ALU's 34 und 36 von Fig. 3 genauer gezeigt. Jede der ALU's 34 und 36 beinhaltet ihre eigenen jeweiligen Spezialaufgabenregister 16'a und 16'b und Steuereinheiten 20'a und 20'b. Jede der ALU's 34 und 36 enthält ihre eigenen Unter-ALU's 18'a bzw. 18'b. Somit ist ersichtlich, dass in dieser Ausführungsform Spezialaufgabenregister 16'a und 16'b und Arithmetik und Steuerschaltkreise nicht gemeinsam genutzt werden. Eine oder mehrere der Unter-ALU's 18'a führen gemeinsam die Funktionen Links/Rechts-Verschiebung, XOR- Verschiebung durch und eine oder mehrere der Unter-ALU's 18'b führen gemeinsam die Funktion der Ganzzahladdition und Ganzzahlsubtraktion durch, mit der Option Übertrag-Behalten- Techniken (Carry save techniques) oder Übertrag-Ausbreitung (carry propagation) zu benutzen.
Rückbeziehend auf Fig. 2, führen die Unter-ALU's 18 die folgenden logischen Funktionen auf von den Spezialaufgabenregistern 16 bereitgestellten Operanden durch: XOR; Links/Rechts- Verschiebung, XOR-Verschiebung, Ganzzahl-Addition und Ganzzahl-Subtraktion. Diese Funktionen können in einer Unter-ALU 18 oder über mehrere Unter-ALU's hinweg enthalten sein. Durch Bereitstellung mehrerer Unter-ALU's 18 ist der Prozessor in der Lage, mehrere Operationen gleichzeitig durchzuführen (z. B. für finite Feldinvertierung).
Nun zu Fig. 5 gehend, wird eine in Fig. 2 gezeigter Bit-Scheibe 41 der ALU 4 in größerem Detail gezeigt. In der folgenden Diskussion werden wir auf die Zusammenschaltung von Zellen jeweiliger Spezialaufgaben-Register in Verbindung mit dem ihnen zugeordneten Logikschaltkreis als eine Bit-Scheibe 41 Bezug nehmen. Der Logikschaltkreis, enthalten in einer Bit-Scheibe, ist im Allgemeinen schematisch dargestellt durch eine der in Fig. 2 gezeigten Unter-ALU'S 18. Es ist dann beabsichtigt, dass die Konfiguration einer Bit-Scheibe für ein N-Bit-Register N mal wiederholt werden kann. Zur Klarheit definieren wir weiterhin N als die Anzahl von Zellen in einem Register und wir nehmen Bezug auf individuelle Zellen in einem Register als zum Beispiel Ai mit 0 ≤ i ≤ N - 1 und wobei AN-1 die äußerst linke Zelle eines Spezialaufgaben-Registers ist. Die Inhalte eines Registers werden mit Kleinbuchstaben bezeichnet, zum Beispiel wird ein Bit-Vektor A der Längen von a&sub0; ... an-1 nummerierte Bits haben mit a&sub0; als LSB. Es wird ebenfalls angemerkt, dass, obwohl den Spezialaufgaben-Registern spezifische Namen gegeben wurden, diese Register andere Funktionen übernehmen können, abhängig von den ausgeführten arithmetischen Operationen, wie unten beschrieben wird.
In Fig. 5, beinhalten die Spezialaufgabenregister 16: ein Paar Operanden-Register A 42 und B 44, zum Halten z. B. den Multiplikanten bzw. den Multiplikator, in einer Multiplikations- Operation; ein Akkumulator-Register C 46; ein Modulus Register, M 48; und ein Übertrag- Erweiterungs-Register Cext 50 (verwendet in Ganzzahl-Arithmetik). Jedes der Register hat N Zellen zur Bereithaltung der jeweiligen binären Ziffern von darin geladenen Bit-Vektoren. Bevorzugt sind die Register Schieberegister. Eine Unter-ALU 18, gezeigt in Fig. 2, kann erfüllt sein durch den Schaltkreis von Block 52 in Fig. 5 und in einer unten zu beschreibenden Art.

Multiplikation

Funktionsweise der ALU 4 kann am besten verstanden werden durch Bezugnahme auf eine spezifische arithmetische Operation wie finite Feld Multiplikation. Betrachtet das Produkt C von zwei Elementen a und b, wo a und b Bit-Vektoren sind und wobei b von der Form sein wird b = (b&sub0; ... bn-1) in Polynom-Basis-Darstellung und a wird von der Form sein a = (a&sub0; ... an-1) in Polynom- Basis-Darstellung. Ein Modulus Bit-Vektor m hat die Form m = (m&sub0; ... mn). Es ist zu beachten, dass das Mudulus Register ein Bit mehr hat als die Anzahl der Bits, die benötigt werden, um den Modulus darzustellen. Alternativerweise, da das am meisten signifikante Bit mn Eins beträgt, könnte dieses Bit impliziert sein und m dargestellt sein durch (m&sub0; ... mn-1). In F&sub2;n kann die Multiplikation ausgeführt werden als eine Reihe von Schritten, die klarer hervorgehoben wird durch den folgenden Pseudo-Code:
C = 0{C&submin;&sub1; = 0}
For i from n - 1 to 0 do
For j from n - 1 to 0 do {cj = cj-1 + biai + cn-1mj}
Bei Durchführung der Multiplikation werden Teilprodukte des Multiplikanten und jedes Bits von bi des Multiplikators gebildet, ausgehend von dem am meist signifikanten Bit (MSB) zu dem geringst signifikanten Bit (LSB). Die Teilprodukte werden reduziert um den Modulus, wenn das MSB des vorhergehenden Teilproduktes gesetzt ist.
Multiplikation kann ausgeführt werden durch sequentielles Nutzen eines 1 · N Multiplikators, in welchem Fall die innere, "for" Schleifen des vorhergehenden Pseudocodes paralell durchgeführt wird. Das Modulus Register M wird geladen mit dem Modulus Bit-Vektor m, entledigt von seinem meist signifikanten Bit mn, so dass jede Zelle eine jeweilige der binären Ziffern mi enthält. In der gezeigten Implementierung sind die Bits mi von links nach rechts angeordnet, wobei das MSB des Vektors das äußerst linke Bit ist, z. B. enthält die Zelle Mn-1 Bit mn-1. Falls N ≠ n ist Bit Mn-1 immer noch in MN-1 gespeichert, das heißt die Daten sind links justiert. Die Schieberegister A und B werden geladen mit den Finite-Feld-Elementen-Bit-Vektoren a bzw. b, so dass jede der Zelle eine der binären Ziffern ai oder bi enthält. Die Finite-Feld-Elemente a und b sind links justiert gespeichert in ihren jeweiligen Registern, so dass das oberste Bit des Multiplikatorregisters b immer an dem linken Grenzzellen-Bit verfügbar ist, z. B. (an-1, an-2, ... a&sub0;) und (bn-1, bn-2, ... b&sub0;). Falls die Länge der Vektoren a und b geringer als die Längen der Register sind, werden die verbleibenden Zellen mit Nullen aufgefüllt. Das Obige wird im Allgemeinen von der in Fig. 2 gezeigten Steuereinheit 20 durchgeführt. Andere Anordnungen für sequentielle Multiplikationen sind möglich (wie sequentielles Reduzieren des Multiplikanten), aber solche Anordnungen erlauben keine flexiblen Feldgrößen zusammen mit festen Steuerbitpositionen. Bit-Anordnen vom LSB zum MSB ist ebenfalls möglich mit entsprechenden Änderungen in dem Multiplikations- Algorithmus.
Eine Bit-Scheibe 41 der ALU 4 zur Durchführung von Multiplikation in einem finiten Feld wird nun beschrieben. Die Bit-Scheibe 41 beinhaltet erste und zweite steuerbare Addierer 54 bwz. 56, von deren jeder eine XOR-Funktion hat. Die oberste Zelle BN-1 des Registers B stellt ein Additions-Steuer-Signal bn-1 57 dem ersten Addierer 54 zu. Eingaben 58 und 60 zu dem ersten Addierer 54 werden von einer Registerzelle A; und Akkumulatorzelle Ci abgeleitet. Eine Ausgabe 62 von deme ersten Addierer 54 ist verbunden mit einer Eingabe des zweiten Addierers 56 zusammen mit einer Eingabe 64 von der Modulus-Registerzelle Mi. Der Addierer 54 führt die Operation Ausgabe 62 = Eingabe 60 + (Eingabe 58 und Kontrollsignal 57) durch, detaillierter gezeigt in Fig. 5 (b).
Die Ausgabe des zweiten Addierers 56 ist dann verbunden mit der Akkumulatorzelle Ci. Ein zweites Additions-Kontroll-Signal 66 ist von der obersten Zelle CN-1 des Akkumulators C 46 abgeleitet. Man kann sehen, dass dieses Signal die modulare Reduktion des Teilproduktes in dem Akkumulator C durch den Modulus Vektor m durchführt, wenn das oberste Bit CN-1 von C gesetzt ist. Der Addierer 56 führt die Operation Ausgabe = Eingabe 62 + (Eingabe 64 und Kontrollsignal 66) durch wie in Fig. 5(c) genauer dargestellt. Das B Register ist ein getaktetes Schieberegister. Ein Takt-Signal CLK1 68, das durch die Steuereinheit 20 zur Verfügung gestellt werden kann, bedingt, dass die Inhalte dieses Registers nach links verschoben werden für jedes berechnete Teilprodukt.
Bezug nehmend auf Fig. 6, ist durch das Bezugszeichen 70, eine detaillierte Schaltungsimplementierung der Bit-Scheibe 41 von Fig. 5 für finite-Feld-Multiplikation bezeichnet. Bezug nehmend auf Bit-Scheibe i, 70 der Fig. 6, (nur 3 Bit-Scheiben sind zum Zwecke der Erläuterung in Fig. 6 gezeigt), ist die Zelle ai über ein UND-Gatter 72 UND- verknüpft mit dem Addier-Kontrollsignal bn-1. Die Ausgabe 74 des UND-Gatters 72 ist verbunden mit einer Eingabe des XOR Gatters 76 zusammen mit einer Eingabe 78 von der angrenzenden Zelle Cj-1 des Akkumulators C. Auf diese Art durchführend die Berechnung des Ausdrucks "cj-1 + biai". Der Ausdruck "cn-1mj" ist durchgeführt durch eine UND-Verknüpfung des Signals cn 80 mit mi 82 verwendend ein UND-Gatter 84. Die Ausgabe 86 des UND-Gatters 84 ist verbunden mit der Eingabe eines XOR-Gatters 84, zusammen mit der Ausgabe 88 des XOR-Gatters 76. Die Ausgabe 90 des XOR-Gatters 84 ist verbunden mit der Zelle Ci 92. Auf diese Art ausführend den Ausdruck "cj = cj-1 + biai + cn-1mj". Mit diesem generellen sequentiellen Multiplizierer wird das Produkt von zwei n-Bit finiten Feldelementen in n-Takt-Zyklen produziert. Bevorzugt stellt ein synchroner Zähler Steuerung der Anzahl von Iterationen zur Verfügung, der in einer Steiereinheit 20 enthalten sein kann. Die vorangehende Beschreibung gilt für Ganzzahl-Modular-Multiplikation, wenn Addierer 54 eine Bit-Scheibe eines Ganzzahl-Adddierers ist und Addierer 56 eine Bit- Scheibe eines Ganzzahl Subtrahierers ist, so wie später beschrieben werden wird.

Addition

Obwohl der Schaltkreis mit Bezugnahme auf Multiplikation in dem Finiten Feld F&sub2;n beschrieben werden, können andere Rechenoperationen mit Leichtigkeit durchgeführt werden. Finite-Feld- Addition hat einen Vorteil gegenüber Ganzzahl-Arithmetik, in dem keine Überträge erzeugt werden. Die Berechnung einer Finite-Feld-Summe erfordert nur, dass ein XOR-Gatter an jeder in Frage kommender Zelle der Register eingefügt wird, da Addition von zwei Elementen a und b in einem finiten Feld einfach a XOR b ist. Somit, wieder Bezug nehmend auf Fig. 5, ist eine Eingabe 100 dem ersten Addierer 54 von Zelle Bi zugeführt, und der zweite Addierer 56 wird für Reduktion verwendet. Die Ausgabe von Addierer 54 ist dann direkt in Zelle Ci geschrieben. Nachdem die Operanden in die Register a und b befördert wurden, kann die Addition in einem einzelnen Taktzyklus durchgeführt werden. Es ist ebenfalls möglich, den Rechenvorgang in der ALU durchzuführen und das Ergebnis wird zurückgeschrieben in ein Allgemein-Register in dem Register-File. Für Ganzzahl-Addition ist der Addierer 54 eine Bit-Scheibe eines Ganzzahl- Addierers und das Ergebnis muss auf Modular-Überschuss geprüft werden. Falls dieser Zustand entsteht, wird Addierer 56, der eine Bit-Scheibe eines Ganzzahl-Subtrahierers ist, verwendet, um das Ergebnis zu reduzieren.

Quadrieren

Quadrieren einer Zahl kann in der selben Zeit wie Multiplizieren von zwei verschiedenen Zahlen durchgeführt werden. Quadrieren auf einer Polynom-Basis kann in einem einzelnen Taktzyklus durchgeführt werden, falls die spezifische Irreduzible zusammen mit der Quadrierungs- Entwicklung explizit drahtgebunden ist. Als Alternative kann Quadrieren durch Multiplikation von identischen Eingaben durchgeführt werden.

Invertierung

Invertierung von Finite-Feld-Elementen in F&sub2;n kann durchgeführt werden durch Verwendung des erweiterten Euklidischen Algorithmus und Verwendung vier der Spezialaufgaben-Register mit zusätzlicher Steuerlogik. Dies wird in 2n Zyklen beendet, falls das Verschieben gleichzeitig mit den Additionen erfolgt (was leicht durch eine drahtgebundene Verbindung der Ausgaben der Additionen mit der nächsten Registerzelle durchführbar ist).
Die in der Invertierung verwendeten Register sind A, B, M und C. Aus Zweckmäßigkeit sind diese Register in Fig. 7 schematisch gezeigt, wobei ihnen die folgenden Beschriftungen zugewiesen sind: M : UL; C : LL; A : UR; und B : LR. Nochmals der Rechenvorgang kann auf eine Bit-Scheibe 110 Bezug nehmend beschrieben werden.
Die Operanden in einer Invertierung sind im Allgemeinen: Ein zu invertierendes Element g, ein nicht reduzierbares Polynom f oder Modulus m (später beschrieben); ein Bit-Vektor "0" und ein Bit-Vektor "1". Das UL-Register 116 wird mit f oder m geladen. Das LL-Register 118 wird mit g geladen, das UR-Register 112 wird mit '0' geladen und das LR-Register 114 wird mit '1' geladen. Für die UR- und LR-Register 112 bzw. 114 sind Zellen URi und LRi mit einer XOR-Verknüpfung durch ein XOR-Gatter 120 verbunden, um eine Ausgabe 122 zu erzeugen. Ein Steuer signal 124 bestimmt, ob eine von drei möglichen Eingaben in die Zellen URi und ULi geschrieben wird. Die Eingaben sind entweder eine Links- oder Rechts-Verschiebung von angrenzenden Zellen oder die Ausgabe 122. Das Steuersignal B bestimmt aus der unten zu beschreibenden Zustandstabelle. Für die UL- oder LL-Register 116 bzw. 118 sind Zellen ULi und LLi mit einer XOR-Verknüpfung durch XOR-Gatter 126 verbunden, um eine Ausgabe 128 zu erzeugen. Ein Steuersignal 130 bestimmt, ob eine von zwei möglichen Eingaben in die Zellen ULi und LL&sub1; geschrieben wird. Die Eingaben sind entweder eine Linksverschiebung von der angrenzenden Zelle (i - 1) oder die Ausgabe 128. Wiederum wird das Steuersignal 130 bestimmt aus der unten zu beschreibenden Zustandstabelle.
Falls wir annehmen, dass die Steuergrößen ku = mal die Länge des UL-Registers und k&sub1; - mal die Länge des LL-Registers haben. Dann Δ = ku - k&sub1;. Die Werte ku und k&sub1; sind vorzugsweise in synchronen Countdown-Zählern implementiert, und Δ ist vorzugsweise mit einem synchronen Hoch-/Runter-Zähler implementiert. Zählerregister ku, k&sub1; und Δ sind ebenfalls bereitgestellt. Die UL- und LL-Register sind Links-Schieberegister, während die UR und LR Register beides sind: Links- und Rechtsschieberegister.
Weiterhin für die Zählerregister ist Δ mit 0 geladen, ist ku mit n initialisiert. Ein Steuerbit- Signalspeicher stellt eine Umschalte-Funktion bereit, wobei eine '1' ein Hochzählen bestimmt und eine '0' ein Runterzählen bestimmt. Die U/D-Steuerung (Up/Down-Steuerung) ist anfangs auf '1' gesetzt. Dann hat eine Abfolgesteuereinheit enthalten in der Steuereinheit zur Durchführung der Invertierung in der ALU die folgenden Ausgaben:
deckl ... erniedrige k&sub1; kl
decku ... erniedrige ku ku
decDelta ... erniedrige.D.
incDelta ... erhöhe. D.
toggle ... Umschalten Hoch/Runter (UP/DOWN)
lsUL ... Linksverschiebung oberes linkes Register
lsLL ... Linksverschiebung unteres linkes Register
lsUR ... Linksverschiebung oberes rechtes Register
lsLR ... Linksverschiebung unteres rechtes Register
rsUR ... Rechtssverschiebung oberes rechtes Register
rsLR ... Rechtssverschiebung unteres rechtes Register
outLR ... Ausgabe unteres rechtes Register
outUR ... Ausgabe oberes rechtes Register
dadd-lsLL ... Runter XOR und Linksverschiebung unteres linkes Register
uadd-lsUL ... Hoch XOR und Linksverschiebung oberes linkes Register
Eine Zustandstabelle umreißend die Aktion des Invertierers folgt, worin Mu und C&sub1; das obere Bit der Register UL bzw. LL sind und worin Mu und C&sub1; den derzeitigen Status bestimmen. Wenn eine Aktion auf den Registern und Zählern ausgeführt wird, welche den Invertierer in einen neuen Zustand versetzt. Der Prozess wird wiederholt, bis entweder ku oder k&sub1; Null sind und eines der rechten Register RL oder RU g&supmin;¹ enthält, das andere wird den Modulus selbst enthalten, welcher erneut in das Register m zur Verwendung in nachfolgenden Multiplikationen oder Inversionsoperationen geschrieben werden kann.

Ganzzahl-Arithmetik

Die extreme Ähnlichkeit der Polynom- und Ganzzahl-Darstellungen erlaubt das gemeinsame Nutzen von Hardware in der ALU. Für Addition, ist die Ganzzahl-Arithmetik nur durch das Erfordernis für Überträge verkompliziert. Die Ganzzahl-Arithmetikoperationen der ALU sind beispielhaft am besten veranschaulicht durch Anwendung einer Multiplikations-Operation.
Multiplikation in Z ist veranschaulicht durch Bezugnahme auf die folgende Abfoge von Schritten dargestellt in Pseudo-Code, worin wie schon früher, a und b miteinander zu multipilierende Bit- Vektoren sind und c das Produkt of a und b ist, und worin c = (c&sub0;, c&sub1;, ... cn-1).
C = 0
M = 0
For i from 0 to n - 1 do
Cext.←.C
For j from 0 to n - 1 do
Cj = (bi(aj) + mj + cj)mod2
Mj+i = (bj(aj) + mj + cj)/2
und wobei
Cext.←.C: For j from n - 1 to 0 do
cj-1 = cj
cj-1ext = cjext
Analog, kann dies dazu verwendet werden, ganze Zahlen modulo p zu invertieren, falls die XOR's durch Subtrahierer ersetzt werden und das m Register mit dem primären geladen wird. Als eine Verbesserung können Übertrag-Behalte-Techniken angewandt werden, um Übertrag-Ausbreitung zu verzögern.
Es kann beobachtet werden, dass Bit-Scheiben 70 für finite Feldmultiplikation veranschaulicht in der Ausführungsform von Fig. 6 modifiziert werden können, um Multiplikation von Ganzzahl- Darstellungen einzuschließen. Es ist ebenfalls anzumerken, dass für Ganzzahl Multiplikation, die Register mit den Bit-Vektoren in umgekehrter Reihenfolge als von der von F&sub2;m geladen werden. z. B. enthält die äußerst linke Zelle eines Registers das LSB des Bit-Vektors. In Ganzzahl- Multiplikation ist es notwendig, Überträge zwischen aufeinanderfolgenden Teilprodukten durchzuführen, weiterhin da die Teilprodukte nicht durch einen Modulus reduziert werden, müssen die Überträge von der Addition von aufeinanderfolgenden Teilprodukten zur Verfügung gestellt werden. Somit wird das Akkumulator-Register C erweitert umd ein neues Register Cext 49 wird zur Verfügung gestellt wie in Fig. 5 gezeigt. Bevor jedes Teilprodukt gebildet wird, wird das unterste Bit des Akkumulators C (Zelle CM) in das oberste Bit des erweiterten Registers Cext (Zelle Cext&sub1;) verschoben und dann werden beide der Akkumulator C und Cext in Richtung des LSB um ein Bit verschoben. Das Endergebnis ist in C und Cext erhalten, worin Cext die Bits niederer Ordnung des Produktes enthält. Dies wird durch die oben erwähnte Operation Cext ← C dargestellt.
Nun Bezug nehmend auf Fig. 8 ist eine Bit-Scheibe 170 gezeigt und welche ähnlich der Bit- Scheibe 70 von Fig. 6 ist. Dementsprechend werden die zur Beschreibung der Fig. 6 verwendeten Bezugszeichen benutzt zur Kennzeichnung gleicher Komponenten mit einem hinzugefügten Präfix 100; z. B. wird das Bezugszeichen 70 zu 170. Die Anordnung von Fig. 8 unterscheidet sich von Fig. 6 in zweierlei wichtigen Hinsichten; das Modulusregister m wird als Übertrag-Register verwendet und ein Modus-Auswahlsignal Z/F&sub2;m 171 ist bereitgestellt.
Nun werden die Ausdrücke cj = cj-1 + biai + cn-1mj ausgeführt wie zuvor für die Finite-Feld- Multiplikation mit dem Produkt von dem Steuersignal bm und den Inhalten der Registerzelle Ai, ausgeführt durch UND-Gatter 172. Die Ausgabe 174 des UND-Gatters 172 ist durch das XOR- Gatter 176 mit den Inhalten der Registerzelle Cj-1 mit einer XOR-Verknüpfung verbunden, um einen Ausgabeausdruck Cj-1 + bi(ai) bezeichnet mit Bezugszeichen 158 zu erzeugen. Dieses Ausgabesignal ist verbunden über eine XOR-Verknüpfung unter Verwendung des XOR-Gatters 184 mit dem Ausdruck "cn-1(mj)" bezeichnet mit dem Bezugszeichen 185, abgeleitet von dem UND-Gatter 160, um den Ausdruck cj zu erzeugen. Außerdem wird ein Überträg-Ausdruck mi erzeugt, aus der Summe der jeweiligen Produkte "biai, cj-1" 162 und "(cj-1 + biaimj)" 163 und in die Zelle mi 182 geschrieben. Die Produkt-Ausdrücke 162 und 163 werden durch die UND-Gatter 164 bzw. 166 ausgeführt. Die Summe der Ausdrücke 162 und 163 wird durch das ODER-Gatter 167 gebildet.
Das Modus-Auswahl-Signal Z 171 ist mit einem logischen ODER mit dem Übertrag-Eingangs- Signal cn 180 verknüpft und ist auch mit einem logischen UND 168 mit Taktsignal 169 verknüpft. Somit wird durch Setzen Z = 0 finite Feld-Arithmetik durchgeführt und durch Setzen Z = 1 wird Ganzzahl-Arithmetik durchgeführt.
Somit sind die notwendigen Änderungen, um den vorher in Fig. 6 gegebenen finite Feld Multiplizierer in einen kombinierten finite Feld/Ganzzahl-Multiplizierer umzuwandeln in Fig. 8 gezeigt. Beachte, dass das Ausgabe-Register C erweitert ist, um die Bits niederer Ordnung der Multiplikation aufzunehmen. Da Berechnungen in Z ohne einen Modulus durchgeführt werden, wird das Modulus-Register M nichtverwendet, um Teilprodukte zu reduzieren, sondern als ein Halter der Überträge. Das Steuersignal Z/F&sub2;M 171 macht den Ganzzahl-Multiplikations-Schaltkreis tauglich für die ALU.
Ein letzte Übertrag-Ausbreitung kann zur Verfügung gestellt werden durch eine "Manchester ripple chain", möglicherweise durch einen Bit-Überspring-Mechanismus aus einer oder zwei Schichten, infolge der langen Registerlänge. Es ist ebenfalls möglich, für weitere n Zyklen zu takten, den Carry-Save-Addierern erlauben, die Überträge vollständig zusammenzuführen.
Zweier-Komplent-Subtraktion kann in dem Übertrag-Ausbreitungs-Addierer durchgeführt werden, vorausgesetzt, dass eine Eingabe unter Vorbehalt ergänzt werden kann an ihrem Eingang, dass ein "scharfer" Übertrag - EIN an dem LSB des Addierers gemacht ist.
Beim Multiplizieren ist der durchlaufende Übertrag nicht tolerierbar, sogar wenn durch ein Bit- Positionsüberspringen verbessert, aber diese Übertrag-Ausbreitung kann fast vollständig entfernt werden durch Verwendung eines Carry-Save-Addierer, welcher eine redundante Darstellung des Teilproduktes bereitstellt, welche nur aufgelöst wird, wenn die Multiplikation vollständig ist.
In einer weiteren Ausführungsform kann die ALU 4 geändert sein, wie in Fig. 9 gezeigt, um eine lineare Steigerung der Rechengeschwindigkeit zu erzielen. Dies wird erreicht durch gleichzeitige Verarbeitung aufeinander folgender Bits von den Spezial-Aufgaben-Registern 16' und Implementieren zusätzlicher Schaltkreise angedeutet durch die modifizierten Unter-ALU's 190, um die inkrementellen Additionen wie schematisch in Fig. 9 veranschaulicht zu verarbeiten. Die Verarbeitung mehrerer Bits führt dann zu einer linearen Steigerung der Geschwindigkeit. Z. B. wo eine Berechnung sequentiell durchgeführt wird, können zwei oder mehr Schritte in der Abfolge gleichzeitig durchgeführt werden. In diesem Falle wird die Steuereinheit 20' zwei oder mehr Steuerbits 194 von dem Spezial-Aufgabenregistern 16' verarbeiten und die Eingaben 192 zu der Steuereinheit sind in Fig. 9 als Mehrfach-Bit-Linien angezeigt.
In Fig. 10 ist ein Schaltungsdiagramm eines Multiplizierers zur gleichzeitigen Verarbeitung von zwei Bits für Finite Felder gezeigt. In dieser Ausführung haben die Bit-Scheiben 200 die doppelte Anzahl an XOR-Gattern 210, durchführend zwei Ausdrücke der Addition, die Schaltung nimmt zwei Bits der Multiplikatoren und fügt dazu zwei angrenzende Verschiebungen der Multiplikanten ai und ai-1, und reduziert mit zwei angrenzenden Verschiebungen des Modulus Mi und Mi-1. Dies hat den Effekt der gleichzeitigen Erzeugung zweier aufeinanderfolgender Teilprodukte mit Modulusreduktion, somit die Gesamtrechenzeit halbierend.
Es ist zu bemerken, dass die obersten Bits der Spezial-Aufgaben-Register als Steuerbits für die Steuereinheiten 20 oder 20' benutzt werden. Dies hat den Vorteil, dass wenn Operanden in die Register geladen werden, sie links ausgerichtet sind; somit wird die Steuerung immer von einer festen Bitposition erzielt. Jedoch können auch andere Bits als Steuerbits verwendet werden, z. B. die untersten Bits: aber dies kann außerdem die Komplexität der Hardware erhöhen.
Nochmals, Mehrfach-Bit-Arbeitsweise ermöglicht potentiell verbesserte lineare Steigerung der Rechengeschwindigkeit, da solche Optionen wie Booth- (oder modifizierte-Booth-) Recoding ermöglicht wird.
Es wird angenommen, dass die ALU auch fähig ist, einfache arithmetische Operationen auf Allgemein-Registern durchzuführen. Eine Alternative ist es, alle Arithmetik von internen Registern der ALU durchgeführt zu bekommen, mit den Allgemein-Aufgaben-Registern nur fähig, diese Register zu lesen und zu beschreiben.
Die Funktionalität der ALU wird Ganzzahl-Addition beinhalten, anwendend irgendein Übertrag- Aushreitungs-Verfahren, wie durchlaufende Übertrag oder die Kombination von Bit- Positionsüberspringen-Addition und Übertrag-Vervollständigung.
Die ALU wird auch einfache XOR-Funktionalität zur Verwendung in Finite-Feld-Addition bereitstellen. Da die Ganzzahl- und Finite-Feld-Darstellungen (Bit-Reihenfolge) umgekehrt sind, ist es vorteilhaft, einen Bit-Umkehr-Mechanismus bereitzustellen, zur Verwendung in Feld-zu- Ganzzahl und Ganzzahl-zu-Feld Umwandlungen. Die obersten Plätze von zwei Schieberegistern sind verbunden, um diese Möglichkeit in n Taktzyklen zur Verfügung zu stellen, wobei n die Länge der arithmetischen Operanden ist.
Die hier angegebene allgemeine Architektur hat das Potential, nicht nur den Register-File gemeinsam zu nutzen zwischen EC und Modular-Exponential-Arithmetik, sondern auch die Spezial-Aufgaben-Register und selbst kombinatorische Logik gemeinsam zu nutzen, obendrein zu gemeinsam genutzten Steuerregistern.
Während die Erfindung in Verbindung mit einer speziellen Ausführungsform davon und einer speziellen Verwendung beschrieben wurde, werden dem Fachmann - ohne sich von dem Wesen der Erfindung zu entfernen - mehrere Abänderungen hiervon sich auftun. Zum Beispiel ist zu beachten, dass in den beschriebenen Ausführungsformen, Bezug auf spezielle Logikschaltkreise genommen wurde, jedoch können äquivalente Schaltkreise benutzt werden, z. B. durch Verwendung "de Morgans" - Regel oder falls invertierte Logik implementiert ist, dann können komplementäre Schaltkreise verwendet werden. Obendrein, wenn Bezug genommen wird auf die Orientierung der Register und Bit Vektoren, z. B. links, rechts, oben, unten, sind andere Anordnungen dieser Richtungen ebenfalls impliziert.

Claims

1. Arithmetikprozessor (1) aufweisend:

(a) eine arithmetische Logikeinheit (4) mit zwei arithmetischen Schaltkreisen zur Durchführung einer Gruppe von zugeordneten arithmetischen Operationen, die arithmetische Logikeinheit (4) hat einen Operanden-Eingabedatenbus (6) zur Entgegennahme von Operandendaten und einen Ergebnis-Ausgabedatenbus (14), um die Ergebnisse der arithmetischen Operationen zurückzugeben;

(b) einen Registerfile (2), der an den Operandendatenbus (6) und den Ergebnisdatenbus (12) gekoppelt ist und

(c) eine Steuereinheit (8), gekoppelt an die arithmetische Logikeinheit (4) ALU und den Registerfile,

dadurch gekennzeichnet, dass einer der arithmetischen Schaltkreise finite Feld-Operationen durchführt über das finite Feld F&sub2;n und dass die andere der arithmetischen Einheiten modulare Ganzzahloperationen durchführt, dass die Steuereinheit eine der finiten Element-Operationen oder der Ganzzahlarithmetischen Operationen auswählt, in Reaktion auf ein Zustandssteuersignal (10) und den Datenzugang zwischen dem Registerfile (2) und der arithmetischen Logikeinheit (4) steuert und dass der Registerfile (2) von beiden arithmetischen Schaltkreise gemeinsam genutz ist.

2. Arithmetischer Prozessor nach Anspruch 1, wobei der Registerfile (2) Allgemein-Aufgabe- Register aufweist und die arithmetische Logikeinheit (4) eine Verfahrens-Bitweite aufweist, die größer ist als die Operandenbus (6) -Datenbitweite.

3. Arithmetischer Prozessor nach Anspruch 1, wobei die Steuereinheit (8) mit Anweisungen zur Steuerung einer ausgewählten arithmetischen Operation der arithmetischen Logikeinheit programmiert ist.

4. Arithmetischer Prozessor nach Anspruch 1, wobei der Operandenbus (6) eine Bitweite aufweist, die gleich ist einer Verfahrensbitweite der arithmetischen Logikeinheit (4) und der Ergebnisdatenbus (14) - Bitweite.

5. Arithmetischer Prozessor nach Anspruch 4, wobei der Operandendatenbus erste und zweite Operandenbusse (6, 6') aufweist zur Kopplung erster bzw. zweiter Operanden mit der arithmetischen Logikeinheit (4).

6. Arithmetischer Prozessor nach Anspruch 5, wobei die Allgemein-Aufgabe-Register einzeln adressierbar sind durch die Steuereinheit (8), wobei weiter die Daten in Vielfachregistern kombiniert werden können zur Berechnung durch die arithmetische Logikeinheit (4) in Feldgrößen größer als die Verfahrens-Bitweite der arithmetischen Logikeinheit (4).

7. Arithmetischer Prozessor nach Anspruch 1, wobei die Steuereinheit (8) ein Feldgrößensteuerungssignal (12) ausgibt, wodurch die arithmetische Logikeinheit (4) in verschiedenen Feldgrößen betrieben werden kann.

8. Arithmetischer Prozessor nach Anspruch 1, wobei die arithmetische Logikeinheit eine Mehrzahl von Registern (20) für spezielle Aufgaben aufweist zur Aufnahme von Operanden, die in den arithmetischen Operationen von dem Registerfile (6) zu benutzen sind, eine Mehrzahl von arithmetischen Logik-Untereinheiten (18), die kombinatorische und logische Schaltkreiselemente aufweisen, welche ein oder mehrere Bits des Spezialaufgabenregisters (20) und eine Abfolge- Steuereinheit koppeln, antwortend auf Steuerungsinformationen, die von der Steuereinheit empfangen werden, wobei diese Abfolge-Steuereinheit und der enthaltene Zähler und Erfassungsschaltkreisanordnung gekuppelt ist mit den Spezialaufgaben-Registern und der Mehrzahl von arithmetischen Logik-Untereinheiten, zur Steuerung von Operationen derer, um eine Abfolge von Schritten zu bestimmen, die in einer arithmetischen Operation durchgeführt werden müssen.

9. Arithmetischer Prozessor nach Anspruch 8, wobei die arithmetische Logikeinheit bestimmt ist zur Durchführung der arithmetischen Operationen von finiten Feld-Multiplikationen, Quadrieren, Addition, Substraktion und Inversion.

10. arithmetischer Prozessor nach Anspruch 8, wobei die arithmetischen Logik-Untereinheiten bestimmt sind zur Durchführung von XOR (ausschließliches Oder), Verschiebung, Verschiebung- XOR, additions- und substraktionslogischen Operationen.

11. Arithmetischer Prozessor nach Anspruch 1, wobei der finite Feldarithmetische Schaltkreis aufweist: einen finite Feld-Multiplizier-Schaltkreis mit einer Vielzahl von Spezialaufgabenregistern einschließlich eines A-Registers und eines B-Registers zur Aufnahme erster bzw. zweiter Operanden-Bitvektoren, ein M-Register zur Aufnahme eines Modulusbitvektors und einen Akkumulator zum Enthalten eines finite Feld-Produktes der Operanden; eine Logik-Schaltkreisanordnung, welche Verbindungen von jeweiligen Zellen des A- und B-Registers zu Zellen des Akkumulators herstellt und eine Abfolge-Steuerungseinheit, die betrieblich verbunden ist mit den Registern und der Logik-Schaltkreisanordnung zur Implementierung einer Abfolge von Schritten zur Ableitung des finite Feld-Produktes.

12. Arithmetischer Prozessor nach Anspruch 11, wobei die Abfolge von Schritten aufweist: Berechnen von Teilprodukten von Inhalten des A-Registers mit aufeinander folgenden Bits des B-Registers, Abspeichern der Teilprodukte in dem Akkumulator, Untersuchung eines Bits des Teilproduktes; Vermindern des Teilproduktes durch den Modulus wenn das untersuchte Bit gesetzt ist und Wiederholen der Schritte für nachfolgende Bits des B-Registers.

13. Arithmetischer Prozessor nach Anspruch 12, einschließend Speichern der Operandenvektoren links jusitiert in dem A-Register bzw. dem B-Register, und das Testbit, abgeleitet von dem am meisten links befindlichen Bit des Registers.

14. Arithmetischer Prozessor nach Anspruch 12, wobei das B-Register ein Schiebe-Register ist.

15. Arithmetischer Prozessor nach Anspruch 14, wobei die Logik-Schaltkreisanordnung eine Mehrzahl von steuerbaren Additions-Einheiten aufweist, jeweils gekuppelt mit entsprechenden Registerzellen, jeweils aufweisend einen ersten steuerbaren Zuzähler, der Eingabewerte besitzt abgeleitet von der Registerzelie Ai und der Akkumulator-Zelle Ci und antwortend auf ein erstes Zuzähl-Steuersignal, abgeleitet von der Zelle BN-1 des Registers B zur Herstellung eines ersten Zuzähl-Ausgangssignals; eine zweiten steuerbaren Zuzähler, der Eingangswerte aufweist abgeleitet von den Modulus-Registerzellen Mi und dem Zuzähl-Ausgangssignal und antwortend auf ein zweites Zuzähl-Steuersignal, abgeleitet von der Zelle CN-1 des Akkumulators zur Erzeugung eines Ausgangssignals, das mit der Akkumulatorzelle Ci gekoppelt ist.

16. Arithmetischer Prozessor nach Anspruch 1 S. aufweisend einen finite Feld-Zuzählschaltkreis.

17. Arithmetischer Prozessor nach Anspruch 16, wobei der finite Feld-Zuzähler Mittel aufweist zur Kopplung eines Eingangswertes, abgeleitet von der Zelle Bi des Registers B zu jedem der ersten Zuzähler; und Mittel zur Kopplung des Ausgangswertes des zweiten Zuzählers zu der Zelle Ci und wobei die Abfolge-Steuereinheit antwortet auf ein finite-Feld-Zuzähl-Steuersignal, wobei die finite Feld-Addition in einem einzigen Taktzyklus durchgeführt wird.

18. Arithmetischer Prozessor nach Anspruch 1, wobei der finite-Feldarithmetikschaltkreis einen finite-Feld-Invertierschaltkreis aufweist.

19. Arithmetischer Prozessor nach Anspruch 18, wobei der finite-Feld-Invertierschaltkreis aufweist: eine Mehrzahl von Spezialaufgaben-Registern einschließlich eines A-Registers und eines B-Registers zur Aufnahme erster bzw. zweiter Operandenbitvektoren, ein M-Register zur Aufnahme eines Modulusbitvektors und einen Akkumulator zum Enthalten eines finite-Feld- Produktes der Operanden.

20. Arithmetischer Prozessor nach Anspruch 1, wobei die arithmetische Steuereinheit aufweist: einen finite-Feld-Multiplizierschaltkreis, einen finite-Feld-Invertierschaltkreis, eine Mehrzahl von Spezialaufgaben-Registern, eine Logik-Schaltkreisanordnung, die Verbindungen zwischen jeweiligen Zellen der Spezialaufgaben-Register herstellt und eine Abfolge-Steuereinheit, die operativ verbunden ist mit den Registern und der Logik-Schaltkreisanordnung zur Ausführung einer Abfolge von Schritten, um ein finites Feldprodukt oder eine finite Feldinvertierung zu berechnen und wobei die Spezialaufgabenregister gemeinsam genutzt sind von dem finite-Feld- Multiplizierer und dem finite-Feld-Invertierschaltkreis.

21. Arithmetischer Prozessor nach Anspruch 20, wobei der finite-Feld-Invertierschaltkreis einen erweiterten Euklidischen Algorithmus ausführt.

22. Arithmetischer Prozessor nach Anspruch 11, aufweisend einen arithmetischen Ganzzahl- Muliplikationsschaltkreis.

23. Arithmetischer Prozessor nach Anspruch 12, wobei die arithmetische Ganzzahlmuliplikation ausgeführt ist durch Laden des M-Registers mit einem Übertrag in Antwort auf das Modusauswahlsignal.

24. Arithmetischer Prozessor nach Anspruch 1, zur Verwendung in einem kryptografischen System.