JP2553548B2 - 乗算剰余演算装置 - Google Patents
乗算剰余演算装置Info
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- JP2553548B2 JP2553548B2 JP62074693A JP7469387A JP2553548B2 JP 2553548 B2 JP2553548 B2 JP 2553548B2 JP 62074693 A JP62074693 A JP 62074693A JP 7469387 A JP7469387 A JP 7469387A JP 2553548 B2 JP2553548 B2 JP 2553548B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、２正数の積をある正数で割った剰余を計算
する乗算剰余演算装置に関するものである。
する乗算剰余演算装置に関するものである。
従来の技術 符号理論や暗号理論の分野において、A,B,Nを正数と
するとき積Ａ・ＢをＮで除し、その剰余を求める演算
（以下この演算を乗算剰余演算と称し、演算結果の値を
Ａ・Ｂ modNと表わす）は基本演算の１つである。特
に、最近話題になっている公開鍵暗号方式、たとえばRS
A暗号方式に用いられるべき乗剰余の演算はこの乗算剰
余演算を繰り返しである。従って、暗号の安全確保のた
めの512ビット程度の長いデータ値に対しその乗算剰余
値を速く求めることが近年特に要望されている。ところ
で、従来乗算剰余値を求めるのには、まず積Ａ・Ｂを計
算した後、これを正数Ｎで除して剰余を求めていたた
め、512ビット程度の整数の乗算剰余演算には1024ビッ
ト程度のレジスタと長い処理時間がかかっていた。そこ
で、乗算と除算を別々に行なわずに一体として実行する
方法が提案されている。つまり、乗算Ａ・Ｂは加算の繰
り返しであるがその加算のたびに除数Ｎとの比較を行な
って加算結果がＮより大きかったらＮを減ずる操作を行
なう方法である。これをＣ言語のプログラムで表わすと
次のようになる。（A,B,N共に512ビットの場合を例に上
げている） for（Ｓ＝ｉ＝0;i〈512;i＋＋） ｛ Ｓ＝Ｓ＋Ａ＊bi; …（１） if（Ｓ〉＝Ｎ）Ｓ＝Ｓ−N; …（２） Ａ＝２＊A; …（３） if（Ａ〉＝Ｎ）Ａ＝Ａ−N; …（４） ｝ 但し、Ｂ＝b511＊2511＋b510＊2510＋……＋b1＊２＋
b0（bi＝０または１）とする。
するとき積Ａ・ＢをＮで除し、その剰余を求める演算
（以下この演算を乗算剰余演算と称し、演算結果の値を
Ａ・Ｂ modNと表わす）は基本演算の１つである。特
に、最近話題になっている公開鍵暗号方式、たとえばRS
A暗号方式に用いられるべき乗剰余の演算はこの乗算剰
余演算を繰り返しである。従って、暗号の安全確保のた
めの512ビット程度の長いデータ値に対しその乗算剰余
値を速く求めることが近年特に要望されている。ところ
で、従来乗算剰余値を求めるのには、まず積Ａ・Ｂを計
算した後、これを正数Ｎで除して剰余を求めていたた
め、512ビット程度の整数の乗算剰余演算には1024ビッ
ト程度のレジスタと長い処理時間がかかっていた。そこ
で、乗算と除算を別々に行なわずに一体として実行する
方法が提案されている。つまり、乗算Ａ・Ｂは加算の繰
り返しであるがその加算のたびに除数Ｎとの比較を行な
って加算結果がＮより大きかったらＮを減ずる操作を行
なう方法である。これをＣ言語のプログラムで表わすと
次のようになる。（A,B,N共に512ビットの場合を例に上
げている） for（Ｓ＝ｉ＝0;i〈512;i＋＋） ｛ Ｓ＝Ｓ＋Ａ＊bi; …（１） if（Ｓ〉＝Ｎ）Ｓ＝Ｓ−N; …（２） Ａ＝２＊A; …（３） if（Ａ〉＝Ｎ）Ａ＝Ａ−N; …（４） ｝ 但し、Ｂ＝b511＊2511＋b510＊2510＋……＋b1＊２＋
b0（bi＝０または１）とする。
第４図はこの演算を実現する乗算剰余演算装置の構成
図を示している。
図を示している。
101、102はそれぞれ値Ｓ、Ａを格納するレジスタ、10
3は値Ｂを初期値とし、クロックが与えられると右に１
ビットシフトするシフトレジスタ、104はシフトレジス
タ103の最下位ビットbiを用いて（１）の演算を行なう
加算器、105は（２）の演算Ｓ＝Ｓ−Ｎを行なう加算
器、106は105の演算の結果が正ならば105の演算結果Ｓ
−Ｎを、負ならば104の演算結果Ｓを選択する選択回
路、107は前記選択回路の出力を格納する出力レジスタ
である。108は（３）のシフトを行なう１ビット左シフ
タ、109は（４）の演算Ａ＝Ａ−Ｎを行なう加算器、110
は109の演算の結果が正ならば109の演算結果Ａ−Ｎを、
負ならば108のシフタの出力値Ａを選択する選択回路、1
11は前記選択回路110の出力を格納する出力レジスタで
ある。
3は値Ｂを初期値とし、クロックが与えられると右に１
ビットシフトするシフトレジスタ、104はシフトレジス
タ103の最下位ビットbiを用いて（１）の演算を行なう
加算器、105は（２）の演算Ｓ＝Ｓ−Ｎを行なう加算
器、106は105の演算の結果が正ならば105の演算結果Ｓ
−Ｎを、負ならば104の演算結果Ｓを選択する選択回
路、107は前記選択回路の出力を格納する出力レジスタ
である。108は（３）のシフトを行なう１ビット左シフ
タ、109は（４）の演算Ａ＝Ａ−Ｎを行なう加算器、110
は109の演算の結果が正ならば109の演算結果Ａ−Ｎを、
負ならば108のシフタの出力値Ａを選択する選択回路、1
11は前記選択回路110の出力を格納する出力レジスタで
ある。
以上のように構成された従来の乗算剰余演算装置にお
いて、図中点線112で囲った部分は前記の（１）と
（２）の演算を行ない、点線113で囲った部分は前記の
（３）と（４）の演算を行なう。点線112と113は並行し
て処理を行ない、各々512回繰り返す。その結果、出力
レジスタ107にはＡ・Ｂ modNが格納されている。
いて、図中点線112で囲った部分は前記の（１）と
（２）の演算を行ない、点線113で囲った部分は前記の
（３）と（４）の演算を行なう。点線112と113は並行し
て処理を行ない、各々512回繰り返す。その結果、出力
レジスタ107にはＡ・Ｂ modNが格納されている。
発明が解決しようとする問題点 しかしながら上記のような構成では，点線112の処理
内で加算器104と105をとおるパスがクリティカルパスと
なるため、512ビット幅の加算にかかる時間をΔとする
と、１回のループ内の処理時間は２Δである。結果Ａ・
Ｂ modNを求めるにはこれを512回繰り返すので（２
Δ）＊512＝1024Δの処理時間が必要である。しかしな
がら、この乗算剰余演算を繰り返してべき乗剰余の演算
を行ない、RSA暗号処理に用いると考えたときこの処理
時間では十分でない。実際、512ビット幅の加算器を４
ビット毎の桁上げ先見回路を用いて構成したときΔはお
よそ100nsecである。べきの数を512ビットであるべき乗
剰余演算には最大1024回の乗算剰余の演算が必要であ
り、このことよりRSA暗号の処理時間は約5kbpsとなる。
内で加算器104と105をとおるパスがクリティカルパスと
なるため、512ビット幅の加算にかかる時間をΔとする
と、１回のループ内の処理時間は２Δである。結果Ａ・
Ｂ modNを求めるにはこれを512回繰り返すので（２
Δ）＊512＝1024Δの処理時間が必要である。しかしな
がら、この乗算剰余演算を繰り返してべき乗剰余の演算
を行ない、RSA暗号処理に用いると考えたときこの処理
時間では十分でない。実際、512ビット幅の加算器を４
ビット毎の桁上げ先見回路を用いて構成したときΔはお
よそ100nsecである。べきの数を512ビットであるべき乗
剰余演算には最大1024回の乗算剰余の演算が必要であ
り、このことよりRSA暗号の処理時間は約5kbpsとなる。
（算出： Ａ・Ｂ modNの処理時間＝100nsec＊1024 ME modNの処理時間＝100nsec＊1024＊1024 １ビットあたりの処理時間＝100nsec＊1024＊1024/512 １秒あたりの処理ビット数 ＝（100nsuc＊1024＊1024/512）-3＝4.88kbps） 本発明はかかる点に鑑み,2次のブースを用いて被乗数
Ｂを２ビットずつ処理して、そのうえ１回のループ内で
の処理時間をΔとすることにより従来の４倍の処理速度
を持つ乗算剰余演算装置を提供することを目的とする。
Ｂを２ビットずつ処理して、そのうえ１回のループ内で
の処理時間をΔとすることにより従来の４倍の処理速度
を持つ乗算剰余演算装置を提供することを目的とする。
問題点を解決するための手段 本発明は、A,B,Nを正数とするとき、Ａ・Ｂ modN
（‘Ａ modN'の記述はＡをＮで除した時の剰余を表わ
すものとする）を計算する乗算剰余演算装置であって、
Ａを格納する第１のレジスタと、第１のレジスタの内容
であるＡを入力としてAP＝２ Ａ modNを計算する第１
の演算部と、第１の演算部の出力であるAPを格納し、そ
の内容を第１のレジスタに出力する第２のレジスタと、
第１の演算と並行に、Ｎの剰余類上でAPと同値な負の値
ANを第１のレジスタの内容であるＡを用いて計算する第
２の演算部と、第２の演算部の出力であるANを格納する
第３のレジスタと、２つの入力端を持ち、それらの加算
をおこなう第３の演算部と、第３の演算部の出力値を格
納する第４のレジスタと、前記第４のレジスタの内容を
格納し、その内容を第３の演算部の一方の入力端に対し
て出力する第５のレジスタと、正数Ｂを格納するシフト
レジスタと、前記シフトレジスタの内容であるＢの値を
入力とし、前記第３の演算部の制御信号を生成する２次
のブースのエンコーダ部と、前記第４のレジスタの符号
と、前記２次のブースのエンコーダ部の出力制御信号を
用いて前記第２のレジスタに格納されている値AP、また
は第３のレジスタに格納されている値ANの何れかを選択
して、前記第３の演算部の他方の入力端に供給する選択
部を備えたことを特徴とする乗算剰余演算装置である。
（‘Ａ modN'の記述はＡをＮで除した時の剰余を表わ
すものとする）を計算する乗算剰余演算装置であって、
Ａを格納する第１のレジスタと、第１のレジスタの内容
であるＡを入力としてAP＝２ Ａ modNを計算する第１
の演算部と、第１の演算部の出力であるAPを格納し、そ
の内容を第１のレジスタに出力する第２のレジスタと、
第１の演算と並行に、Ｎの剰余類上でAPと同値な負の値
ANを第１のレジスタの内容であるＡを用いて計算する第
２の演算部と、第２の演算部の出力であるANを格納する
第３のレジスタと、２つの入力端を持ち、それらの加算
をおこなう第３の演算部と、第３の演算部の出力値を格
納する第４のレジスタと、前記第４のレジスタの内容を
格納し、その内容を第３の演算部の一方の入力端に対し
て出力する第５のレジスタと、正数Ｂを格納するシフト
レジスタと、前記シフトレジスタの内容であるＢの値を
入力とし、前記第３の演算部の制御信号を生成する２次
のブースのエンコーダ部と、前記第４のレジスタの符号
と、前記２次のブースのエンコーダ部の出力制御信号を
用いて前記第２のレジスタに格納されている値AP、また
は第３のレジスタに格納されている値ANの何れかを選択
して、前記第３の演算部の他方の入力端に供給する選択
部を備えたことを特徴とする乗算剰余演算装置である。
作用 本発明は前記した構成により、ブースのエンコーダを
用いて被乗数Ｂを２ビットずつ処理し、そのうえ１回の
ループ内では第１、第２、第３の演算部が完全に並行し
て動作することにより処理時間がΔとなる。従って、本
発明の乗算剰余演算装置は従来の４倍の処理速度を持
つ。
用いて被乗数Ｂを２ビットずつ処理し、そのうえ１回の
ループ内では第１、第２、第３の演算部が完全に並行し
て動作することにより処理時間がΔとなる。従って、本
発明の乗算剰余演算装置は従来の４倍の処理速度を持
つ。
実施例 第１図は本発明の一実施例における乗算剰余演算装置
の構成図を示すものである。この実施例では、Ａ、Ｂ、
Ｎ共に符号無しの512ビットの場合を説明する。
の構成図を示すものである。この実施例では、Ａ、Ｂ、
Ｎ共に符号無しの512ビットの場合を説明する。
１は513ビットのＡレジスタ、２はＡレジスタの値を
２ビット左にシフトするシフタ、３は15ワード（１ワー
ドは512ビット）のメモリである。なお、メモリの内容
についてはその動作の説明のなかで説明する。４は513
ビット幅の加算器、５は‘−8N'の値を格納しているレ
ジスタ、６は516ビット幅の加算器である。７、８はそ
れぞれ加算器４、６の出力と乗数Ａとのいずれかを選択
する選択回路、９、10は前記選択回路７、８の選択した
値を格納するAPレジスタとANレジスタである。11は被乗
数Ｂを格納し、クロックが与えられると２ビット右にシ
フトするシフトレジスタ、12は前記シフトレジスタ11の
下位３ビット（下位からbi,bi＋1,bi＋２とあらわす）
を用いて、制御線S0,S1,S2を生成するブースのエンコー
ダである。13は前記APレジスタ、ANレジスタに接続して
そのいずれかを選択する選択回路、14は前記ブースのエ
ンコーダ12の出力制御線S0が‘1'のときに、前記選択回
路13の出力を１ビット左シフトする１ビット左シフタ、
15は前記ブースのエンコーダの出力制御線S1が‘1'のと
きに前記１ビットシフタ14の出力の１の補数をとるEOR
ゲート、16は前記ブースのエンコーダ12の出力制御線S1
を桁上げ信号とし、EORゲートの出力と入力レジスタ17
（Ｉレジスタ）の値を加算する加算器、18は前記ブース
のエンコーダ12の出力制御信号S2が‘1'のときに前記加
算器の出力を格納するＳレジスタであり、前記Ｉレジス
タ17に接続している。19はＳレジスタの最上位ビットと
前記ブースのエンコーダ12の出力制御信号S1の排他的論
理和を求め、選択回路13を制御するゲートである。
２ビット左にシフトするシフタ、３は15ワード（１ワー
ドは512ビット）のメモリである。なお、メモリの内容
についてはその動作の説明のなかで説明する。４は513
ビット幅の加算器、５は‘−8N'の値を格納しているレ
ジスタ、６は516ビット幅の加算器である。７、８はそ
れぞれ加算器４、６の出力と乗数Ａとのいずれかを選択
する選択回路、９、10は前記選択回路７、８の選択した
値を格納するAPレジスタとANレジスタである。11は被乗
数Ｂを格納し、クロックが与えられると２ビット右にシ
フトするシフトレジスタ、12は前記シフトレジスタ11の
下位３ビット（下位からbi,bi＋1,bi＋２とあらわす）
を用いて、制御線S0,S1,S2を生成するブースのエンコー
ダである。13は前記APレジスタ、ANレジスタに接続して
そのいずれかを選択する選択回路、14は前記ブースのエ
ンコーダ12の出力制御線S0が‘1'のときに、前記選択回
路13の出力を１ビット左シフトする１ビット左シフタ、
15は前記ブースのエンコーダの出力制御線S1が‘1'のと
きに前記１ビットシフタ14の出力の１の補数をとるEOR
ゲート、16は前記ブースのエンコーダ12の出力制御線S1
を桁上げ信号とし、EORゲートの出力と入力レジスタ17
（Ｉレジスタ）の値を加算する加算器、18は前記ブース
のエンコーダ12の出力制御信号S2が‘1'のときに前記加
算器の出力を格納するＳレジスタであり、前記Ｉレジス
タ17に接続している。19はＳレジスタの最上位ビットと
前記ブースのエンコーダ12の出力制御信号S1の排他的論
理和を求め、選択回路13を制御するゲートである。
以上のように構成された本実施例の乗算剰余演算装置
について，以下その動作を説明する。
について，以下その動作を説明する。
まず、この実施例の動作を説明する前に２次のブース
のエンコーダを用いた乗算剰余演算について説明する。
２次のブースのエンコーダについては、たとえば日経エ
レクロニクス（1978.5.29）の解説記事「LSI化が進む並
列演算方式による乗算器の回路方式を見る」などに詳し
く示される。結果だけ紹介すると、次の操作によってＡ
・Ｂ（A,Bともに512ビットとする）を求める方法であ
る。Ｃ言語風に表現する。
のエンコーダを用いた乗算剰余演算について説明する。
２次のブースのエンコーダについては、たとえば日経エ
レクロニクス（1978.5.29）の解説記事「LSI化が進む並
列演算方式による乗算器の回路方式を見る」などに詳し
く示される。結果だけ紹介すると、次の操作によってＡ
・Ｂ（A,Bともに512ビットとする）を求める方法であ
る。Ｃ言語風に表現する。
for（ｉ＝Ｓ＝0;i〈512;i＋＋２） ・・・（11） ｛ Ｓ＝Ｓ＋（bi＋bi+1−２＊bi+2）＊A; ・・・（12） Ａ＝４＊Ａ ・・・（13） ｝ 但し、Ｂ＝b511＊2511＋b510＊2510＋……＋b1＊２＋
b0（bi＝０または１）とする。
b0（bi＝０または１）とする。
ブースのエンコーダを用いる方法は、被乗数Ｂを下位
から重複して３ビットずつ処理する（（b0,b1,b2）、
（b2,b3,b4）、（b4,b5,b6）…と処理を行なっていくと
言う意味）ため、（12）、（13）の演算を256回繰り返
して結果Ｓを出力する。被乗数Ｂの各ビットによる（1
2）式の処理を第２図に示す。
から重複して３ビットずつ処理する（（b0,b1,b2）、
（b2,b3,b4）、（b4,b5,b6）…と処理を行なっていくと
言う意味）ため、（12）、（13）の演算を256回繰り返
して結果Ｓを出力する。被乗数Ｂの各ビットによる（1
2）式の処理を第２図に示す。
このブースのエンコーダを用いて乗算剰余を求める場
合の操作を同じくＣ言語風に表現すると次のようにな
る。
合の操作を同じくＣ言語風に表現すると次のようにな
る。
for（ｉ＝Ｓ＝0;i〈512;i＋＋２） ・・・（14） ｛ Ｓ＝Ｓ＋（bi-1＋bi−２＊bi+1）＊Ａ（mod N）； ・・
（15） Ａ＝４＊Ａ（mod N）； ・・（16） ｝ 但し、Ｂ＝b511＊2511＋b510＊2510＋……＋b1＊２＋
b0（bi＝０または１）とする。
（15） Ａ＝４＊Ａ（mod N）； ・・（16） ｝ 但し、Ｂ＝b511＊2511＋b510＊2510＋……＋b1＊２＋
b0（bi＝０または１）とする。
ところがこれでは、（15）式の累算を行なうたびにmo
dNの操作を行なう必要があり、１回のループでの処理時
間が長くかかる。
dNの操作を行なう必要があり、１回のループでの処理時
間が長くかかる。
そこで次に、ループ内では補正する必要がない本発明
の方法を説明する。本発明の方式では上記（16）のＡ
（０＜Ａ以降これをAPと表わす）と同じ剰余類上の負の
値（ANと表わす）を用意しておき、そこまでの累算結果
の符号によりそのどちらかを選んでＳに累算する。この
ことによりループ内でいちいちmodNの操作を行なうこと
なくＳの値をある範囲内に制限することができる。Ｃ言
語風に表現すると次のようになる。
の方法を説明する。本発明の方式では上記（16）のＡ
（０＜Ａ以降これをAPと表わす）と同じ剰余類上の負の
値（ANと表わす）を用意しておき、そこまでの累算結果
の符号によりそのどちらかを選んでＳに累算する。この
ことによりループ内でいちいちmodNの操作を行なうこと
なくＳの値をある範囲内に制限することができる。Ｃ言
語風に表現すると次のようになる。
for（AP＝AN＝A,i＝Ｓ＝0;i〈512;i＋＋２） ・・・（17） ｛ Ａ＝AP; ・・・（18） if（（bi＋bi+1−２＊bi+2）＝＝０）Ｓ＝S; ・・・（19） else if（（sign（Ｓ）sign（（bi＋bi+1−２＊bi+2） ＝＝１） ・・・（20） Ｓ＝Ｓ＋bi＋bi+1−２＊bi+2）＊AP; ・・・（21） else S＝Ｓ＋（bi＋bi+1−２＊bi+2）＊AN; ・・・（22） AP＝４＊Ａ（mod N）； ・・・（23） AN＝４＊Ａ−８＊N; ・・・（24） ｝ このプログラムは次の特徴を持っている。
C1.正の値APと負の値ANをＡから並列に計算して用意す
る。（AP,ANを累算値と称する） APとANの関係は式で表わすと次のように表わせる。
る。（AP,ANを累算値と称する） APとANの関係は式で表わすと次のように表わせる。
AP＝AN modN AN＜０＜＝AP C2.そこまでの累算の結果Ｓが‘正’でブースのエンコ
ーダが累算の演算を‘減算’と指定するとき （（bi,bi+1,bi+2）＝（0,0,1）（1,0,1）（0,1,1）：
第２図参照） 正の値APを累算値として選択する。ブースのエンコー
ダが累算の演算を‘加算’と指定するとき （bi,bi+1,bi+2）＝（1,0,0）（0,1,0）（1,1,0）：第
２図参照） 負の値ANを累算値として選択する。この選択を行なっ
て、‘正’のＳに負の値を足しこむことにより累算の結
果がそれ以上増加しないようにする。
ーダが累算の演算を‘減算’と指定するとき （（bi,bi+1,bi+2）＝（0,0,1）（1,0,1）（0,1,1）：
第２図参照） 正の値APを累算値として選択する。ブースのエンコー
ダが累算の演算を‘加算’と指定するとき （bi,bi+1,bi+2）＝（1,0,0）（0,1,0）（1,1,0）：第
２図参照） 負の値ANを累算値として選択する。この選択を行なっ
て、‘正’のＳに負の値を足しこむことにより累算の結
果がそれ以上増加しないようにする。
C3.そこまでの累算の結果Ｓが‘負’でブースのエンコ
ーダが累算の演算を‘減算’と指定するとき （（bi,bi+1,bi+2）＝（0,0,1）（1,0,1）（0,1,1）：
第２図参照） 負の値ANを累算値として選択する。ブースのエンコー
ダが累算の演算を‘加算’と指定するとき （bi,bi+1,bi+2）＝（1,0,0）（0,1,0）（1,1,0）：第
２図参照） 正の値APを累算値として選択する。この選択を行なっ
て、‘負’のＳに正の値を足しこむことにより累算の結
果がそれ以上減少しないようにする。
ーダが累算の演算を‘減算’と指定するとき （（bi,bi+1,bi+2）＝（0,0,1）（1,0,1）（0,1,1）：
第２図参照） 負の値ANを累算値として選択する。ブースのエンコー
ダが累算の演算を‘加算’と指定するとき （bi,bi+1,bi+2）＝（1,0,0）（0,1,0）（1,1,0）：第
２図参照） 正の値APを累算値として選択する。この選択を行なっ
て、‘負’のＳに正の値を足しこむことにより累算の結
果がそれ以上減少しないようにする。
次に前記（17）から（24）の動作の実現を本実施例の
構成図（第１図）上で説明する。
構成図（第１図）上で説明する。
D1.（初期設定）選択回路7,8により乗数ＡをAPレジスタ
９とANレジスタ10にロードする。Ｂレジスタ11には被乗
数Ｂをロードし、Ｓレジスタはクリアする。なお、選択
回路7,8は初期設定のときのみに乗数Ａを選択し、それ
以外のときは加算器4,6の結果を選択する。
９とANレジスタ10にロードする。Ｂレジスタ11には被乗
数Ｂをロードし、Ｓレジスタはクリアする。なお、選択
回路7,8は初期設定のときのみに乗数Ａを選択し、それ
以外のときは加算器4,6の結果を選択する。
D2.・ブースのエンコーダ12は被乗数Ｂの下位３ビット
をデコードして制御信号S0,S1,S2を出力する。第２図に
並べて制御信号の生成を示す（第３図）。
をデコードして制御信号S0,S1,S2を出力する。第２図に
並べて制御信号の生成を示す（第３図）。
Ｂは制御信号を生成した後右に２ビットシフトする。
・第３図から分かるとおり、S1は（20）の‘sigh（bi＋
bi+1−２＊bi+2）’を示している。よって、（20）式の
条件を判定しているゲート19の出力が‘1'のときに選択
回路13はAPレジスタ９の値を選択し、‘0'のときはANレ
ジスタ10の値を選択する。
bi+1−２＊bi+2）’を示している。よって、（20）式の
条件を判定しているゲート19の出力が‘1'のときに選択
回路13はAPレジスタ９の値を選択し、‘0'のときはANレ
ジスタ10の値を選択する。
・S0が‘1'のときは１ビットシフタ14を動作させて選択
回路13で選択した値（APまたはAN）を２倍する。また、
S1をEORゲート15と加算器16への桁上げに入力すること
によりS1が‘0'のときは加算を‘1'のときは減算を行
う。なお、（19）式で示した操作はS2の制御信号をＳレ
ジスタの書き込み許可端子（ライトイネーブル:We）に
入力してＳレジスタの更新を禁止して実現している。
回路13で選択した値（APまたはAN）を２倍する。また、
S1をEORゲート15と加算器16への桁上げに入力すること
によりS1が‘0'のときは加算を‘1'のときは減算を行
う。なお、（19）式で示した操作はS2の制御信号をＳレ
ジスタの書き込み許可端子（ライトイネーブル:We）に
入力してＳレジスタの更新を禁止して実現している。
D3.（22）の操作は２ビット左シフタ２とメモリ３と加
算器４で実現する。２ビット左シフタの出力値（符号無
し515ビット）を ４＊Ａ＝a514＊2514＋a513＊2513＋…＋a1＊２＋a0（ａ
＝０又は１） と表わす。このとき正数Ｎで除した剰余は次のようにな
る。
算器４で実現する。２ビット左シフタの出力値（符号無
し515ビット）を ４＊Ａ＝a514＊2514＋a513＊2513＋…＋a1＊２＋a0（ａ
＝０又は１） と表わす。このとき正数Ｎで除した剰余は次のようにな
る。
４＊Ａ modN＝（a514＊2514＋a513＊2513 ＋a512＊2512＋a511＋2511mod N） ・・・（25） （a510＊2510＋a509＊2509＋……a0mod N） ・・・（26） ここで数Ｎを2511以上の値とすると、（26）式の値は
Ｎより小さい。（数Ｎをこのように制限することは本質
的なことではない。）（25）式の値を一度に得る一つの
方法は実施例に上げているようにメモリを用いる方法で
ある。メモリ内には（a514,a513,a512,a511）＝（0,0,
0,1）から（1,1,1,1）の15パターンについて（25）式の
値を記憶している。メモリからの出力はすでにmodNの操
作が施されているので（25）式の値はＮより小さい。従
って、（25）と（26）を加算器４で加算した結果APは2N
より小さい。（符号無し513ビット） D4.D3の操作と並行に（24）の処理を行う。D3で説明し
たようにＡ（＝AP）は2Nより小さい正の値である。よっ
て、４＊Ａ−8Nは必ず負でありC1で示したANの条件を満
たしている。（符号付き516ビット） 以上D2からD4の操作にはそれぞれ512ビットほどの加
算の処理が１回ずつ含まれている。D2からD4の加算は加
算器16,4,6を用いて並行に行うことが出来るため１回の
ループ内での処理時間はΔである。D2からD4をそれぞれ
256回繰り返した結果Ｓレジスタ18に−16N〜4Nの範囲の
出力結果が格納されているので、ループを抜けた後、０
〜Ｎの範囲の値に補正すればよい。
Ｎより小さい。（数Ｎをこのように制限することは本質
的なことではない。）（25）式の値を一度に得る一つの
方法は実施例に上げているようにメモリを用いる方法で
ある。メモリ内には（a514,a513,a512,a511）＝（0,0,
0,1）から（1,1,1,1）の15パターンについて（25）式の
値を記憶している。メモリからの出力はすでにmodNの操
作が施されているので（25）式の値はＮより小さい。従
って、（25）と（26）を加算器４で加算した結果APは2N
より小さい。（符号無し513ビット） D4.D3の操作と並行に（24）の処理を行う。D3で説明し
たようにＡ（＝AP）は2Nより小さい正の値である。よっ
て、４＊Ａ−8Nは必ず負でありC1で示したANの条件を満
たしている。（符号付き516ビット） 以上D2からD4の操作にはそれぞれ512ビットほどの加
算の処理が１回ずつ含まれている。D2からD4の加算は加
算器16,4,6を用いて並行に行うことが出来るため１回の
ループ内での処理時間はΔである。D2からD4をそれぞれ
256回繰り返した結果Ｓレジスタ18に−16N〜4Nの範囲の
出力結果が格納されているので、ループを抜けた後、０
〜Ｎの範囲の値に補正すればよい。
以上のように本実施例によれば,2次のブースを用いて
Ｂを２ビットずつ処理し、そのうえ１回のループ内では
３つの加算器を並行に用いて処理時間をΔとする。この
ことにより従来の４倍の処理速度を持つことができる。
Ｂを２ビットずつ処理し、そのうえ１回のループ内では
３つの加算器を並行に用いて処理時間をΔとする。この
ことにより従来の４倍の処理速度を持つことができる。
なお，この実施例において（23）の演算をメモリを用
いて行ったが、たとえば加算器を並行に並べてもよい
し、また、メモリの内容も剰余ではなしに、商を格納し
ていてもよい。
いて行ったが、たとえば加算器を並行に並べてもよい
し、また、メモリの内容も剰余ではなしに、商を格納し
ていてもよい。
発明の効果 従来では３つの加算器をもちながら、これを完全並列
に動作させることができず、１回のループ内では２Δの
処理時間がかかっていた。以上述べたように本発明によ
れば、累算値を正、負の二通り用意し、その何れかを累
算の結果の値がある範囲に入るように選択する。正の値
を用意する部分、負の値を用意する部分、累算の部分の
それぞれに含まれる各１個の加算器（合計３つの加算
器）を完全に並行に動作させて、１回のループ内の処理
時間を従来の1/2にする。そのうえ、２次のブースのエ
ンコーダを用いてループ数を1/2にする。従って本発明
は従来と同じ数の加算器を用いて従来の４倍の処理速度
を持つことができ，その実用的効果は大きい。
に動作させることができず、１回のループ内では２Δの
処理時間がかかっていた。以上述べたように本発明によ
れば、累算値を正、負の二通り用意し、その何れかを累
算の結果の値がある範囲に入るように選択する。正の値
を用意する部分、負の値を用意する部分、累算の部分の
それぞれに含まれる各１個の加算器（合計３つの加算
器）を完全に並行に動作させて、１回のループ内の処理
時間を従来の1/2にする。そのうえ、２次のブースのエ
ンコーダを用いてループ数を1/2にする。従って本発明
は従来と同じ数の加算器を用いて従来の４倍の処理速度
を持つことができ，その実用的効果は大きい。
第１図は本発明における一実施例の乗算剰余演算装置の
構成図、第２図、第３図はブースのエンコーダの説明
図、第４図は従来の乗算剰余演算装置の構成図である。 １……Ａレジスタ、２……２ビット左シフト、３……メ
モリ、4,6,16……加算器、５……−8Nレジスタ、7,8,13
……選択回路、９……APレジスタ、10……ANレジスタ、
11……Ｂシフトレジスタ、12……ブースのエンコーダ、
14……１ビット左シフタ、17……Ｉレジスタ、18……Ｓ
レジスタ。
構成図、第２図、第３図はブースのエンコーダの説明
図、第４図は従来の乗算剰余演算装置の構成図である。 １……Ａレジスタ、２……２ビット左シフト、３……メ
モリ、4,6,16……加算器、５……−8Nレジスタ、7,8,13
……選択回路、９……APレジスタ、10……ANレジスタ、
11……Ｂシフトレジスタ、12……ブースのエンコーダ、
14……１ビット左シフタ、17……Ｉレジスタ、18……Ｓ
レジスタ。
Claims (1)
- 【請求項１】ａ、ｂ、Ｎを正数とするとき、ａ・b modN
（‘a modN'の記述はａをＮで除した時の剰余を表わす
ものとする）を計算する乗算剰余演算装置であって、初
期設定でａを格納する第１のレジスタと、この第１のレ
ジスタの内容をＡとするときＡを入力としてAP＝2 A mo
dNを計算する第１の演算部と、この第１の演算部の出力
であるAPを格納し、APを前記第１のレジスタに接続する
第２のレジスタと、前記第１のレジスタの内容であるＡ
を用いて、Ｎの剰余類上でAPと同値な負の値ANを、前記
第１の演算と並行に計算する第２の演算部と、この第２
の演算部の出力であるANを格納する第３のレジスタと、
２つの入力端を持ち、一方の入力端に他方の入力端の２
倍の値を加算または減算する、１倍の値を加算または減
算する、あるいは一方の入力端をそのまま出力する第３
の演算部と、この第３の演算部の出力値を格納する第４
のレジスタと、前記第４のレジスタの格納値を、前記第
３の演算部の一方の入力端に接続する第５のレジスタ
と、前記第２のレジスタに格納されている値APと前記第
３のレジスタに格納されている値ANの何れかを選択し
て、前記第３の演算部の他方の入力端に供給する選択部
と、初期設定で前記正数ｂを格納するシフトレジスタ
と、前記シフトレジスタの定まったビット位置の３ビッ
トを入力として制御信号を生成する２次ブースのエンコ
ーダ部を備え、前記２次ブースのエンコーダ部の出力で
ある制御信号は、前記第３の演算部の演算を制御し、ま
た、前記制御信号と前記第４のレジスタの符号を用いて
前記選択部を制御することを特徴とする乗算剰余演算装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62074693A JP2553548B2 (ja) | 1987-03-27 | 1987-03-27 | 乗算剰余演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62074693A JP2553548B2 (ja) | 1987-03-27 | 1987-03-27 | 乗算剰余演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63240219A JPS63240219A (ja) | 1988-10-05 |
| JP2553548B2 true JP2553548B2 (ja) | 1996-11-13 |
Family
ID=13554562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62074693A Expired - Fee Related JP2553548B2 (ja) | 1987-03-27 | 1987-03-27 | 乗算剰余演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553548B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0365723A (ja) * | 1989-08-03 | 1991-03-20 | Matsushita Electric Ind Co Ltd | 並列乗算回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3980874A (en) * | 1975-05-09 | 1976-09-14 | Burroughs Corporation | Binary to modulo M translation |
| JPS6034131A (ja) * | 1983-08-04 | 1985-02-21 | Tokiwadou Seika Kk | アロエ入りかりんとう製造法 |
| JPS60205746A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 配列乗算器 |
| JPS63200233A (ja) * | 1987-02-16 | 1988-08-18 | Fujitsu Ltd | 高速並列乗除計算機 |
-
1987
- 1987-03-27 JP JP62074693A patent/JP2553548B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63240219A (ja) | 1988-10-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |