JP2002236581A - 演算回路、演算方法、及びプログラム記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、複数桁からなる被乗数と１桁の乗
数との乗算を含む演算を従来よりも高速に実行する、従
来よりも小規模な演算回路を提供する。 【解決手段】 演算回路１００において、乗算回路１８
１は、被乗数Ａの１つの桁ａ_iと乗数ｂとを乗じて２桁
の積を算出する。加算回路１８４は、前記積の下１桁
と、レジスタ１８２に記憶されている数と、レジスタ１
８３に記憶されている数とを加算し、（Ａ×ｂ）の１つ
の桁と桁上がり値とを算出する。レジスタ１８２は、初
期値として０を保持し、前記加算が行われた場合に、前
記積の上１桁を記憶する。レジスタ１８３は、初期値と
して０を保持し、前記桁上がり値を記憶する。制御回路
１９０は、前述した各構成要素に対しタイミングクロッ
クを含む制御信号を出力することにより、被乗数Ａの各
桁について前述の動作を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、演算回路に関し、
特に、複数桁からなる被乗数と１桁の乗数との乗算を含
む演算を行う演算回路に関する。

【０００２】

【従来の技術】複数桁からなる多倍精度数を対象とする
多倍精度演算は、近年、情報の暗号処理において、情報
の秘匿と認証を行うために広く用いられ、特にインター
ネットを介して通信される情報や、ＩＣカード等の記録
媒体に記録される情報の安全性の向上に寄与している。

【０００３】この結果、今日では、インターネット通信
を行うパーソナルコンピュータ、携帯情報端末、及び携
帯電話等から、ＩＣカード等の記録媒体に至るまで、多
岐にわたるプラットフォームにおいて前記多倍精度演算
が行われている。図１１は、多倍精度演算回路の一例と
して、多倍精度の被乗数と単精度の乗数との乗算を行う
従来の演算回路９００のブロック図を示している。

【０００４】演算回路９００は、特開平１１−２１２４
５６号公報「モンゴメリ法による乗算剰余計算装置」に
開示された回路の主要部に相当し、暗号方式の一種類で
あるＲＳＡ（Rivest，Shamir，Adleman）暗号を用いた
暗号処理において、モンゴメリのアルゴリズムを実行す
る回路の主要部を構成する。なお、モンゴメリのアルゴ
リズムの詳細について、文献(1) Peter L. Mongomery，
“Modular Multiplication Without Trial Divisio
n”，MATHEMATICS OF COMPUTATION，VOLUME44，NUMBER1
70，APRIL，1985，PAGES519-521、文献(2) Menezes，va
n Oorschot，Vanstone，“HANDBOOK of APPLIED CRYPTO
GRAPHY”，CRC Press，Inc．，1997，p.600-603に述べ
られているため、ここでは説明を省略する。

【０００５】演算回路９００は、レジスタ９１０、レジ
スタ９２０、乗算回路９８１、加算回路９８４、レジス
タ９８２、レジスタ９４０、及び制御回路９９０から構
成される。レジスタ９１０は、複数桁からなる被乗数を
記憶しており、制御回路９９０からの制御信号に従って
前記被乗数の各桁を順次乗算回路９８１に出力する。レ
ジスタ９２０は、１桁の乗数を記憶しており、前記乗数
を乗算回路９８１に出力する。

【０００６】乗算回路９８１は、レジスタ９１０から順
次入力される前記桁に、レジスタ９２０から入力される
乗数を乗じ、２桁の乗算結果を加算回路９８４に順次出
力する。加算回路９８４は、乗算回路９８１の乗算結果
と、レジスタ９８２に記憶されている前回の加算結果の
上位桁との加算を順次行い、２桁の加算結果を算出す
る。

【０００７】レジスタ９８２（以降、ＲＨレジスタと称
する）は、算出された加算結果の上位桁を記憶し、レジ
スタ９４０は、算出された加算結果の下位桁を制御回路
９９０からの制御信号により指示された桁に順次記憶す
る。この加算結果の上位桁は、下位桁の加算から生じた
桁上がりを含んでいる。制御回路９９０は、前述した各
構成要素に対しタイミングクロックを含む制御信号を出
力することにより、前述の動作を進行させる。

【０００８】前記桁は、演算の処理単位であると共に、
数の精度の単位であり、１桁の数が単精度数に相当し、
複数桁からなる数が多倍精度数に相当する。以降、単精
度数、すなわち１桁がｋビットで表されるものとして説
明する。図１２は、加算回路９８４の構成の一具体例を
示している。加算回路９８４は、Ａ_k-1…Ａ₀のｋビット
からなる入力Ａと、Ｂ_2k-1…Ｂ₀の２ｋビットからなる
入力Ｂとを受け取り、Ａ₀及びＢ₀をハーフアダーにより
加算して加算結果Ｓ₀を生成し、Ａ₁…Ａ_k-1及びＢ₁…Ｂ
_k-1のそれぞれ対応するビットを下位ビットからの桁上
がりと共にフルアダーにより加算して加算結果Ｓ₁…Ｓ
_k-1を生成し、Ｂ_k…Ｂ_2k-1と下位ビットからの桁上がり
とをそれぞれハーフアダーにより加算して加算結果Ｓ_k
…Ｓ_2k-1を生成する。

【０００９】この例において、加算回路９８４は、ｋ＋
１個のハーフアダーとｋ−１個のフルアダーとから構成
され、（２ｋ−１）ビットのキャリー伝播遅延を有す
る。図１３は、５桁の被乗数ａ₄ａ₃ａ₂ａ₁ａ₀と１桁の
乗数ｂとを乗算する場合の演算回路９００の処理手順５
５０を、一例として示している。同図において、行５５
１はタイミングクロックを基準とした経過時間、行５５
２は乗算回路９８１の入力Ａに入力される被乗数の桁、
行５５３は乗算回路９８１の入力Ｂに入力される乗数、
行５５４は乗算回路９８１の乗算結果Ｐ^HＰ^Lであって、
かつ加算回路９８４の入力Ｂ、行５５５はＲＨレジスタ
の内容であって、かつ加算回路９８４の入力Ａ、行５５
６は加算回路９８４の加算結果の上位桁Ｓ^H、行５５７
は加算回路９８４の加算結果の下位桁Ｓ^L、行５５８は
直前のクロックにおける加算結果の下位桁Ｓ^Lを記憶す
るレジスタ９４０の桁を、それぞれタイミングクロック
毎に示している。

【００１０】同図中の記号φは値０を意味し、以降同義
で用いる。また、表記ａ₀×ｂ（→ｘ₀）はａ₀×ｂの乗
算結果をｘ₀と称することを意味し、以降同義で用い
る。以下、処理手順５５０を詳細に説明する。 （１）ＲＨレジスタは、初期値φを記憶している。第１
クロックにおいて、レジスタ９１０は、制御回路９９０
から入力された制御信号に従って桁ａ₀を出力し、乗算
回路９８１は、ａ₀×ｂの乗算を行い、加算回路９８４
は、前記乗算の結果ｘ₀とＲＨレジスタの内容φとの加
算を行う。

【００１１】第２クロックの開始時に、レジスタ９４０
は、第１クロックにおける加算の結果ｘ₀の下位桁ｘ₀ ^L
を、制御回路９９０から入力された制御信号に従って桁
ｄ₀に記憶し、ＲＨレジスタは第１クロックにおける加
算結果の上位桁ｘ₀ ^Hを記憶する。 （２）第２クロックにおいて、乗算回路９８１は、ａ₁
×ｂの乗算を行い、加算回路９８４は、前記乗算の結果
ｘ₁とＲＨレジスタの内容ｘ₀ ^Hとの加算を行う。

【００１２】第３クロックの開始時に、レジスタ９４０
は第２クロックにおける加算結果（ｘ₁＋ｘ₀ ^H）の下位
桁（ｘ₁ ^L＋ｘ₀ ^H）を桁ｄ₁に記憶し、ＲＨレジスタは第
２クロックにおける加算の結果の上位桁（ｘ₁ ^H＋ｃ₁）
を記憶する。ここで、ｃ₁は前記加算の下位桁から生じ
た桁上がりである。第３クロックから第５クロックの各
クロックにおいて、それぞれ桁ａ₂、ａ₃、ａ₄に対し同
様の処理を繰り返し、第４クロックから第６クロックの
開始時に、レジスタ９４０は、それぞれの加算結果の下
位桁を桁ｄ₂、ｄ₃、ｄ₄に記憶する。 （３）第６クロックにおいて、レジスタ９１０は、出力
を抑制するための制御信号を制御回路９９０から入力さ
れることにより値φを出力し、乗算回路９８１は、φ×
ｂの乗算を行い、加算回路９８４は、前記乗算の結果φ
と、ＲＨレジスタに記憶されている第５クロックにおけ
る加算結果の上位桁（ｘ₄ ^H＋ｃ₄）とを加算し、レジス
タ９４０は桁ｄ₅に前記加算結果（ｘ₄ ^H＋ｃ₄）を記憶す
る。

【００１３】図１４は、５桁の被乗数ａ₄ａ₃ａ₂ａ₁ａ₀
と１桁の乗数ｂとを筆算により乗算した場合を示す模式
図である。前記処理手順５５０において説明した各数に
対応する数に同一の記号を付すことにより、筆算と前記
処理手順５５０との対応関係を示している。上記説明し
たように、従来の演算回路９００は、一適用例として暗
号回路の主要部を構成し、前述した処理手順に従って多
倍精度の被乗数と単精度の乗数との乗算を実行する。

【００１４】

【発明が解決しようとする課題】しかしながら、特に、
前記ＩＣカードに代表されるような、ハードウェア規模
が厳しく制限されるプラットフォームにおいて、暗号回
路の小規模化と暗号処理の高速化との両立に対する強い
要求がある。また、回路規模に対する制約が比較的緩い
プラットフォームにおいても、暗号処理の高速化に対す
る要求があり、前述した従来技術の演算回路を用いた暗
号回路の規模及び動作速度をもっては、前記要求に十分
応えられないという問題がある。

【００１５】上記の問題に鑑み、本発明は、複数桁から
なる被乗数と１桁の乗数との乗算を含む演算を従来より
も高速に実行する、従来よりも小規模な演算回路を提供
することを目的とする。

【００１６】

【課題を解決するための手段】（１）上記問題を解決す
るため、本発明の演算回路は、複数桁からなる数Ａと１
桁の数ｂとの乗算において、前記数Ａの１つの桁ａと前
記数ｂとの積を用いて数（Ａ×ｂ）の１つの桁ｄを算出
する演算回路であって、１桁の数を記憶している第１レ
ジスタと、１ビットの数を記憶している第２レジスタ
と、前記桁ａと前記数ｂとを乗じて２桁からなる積を算
出する乗算回路と、前記算出された積の下１桁と、前記
第１レジスタの内容と、前記第２レジスタの内容とを加
算することにより、前記桁ｄと１ビットの桁上がり値と
を算出する加算回路とを備え、前記第１レジスタは、初
期値として０を保持し、前記加算回路による加算が行わ
れた場合に、前記算出された積の上１桁を記憶し、前記
第２レジスタは、初期値として０を保持し、前記算出さ
れた桁上がり値を記憶することを特徴とする。 （２）また、前記（１）の演算回路において、前記各桁
はｋビット（ｋは正整数）で表され、前記第１レジスタ
は、ｋビットで表された前記１桁の数を記憶し、前記乗
算回路は、ｋビットで表された前記桁ａと、ｋビットで
表された前記数ｂとを乗じて、２ｋビットで表された前
記積を算出し、前記加算回路は、前記積の下ｋビット
と、前記第１レジスタに記憶されているｋビット値と、
前記第２レジスタに記憶されている１ビット値とを加算
することにより、ｋビットで表された前記桁ｄと１ビッ
トの桁上がり値とを算出してもよい。 （３）上記問題を解決するため、本発明の演算回路は、
複数桁からなる数Ｔ、数Ａ、及び数Ｎ、並びに１桁の数
ｂ及び数ｍに対する演算（Ｔ＋Ａ×ｂ＋Ｎ×ｍ）におい
て、前記数Ａの１つの桁と前記数ｂとの積、及び前記数
Ｎの１つの桁と前記数ｍとの積を用いて数（Ｔ＋Ａ×ｂ
＋Ｎ×ｍ）の１つの桁ｄを算出する演算回路であって、
数Ａ及び数Ｎの何れかを選択する第１選択回路と、数ｂ
及び数ｍの何れかを選択する第２選択回路と、１桁の数
を記憶している第１レジスタと、２ビットの数を記憶し
ている第２レジスタと、複数桁からなる数を桁毎に記憶
している第３レジスタと、前記第１選択回路により選択
された数の１つの桁と、前記第２選択回路により選択さ
れた１桁の数とを乗じて、２桁からなる積を算出する乗
算回路と、前記算出された積の下１桁と、前記第１レジ
スタの内容と、前記第２レジスタの内容と、前記乗算さ
れた桁と同一の桁位置において前記第３レジスタに記憶
されている１つの桁とを加算することにより、前記桁ｄ
と２ビットの桁上がり値とを算出する加算回路とを備
え、前記第１レジスタは、初期値として０を保持し、前
記加算回路による加算が行われた場合に、前記算出され
た積の上１桁を記憶し、前記第２レジスタは、初期値と
して０を保持し、前記算出された桁上がり値を記憶し、
前記第３レジスタは、初期値として数Ｔを保持し、前記
加算回路により加算された桁を、前記加算回路の加算結
果により更新し、前記加算回路は、前記第１選択回路に
より前記数Ａが選択され、かつ前記第２選択回路により
前記数ｂが選択されている場合に、前記加算を行うこと
により、数（Ｔ＋Ａ×ｂ）の１つの桁を算出し、その
後、前記第１選択回路により前記数Ｎが選択され、かつ
前記第２選択回路により前記数ｍが選択されている場合
に、前記加算を行うことにより、前記桁ｄを算出するこ
とを特徴とする。 （４）また、前記（３）の演算回路において、前記各桁
はｋビット（ｋは正整数）で表され、前記第１レジスタ
は、ｋビットで表された前記１桁の数を記憶し、前記乗
算回路は、前記第１選択回路により選択されｋビットで
表された前記桁と、前記第２選択回路により選択されｋ
ビットで表された前記桁とを乗じて、２ｋビットで表さ
れた前記積を算出し、前記加算回路は、前記積の下ｋビ
ットと、前記第１レジスタに記憶されているｋビット値
と、前記第２レジスタに記憶されている１ビット値と、
前記第３レジスタに記憶されているｋビットで表された
１つの桁とを加算することにより、ｋビットで表された
加算結果と２ビットの桁上がり値とを算出してもよい。 （５）また、前記（３）の演算回路において、前記加算
回路は、さらに、前記数ｍを算出し、前記演算回路は、
さらに、前記加算回路により算出された数ｍを記憶する
第４レジスタを備え、前記第２選択回路は、前記数ｂ及
び前記第４レジスタに記憶されている数ｍの何れかを選
択してもよい。 （６）上記問題を解決するため、本発明の演算回路は、
複数桁からなる数Ｔ、数Ａ、及び数Ｎ、並びに１桁の数
ｂ及び数ｍに対する演算（Ｔ＋Ａ×ｂ＋Ｎ×ｍ）におい
て、前記数Ａの１つの桁ａと前記数ｂとの積、及び前記
数Ｎの１つの桁ｎと前記数ｍとの積を用いて数（Ｔ＋Ａ
×ｂ＋Ｎ×ｍ）の１つの桁ｄを算出する演算回路であっ
て、前記桁ａと前記数ｂとを乗じて２桁からなる第１積
を算出する第１乗算回路と、前記桁ａと同一の桁位置に
ある前記数Ｎの桁ｎと、前記数ｍとを乗じて２桁からな
る第２積を算出する第２乗算回路と、１桁の数を記憶し
ている第１レジスタと、１桁の数を記憶している第２レ
ジスタと、３ビットの数を記憶している第３レジスタ
と、前記算出された第１積の下１桁と、前記第１レジス
タの内容と、前記算出された第２積の下１桁と、前記第
２レジスタの内容と、前記第３レジスタの内容と、前記
桁ａと同一の桁位置にある前記数Ｔの桁とを加算するこ
とにより、前記桁ｄと３ビットの桁上がり値とを算出す
る加算回路とを備え、前記第１レジスタは、初期値とし
て０を保持し、前記加算回路による加算が行われた場合
に、前記算出された第１積の上１桁を記憶し、前記第２
レジスタは、初期値として０を保持し、前記加算回路に
よる加算が行われた場合に、前記算出された第２積の上
１桁を記憶し、前記第３レジスタは、初期値として０を
保持し、前記算出された桁上がり値を記憶することを特
徴とする。 （７）また、前記（６）の演算回路において、前記各桁
はｋビット（ｋは正整数）で表され、前記第１レジスタ
は、ｋビットで表された前記１桁の数を記憶し、前記第
２レジスタは、ｋビットで表された前記１桁の数を記憶
し、前記第１乗算回路は、ｋビットで表された前記桁ａ
と、ｋビットで表された前記数ｂとを乗じて、２ｋビッ
トで表された前記第１積を算出し、前記第２乗算回路
は、ｋビットで表された前記桁ｎと、ｋビットで表され
た前記数ｍとを乗じて、２ｋビットで表された前記第２
積を算出し、前記加算回路は、前記第１積の下ｋビット
と、前記第１レジスタに記憶されているｋビット値と、
前記第２積の下ｋビットと、前記第２レジスタに記憶さ
れているｋビット値と、前記第３レジスタに記憶されて
いる３ビット値と、前記数Ｔのｋビットで表された１つ
の桁とを加算することにより、ｋビットで表された前記
桁ｄと３ビットの桁上がり値とを算出してもよい。 （８）また、前記（６）の演算回路において、前記加算
回路は、さらに、前記数ｍを算出し、前記演算回路は、
さらに、前記加算回路により算出された数ｍを記憶する
第４レジスタを備え、前記第２乗算回路は、前記桁ｎ
と、前記第４レジスタに記憶されている数ｍとを乗算し
てもよい。 （９）上記問題を解決するため、本発明の演算方法は、
複数桁からなる数Ａと１桁の数ｂとの乗算において、前
記数Ａの１つの桁ａと前記数ｂとの積を用いて数（Ａ×
ｂ）の１つの桁ｄを算出する演算方法であって、１桁の
数を記憶する第１記憶ステップと、１ビットの数を記憶
する第２記憶ステップと、前記桁ａと前記数ｂとを乗じ
て２桁からなる積を算出する乗算ステップと、前記算出
された積の下１桁と、前記第１記憶ステップにおいて記
憶された数と、前記第２記憶ステップにおいて記憶され
た数とを加算することにより、前記桁ｄと１ビットの桁
上がり値とを算出する加算ステップとを有し、前記第１
記憶ステップは、初期値として０を記憶し、前記加算ス
テップによる加算が行われた場合に、前記算出された積
の上１桁を記憶し、前記第２記憶ステップは、初期値と
して０を記憶し、前記算出された桁上がり値を記憶する
ことを特徴とする。 （１０）上記問題を解決するため、本発明の記録媒体
は、複数桁からなる数Ａと１桁の数ｂとの乗算におい
て、前記数Ａの１つの桁ａと前記数ｂとの積を用いて数
（Ａ×ｂ）の１つの桁ｄを算出する演算回路を制御する
プログラムを記憶しているコンピュータ読取り可能な記
録媒体であって、前記プログラムは、１桁の数を記憶す
る第１記憶ステップと、１ビットの数を記憶する第２記
憶ステップと、前記桁ａと前記数ｂとを乗じて２桁から
なる積を算出する乗算ステップと、前記算出された積の
下１桁と、前記第１記憶ステップにおいて記憶された数
と、前記第２記憶ステップにおいて記憶された数とを加
算することにより、前記桁ｄと１ビットの桁上がり値と
を算出する加算ステップとを有し、前記第１記憶ステッ
プは、初期値として０を記憶し、前記加算ステップによ
る加算が行われた場合に、前記算出された積の上１桁を
記憶し、前記第２記憶ステップは、初期値として０を記
憶し、前記算出された桁上がり値を記憶することを特徴
とする。

【００１７】

【発明の実施の形態】（第１の実施の形態）第１の実施
の形態における演算回路は、複数桁からなる被乗数と１
桁の乗数との乗算を行う。（全体構成）図１は、第１の
実施の形態における演算回路の全体構成を示すブロック
図である。

【００１８】演算回路１００は、レジスタ１１０、レジ
スタ１２０、乗算回路１８１、加算回路１８４、レジス
タ１８２、レジスタ１８３、レジスタ１４０、及び制御
回路１９０から構成される。演算回路１００は、具体的
には、特定用途の集積回路として実現されるか、又は、
プロセッサ、プログラムを記憶しているＲＯＭ（Ｒｅａ
ｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、作業用のＲＡＭ（Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のハードウ
ェアにより実現される。後者の場合、前記各構成要素の
機能は、ＲＯＭに記憶されているプログラムをプロセッ
サが実行することにより実現され、各構成要素の間にお
けるデータの受け渡しは、ＲＡＭ等のハードウェアを介
して行われる。

【００１９】レジスタ１１０、レジスタ１２０、及びレ
ジスタ１４０は、従来技術の演算回路９００におけるレ
ジスタ９１０、レジスタ９２０、及びレジスタ９４０
と、それぞれ等価である。乗算回路１８１は、レジスタ
１１０から順次入力される被乗数の各桁と、レジスタ１
２０に記憶されている乗数とを乗じて２桁の乗算結果を
算出し、前記乗算結果の下位桁を加算回路１８４に順次
出力し、上位桁をレジスタ１８２に順次出力する。レジ
スタ１８２は、乗算回路１８１から次の上位桁が出力さ
れる直前に出力されている上位桁を記憶し、加算回路１
８４に出力する。これにより、レジスタ１８２（以降、
ＲＨレジスタと称する）は前記上位桁を遅延して出力す
るため、加算回路１８４には、乗算結果の下位桁と、前
回の乗算結果の上位桁とが入力される。

【００２０】加算回路１８４は、前記入力を、レジスタ
１８３に記憶されている前回の加算から生じた桁上がり
と共に順次加算し、新たな桁上がり値と１桁の和とから
なる加算結果を算出する。レジスタ１８３（以降、ＲＣ
レジスタと称する）は、算出された桁上がり値を記憶す
る。レジスタ１４０は、算出された和を、制御回路１９
０から入力された制御信号により指示された桁に順次記
憶する。

【００２１】制御回路１９０は、前述した各構成要素に
対しタイミングクロックを含む制御信号を出力すること
により、前述の動作を進行させる。前記桁は、従来技術
の説明において述べたように、演算の処理単位であると
共に、数の精度の単位である。以降、単精度数、すなわ
ち１桁がｋビットで表されるものとして説明する。

【００２２】図２は、加算回路１８４の構成の一具体例
を示している。加算回路１８４は、Ａ_k-1…Ａ₀のｋビッ
トからなる入力Ａと、Ｂ_k-1…Ｂ₀のｋビットからなる入
力Ｂと、１ビットの桁上がり値Ｃ_inとを受け取り、
Ａ₀、Ｂ₀、及び入力された桁上がりＣ_inとをフルアダー
により加算して加算結果Ｓ₀を生成し、Ａ₁…Ａ_k-1及び
Ｂ₁…Ｂ_k-1のそれぞれ対応するビットを下位ビットから
の桁上がりと共にフルアダーにより加算して加算結果Ｓ
₁…Ｓ_k-1を生成し、さらに最上位ビットの加算から生じ
た桁上がりＣ_outを出力する。

【００２３】この例において、加算回路１８４は、ｋ個
のフルアダーから構成され、（ｋ−１）ビットのキャリ
ー伝播遅延を有する。図３は、５桁の被乗数ａ₄ａ₃ａ₂
ａ₁ａ₀と１桁の乗数ｂとを乗算する場合の演算回路１０
０の処理手順５１０を、一例として示している。同図に
おいて、行５１１はタイミングクロックを基準とした経
過時間、行５１２は乗算回路１８１の入力Ａに入力され
る被乗数の桁、行５１３は乗算回路１８１の入力Ｂに入
力される乗数、行５１４は乗算回路１８１の乗算結果Ｐ
^HＰ^L、行５１５はＲＨレジスタの内容、行５１６はＲＣ
レジスタの内容、行５１７は加算回路１８４の加算結果
Ｓ、行５１８は加算回路１８４から生じた桁上がりＣ
_out、行５１９は直前のクロックにおける加算結果Ｓを
記憶するレジスタ１４０の桁を、それぞれタイミングク
ロック毎に示している。

【００２４】同図中の記号φは値０を意味し、表記ａ₀
×ｂ（→ｘ₀）はａ₀×ｂの乗算結果をｘ₀と称すること
を意味する。以降、両表記を同義で用いる。以下、処理
手順５１０を詳細に説明する。 （１）ＲＨレジスタ及びＲＣレジスタは、初期値φを記
憶している。第１クロックにおいて、レジスタ１１０
は、制御回路１９０から入力された制御信号に従って桁
ａ₀を出力し、乗算回路１８１は、ａ₀×ｂ（→ｘ₀）の
乗算を行い、加算回路１８４は、乗算結果の下位桁ｘ₀ ^L
及びＲＨレジスタの内容φを、ＲＣレジスタの内容φと
共に加算し、和ｘ₀ ^L及び桁上がりφを算出する。最初の
加算において桁上がりは必ずφである。

【００２５】第２クロックの開始時に、レジスタ１４０
は、第１クロックにおいて算出された和ｘ₀ ^Lを制御回路
１９０から入力された制御信号に従って桁ｄ₀に記憶
し、ＲＣレジスタは桁上がりφを記憶し、ＲＨレジスタ
は、第１クロックにおける乗算結果の上位桁ｘ₀ ^Hを記憶
する。 （２）第２クロックにおいて、乗算回路１８１は、ａ₁
×ｂ（→ｘ₁）の乗算を行い、加算回路１８４は、乗算
結果の下位桁ｘ₁ ^L、及びＲＨレジスタに記憶されている
第１クロックにおける乗算結果の上位桁ｘ₀ ^Hを、ＲＣレ
ジスタの内容φと共に加算し、和（ｘ₁ ^L＋ｘ₀ ^H）及び桁
上がりｃ₁を算出する。

【００２６】第３クロックの開始時に、レジスタ１４０
は第２クロックにおいて算出された和（ｘ₁ ^L＋ｘ₀ ^H）を
桁ｄ₁に記憶し、ＲＣレジスタは桁上がりｃ₁を記憶し、
ＲＨレジスタは、第２クロックにおける乗算結果の上位
桁ｘ₁ ^Hを記憶する。第３クロックから第５クロックま
で、それぞれ桁ａ₂、ａ₃、ａ₄に対し同様の処理を繰り
返し、第４クロックから第６クロックの開始時に、レジ
スタ１４０は、それぞれの加算結果を桁ｄ₂、ｄ₃、ｄ₄
に記憶する。

【００２７】（３）第６クロックにおいて、レジスタ１
１０は、出力を抑制するための制御信号を制御回路１９
０から入力されることにより値φを出力し、乗算回路１
８１は、φ×ｂの乗算を行い、加算回路１８４は、前記
乗算の結果φ、及びＲＨレジスタに記憶されている第５
クロックにおける乗算結果の上位桁ｘ₄ ^Hを、ＲＣレジス
タの内容ｃ₄と共に加算し、和（ｘ₄ ^H＋ｃ₄）及び桁上が
りφを算出する。最後の加算においても桁上がりは必ず
φである。

【００２８】第７クロックの開始時に、レジスタ１４０
は第６クロックにおいて算出された和（ｘ₄ ^H＋ｃ₄）を
桁ｄ₅に記憶する。 （第１のまとめ）上記説明したように、第１の実施の形
態における演算回路１００は、従来の演算回路９００に
対し、１ビットの桁上がり値を記憶するＲＣレジスタが
追加され、さらに、加算回路１８４の内部において、１
個のフルアダーが追加され、ｋ＋１個のハーフアダーが
削減されている。

【００２９】暗号回路に適用される場合、ｋは、回路規
模と処理速度とを勘案して、例えば３２程度に構成され
るため、削減される回路規模が追加される回路規模を上
回り、演算回路１００によって回路規模の縮小が達成さ
れる。また、演算回路１００を構成する加算回路１８４
は、従来の加算回路９８４に対し、キャリー伝播遅延が
（２ｋ−１）ビットから（ｋ−１）ビットに減少してい
るため、より高速に動作する。従って、タイミングクロ
ックの周波数を上げることにより、従来よりも高速に、
同一の乗算を実行できる。 （第２の実施の形態）第２の実施の形態における演算回
路は、前述したモンゴメリ乗算アルゴリズムに従って乗
算剰余演算を実行する。

【００３０】前記アルゴリズムは、正整数Ａ、Ｂ、Ｎ
（０≦Ａ、Ｂ＜Ｎ）の入力に対し、Ｔ＝ＡＢＲ^-1 ｍｏ
ｄ Ｎを出力する。ここで、Ａ、Ｂ、Ｎをｈ桁の２^k進
数で表した場合、Ｒ＝２^khであり、各桁はｋビットで表
される。Ａ、Ｂ、Ｎの各桁をそれぞれ、ａ_i、ｂ_i、ｎ_i
（ｉ＝０…ｈ−１、０が最下位桁）と表記する。

【００３１】前記アルゴリズムは、ｒ＝２^kとおき、予
め算出されたｎ’＝−Ｎ^-1 ｍｏｄｒを用いて、出力Ｔ
を次のように算出する。 Ｔ＝０ ｆｏｒ ｉ＝０ ｔｏ ｈ−１｛ ｍ＝（ｔ₀＋ａ₀×ｂ_i）×ｎ’ ｍｏｄ ｒ Ｔ＝（Ｔ＋Ａ×ｂ_i＋Ｎ×ｍ）／ｒ ｝ ｉｆ Ｔ≧Ｎ ｔｈｅｎ Ｔ＝Ｔ−Ｎ ｒｅｔｕｒｎ（Ｔ） なお、ｒ＝２^kであるため、ｒによる剰余算は下位ｋビ
ット（下位１桁）の抽出処理により実行され、ｒによる
除算はｋビット（１桁）の右シフト処理により実行され
る。 （全体構成）図４は、第２の実施の形態における演算回
路の全体構成を示すブロック図である。

【００３２】演算回路２００は、レジスタ２１０、レジ
スタ２２０、レジスタ２３０、レジスタ２４０、マルチ
プレクサ２８１、マルチプレクサ２８２、乗算回路２８
５、レジスタ２８６、レジスタ２８７、加算回路２８
８、レジスタ２８９、レジスタ２５０、及び制御回路２
９０から構成される。レジスタ２１０（以降、Ｎレジス
タと称する）は、数Ｎを記憶しており、制御回路２９０
からの制御信号に従って数Ｎの各桁ｎ_iを順次マルチプ
レクサ２８１に出力する。レジスタ２２０（以降、Ａレ
ジスタと称する）は、数Ａを記憶しており、制御回路２
９０からの制御信号に従って数Ａの各桁ａ_iを順次マル
チプレクサ２８１に出力する。レジスタ２３０（以降、
Ｂレジスタと称する）は、数Ｂを記憶しており、制御回
路２９０からの制御信号に従って数Ｂの各桁ｂ_iを順次
マルチプレクサ２８２に出力する。レジスタ２４０は、
数ｎ’を記憶しており、数ｎ’をマルチプレクサ２８２
に出力する。

【００３３】マルチプレクサ２８１は、制御回路２９０
からの制御信号に従ってｎ’、ｎ_i及びａ_iの何れかを選
択し、乗算回路２８５に順次出力する。マルチプレクサ
２８２は、制御回路２９０からの制御信号に従ってｂ_i
及びレジスタ２８９の出力の何れかを選択し、乗算回路
２８５に出力する。乗算回路２８５は、マルチプレクサ
２８１（以降、ＭＵＸ１と称する）の出力と、マルチプ
レクサ２８２（以降、ＭＵＸ２と称する）の出力とを乗
じて２桁の乗算結果を算出し、前記乗算結果の下位桁を
加算回路２８８に順次出力し、上位桁をレジスタ２８６
に順次出力する。

【００３４】レジスタ２８６は、乗算回路２８５から次
の上位桁が出力される直前に出力されている上位桁を記
憶し、加算回路２８８に出力する。これにより、レジス
タ２８６（以降、ＲＨレジスタと称する）は前記上位桁
を遅延して出力するため、加算回路２８８には、乗算結
果の下位桁と、前回の乗算結果の上位桁とが入力され
る。

【００３５】加算回路２８８は、乗算結果の下位桁、前
回の乗算結果の上位桁、及びレジスタ２５０からの入力
を、レジスタ２８７に記憶されている前回の加算から生
じた桁上がりと共に順次加算し、２ビットで表される新
たな桁上がり値と、１桁の和とからなる加算結果を算出
する。レジスタ２８７（以降、ＲＣレジスタと称する）
は、算出された桁上がり値を記憶する。レジスタ２５０
（以降、Ｔレジスタと称する）は、算出された和を、制
御回路２９０から入力された制御信号により指示された
桁に順次記憶し、かつ、制御回路２９０から入力された
制御信号により指示された桁を加算回路２８８に出力す
る。

【００３６】加算回路２８８は、さらに、後述する手順
に従って前記数ｍを算出し、レジスタ２８９（以降、Ｒ
Ｍレジスタと称する）は、算出された数ｍを記憶する。
制御回路２９０は、前述した各構成要素に対しタイミン
グクロック及び選択信号を含む制御信号を出力すること
により、前述の動作を進行させる。加算回路２８８は、
ｋビットで表された３つの入力値と２ビットのキャリー
とを加算する４入力加算回路であり、例えば２入力加算
回路を３段接続することにより構成できる。多入力加算
回路は、従来広く知られた技術を用いて構成できるた
め、ここでは詳細な説明を省略する。

【００３７】図５（Ａ）及び（Ｂ）は、前記アルゴリズ
ムにおける繰り返し処理の一つの回において、数Ｂの一
つの桁ｂ_iに対して、演算 ｍ＝（ｔ₀＋ａ₀×ｂ_i）×ｎ’ ｍｏｄ ｒ Ｔ＝（Ｔ＋Ａ×ｂ_i＋Ｎ×ｍ）／ｒ を行う場合に、演算回路２００が行う処理手順４００の
前半部及び後半部を、それぞれ一例として示している。

【００３８】両図において、行４０１はタイミングクロ
ックを基準とした経過時間、行４０２はＭＵＸ１の出
力、行４０３はＭＵＸ２の出力、行４０４は乗算回路２
８５の乗算結果Ｐ^HＰ^L、行４０５はＲＨレジスタの内
容、行４０６はＲＣレジスタの内容、行４０７はＴレジ
スタの出力、行４０８は加算回路２８８の加算結果Ｓ、
行４０９は加算回路２８８から生じた桁上がりＣ_out、
行４１０はＲＭレジスタの内容、行４１１は直前のクロ
ックにおける加算結果Ｓを記憶するレジスタ２５０の桁
を、それぞれタイミングクロック毎に示している。

【００３９】以下、処理手順４００を詳細に説明する。 （１）処理手順４００の第１及び第２クロックにおい
て、演算回路２００は、次のようにして数ｍを算出す
る。第１クロックの開始時に、ＲＨレジスタ、ＲＣレジ
スタ及びＲＭレジスタは、制御回路２９０からの制御信
号によりφにリセットされる。

【００４０】第１クロックにおいて、Ａレジスタは、制
御回路２９０から入力された制御信号に従って桁ａ₀を
ＭＵＸ１へ出力し、ＭＵＸ１は、前記桁ａ₀を選択して
乗算回路２８５へ出力する。Ｂレジスタは、桁ｂ_iをＭ
ＵＸ２へ出力し、ＭＵＸ２は、前記桁ｂ_iを選択して乗
算回路２８５へ出力する。乗算回路２８５は、ａ₀×ｂ_i
（→ｘ₀）の乗算を行う。Ｔレジスタは、制御回路２９
０から入力された制御信号に従って桁ｔ₀を加算回路２
８８へ出力し、加算回路２８８は、乗算結果の下位桁ｘ
₀ ^L、ＲＨレジスタの内容φ、及びＴレジスタから入力さ
れた桁ｔ₀を、ＲＣレジスタの内容φと共に加算し、加
算結果（ｔ₀＋ｘ₀ ^L）を算出する。

【００４１】第２クロックの開始時に、ＲＭレジスタ
は、第１クロックにおける加算結果（ｔ₀＋ｘ₀ ^L）を記
憶する。第２クロックにおいて、ＭＵＸ１は、レジスタ
２４０に記憶されている数ｎ’を選択し、ＭＵＸ２は、
ＲＭレジスタに記憶されている（ｔ₀＋ｘ₀ ^L）を選択
し、乗算回路２８５は、（ｔ₀＋ｘ₀ ^L）×ｎ’の乗算を
行う。Ｔレジスタは、出力を抑制するための制御信号を
制御回路２９０から入力されることにより値φを加算回
路２８８へ出力し、加算回路２８８は、加算結果（ｔ₀
＋ｘ₀ ^L）×ｎ’を出力する。この加算結果は（ｔ₀＋ａ₀
×ｂ_i）×ｎ’の下位１桁を抽出した値であり、すなわ
ち、前記数ｍである。

【００４２】第３クロックの開始時に、ＲＭレジスタ
は、第２クロックにおいて算出された数ｍを記憶する。 （２）第３クロックから第９クロックにおいて、演算回
路２００は、次のようにしてＴ＋Ｎ×ｍを算出し、算出
された結果でＴレジスタを更新する。第３クロックにお
いて、Ｎレジスタは、制御回路２９０から入力された制
御信号に従って桁ｎ₀をＭＵＸ１へ出力し、ＭＵＸ１
は、前記桁ｎ₀を選択して乗算回路２８５へ出力する。
ＭＵＸ２は、ＲＭレジスタに記憶されている数ｍを選択
して乗算回路２８５へ出力する。

【００４３】乗算回路２８５は、ｎ₀×ｍ（→ｙ₀）の乗
算を行う。Ｔレジスタは、制御回路２９０から入力され
た制御信号に従って桁ｔ₀を加算回路２８８へ出力し、
加算回路２８８は、乗算結果の下位桁ｙ₀ ^L、ＲＨレジス
タの内容φ、及びＴレジスタから入力された桁ｔ₀を、
ＲＣレジスタの内容φと共に加算し、加算結果（ｔ₀＋
ｙ₀ ^L）及び桁上がりｃ₀を算出する。

【００４４】第４クロックの開始時に、Ｔレジスタは、
第３クロックにおける加算結果（ｔ ₀＋ｙ₀ ^L）で、制御
回路２９０からの制御信号により指定された桁ｔ₀を更
新し、ＲＣレジスタは桁上がりｃ₀を記憶し、ＲＨレジ
スタは、第３クロックにおける乗算結果の上位桁ｙ₀ ^Hを
記憶する。第４クロックから第７クロックまで、それぞ
れ桁ｎ₁、ｎ₂、ｎ₃、ｎ₄に対し同様の処理を繰り返し、
第５クロックから第８クロックの開始時に、Ｔレジスタ
は、それぞれの加算結果で桁ｔ₁、ｔ₂、ｔ₃、ｔ₄を更新
する。

【００４５】（３）第８クロックにおいて、Ｎレジスタ
は、出力を抑制するための制御信号を制御回路２９０か
ら入力されることにより値φをＭＵＸ１へ出力し、ＭＵ
Ｘ１は、前記φを選択して乗算回路２８５へ出力し、乗
算回路２８５は、乗算結果φを算出する。Ｔレジスタ
は、制御回路２９０から入力された制御信号に従って桁
ｔ₅を加算回路２８８へ出力し、加算回路２８８は、乗
算結果の下位桁φ、ＲＨレジスタに記憶されている第７
クロックにおける乗算結果の上位桁ｙ₄ ^H、及びＴレジス
タから入力された桁ｔ₅を、ＲＣレジスタに記憶されて
いる第７クロックにおける桁上がりｃ₄と共に加算し、
加算結果（ｔ₅＋ｙ₄ ^H＋ｃ₄）及び桁上がりｃ₅を算出す
る。

【００４６】第９クロックの開始時に、Ｔレジスタは、
第８クロックにおける加算結果（ｔ ₅＋ｙ₄ ^H＋ｃ₄）で、
制御回路２９０からの制御信号により指定された桁ｔ₅
を更新し、ＲＣレジスタは桁上がりｃ₅を記憶し、ＲＨ
レジスタは、第８クロックにおける乗算結果の上位桁φ
を記憶する。第９クロックにおいて、乗算回路２８５
は、引き続き、乗算結果φを算出する。Ｔレジスタはφ
を加算回路２８８へ出力し、加算回路２８８は、加算結
果ｃ₅を算出する。

【００４７】第１０クロックの開始時に、Ｔレジスタ
は、第９クロックにおける加算結果ｃ ₅で、制御回路２
９０からの制御信号により指定された桁ｔ₆を更新す
る。ここまでの処理により、Ｔレジスタは演算結果（Ｔ
＋Ｎ×ｍ）で更新される。 （４）第１０クロックから第１６クロックにおいて、演
算回路２００は、第１０クロックの開始時までに更新さ
れたＴレジスタの値Ｔに対し、次のようにして（Ｔ＋Ａ
×ｂ_i）／ｒを算出し、算出された結果でＴレジスタを
更新する。

【００４８】第１０クロックの開始時に、ＲＨレジス
タ、ＲＣレジスタ及びＲＭレジスタは、制御回路２９０
からの制御信号によりφにリセットされる。第１０クロ
ックにおいて、Ａレジスタは、制御回路２９０から入力
された制御信号に従って桁ａ₀をＭＵＸ１へ出力し、Ｍ
ＵＸ１は、前記桁ａ₀を選択して乗算回路２８５へ出力
する。Ｂレジスタは、制御回路２９０から入力された制
御信号に従って桁ｂ_iをＭＵＸ２へ出力し、ＭＵＸ２
は、前記桁ｂ_iを選択して乗算回路２８５へ出力する。

【００４９】乗算回路２８５は、ａ₀×ｂ_i（→ｘ₀）の
乗算を行う。Ｔレジスタは、制御回路２９０から入力さ
れた制御信号に従って桁ｔ₀を加算回路２８８へ出力
し、加算回路２８８は、乗算結果の下位桁ｘ₀ ^L、ＲＨレ
ジスタの内容φ、及びＴレジスタから入力された桁ｔ₀
を、ＲＣレジスタの内容φと共に加算し、加算結果（ｔ
₀＋ｘ₀ ^L）及び桁上がりｃ₀を算出する。

【００５０】第１１クロックの開始時に、ＲＣレジスタ
は桁上がりｃ₀を記憶し、ＲＨレジスタは、第１０クロ
ックにおける乗算結果の上位桁ｘ₀ ^Hを記憶する。このと
き、Ｔレジスタは、第１０クロックにおける加算結果を
記憶しない。第１１クロックにおいて、Ａレジスタは、
桁ａ₁をＭＵＸ１へ出力し、ＭＵＸ１は、前記桁ａ₀を選
択して乗算回路２８５へ出力する。Ｂレジスタは、桁ｂ
_iをＭＵＸ２へ出力し、ＭＵＸ２は、前記桁ｂ_iを選択し
て乗算回路２８５へ出力する。

【００５１】乗算回路２８５は、ａ₁×ｂ_i（→ｘ₁）の
乗算を行う。Ｔレジスタは、桁ｔ₁を加算回路２８８へ
出力し、加算回路２８８は、乗算結果の下位桁ｘ₁ ^L、Ｒ
Ｈレジスタの内容ｘ₀ ^H、及びＴレジスタから入力された
桁ｔ₁を、ＲＣレジスタの内容ｃ₀と共に加算し、加算結
果（ｔ₁＋ｘ₁ ^L＋ｘ₀ ^H＋ｃ₀）及び桁上がりｃ₁を算出す
る。

【００５２】第１２クロックの開始時に、ＲＣレジスタ
は桁上がりｃ₁を記憶し、ＲＨレジスタは、第１１クロ
ックにおける乗算結果の上位桁ｘ₁ ^Hを記憶する。Ｔレジ
スタは、第１１クロックにおける加算結果（ｔ₁＋ｘ₁ ^L
＋ｘ₀ ^H＋ｃ₀）で、制御回路２９０からの制御信号によ
り指定された桁ｔ₀を更新する。ここで、数Ｔ及び数Ａ
のそれぞれの第１桁ｔ₁及びａ₁に対して算出された桁に
より、数Ｔの第０桁ｔ₀を更新している。この処理は、
１桁の右シフト処理であり、ｒによる除算を行っている
ものである。

【００５３】以降、処理手順４００の第１２クロックか
ら第１６クロックまでの各例に示したように、数の選択
及び演算を行い、第１３クロックから第１７クロックの
開始時にレジスタの更新を行うことにより、第１クロッ
クにおけるＴレジスタの値Ｔに対し演算結果（Ｔ＋Ａ×
ｂ_i＋Ｎ×ｍ）／ｒで、Ｔレジスタが更新される。 （第２のまとめ）上記説明したように、第２の実施の形
態における演算回路２００は、主要部において第１の実
施の形態における演算回路１００と同一の構成を有し、
モンゴメリ乗算アルゴリズムに従って乗算剰余演算を実
行する。

【００５４】演算回路２００において用いられる加算回
路２８８は、第１の実施の形態と同様、最大ｋビットで
表される入力値を加算すれば足りるため、２ｋビットの
入力値を加算する加算回路を必要とする従来の演算回路
の構成に比べ、回路規模の縮小が達成される。また、加
算回路におけるキャリー伝播遅延ビット数が減少するこ
とにより、従来の演算回路に比べて高速な処理が可能と
なる。 （第３の実施の形態）第３の実施の形態における演算回
路は、第２の実施の形態における演算回路と同様、前述
したモンゴメリ乗算アルゴリズムに従って乗算剰余演算
を実行する。 （全体構成）図６は、第３の実施の形態における演算回
路の全体構成を示すブロック図である。

【００５５】演算回路７００は、レジスタ７１０、レジ
スタ７２０、レジスタ７３０、レジスタ７４０、マルチ
プレクサ７６０、マルチプレクサ７７０、マルチプレク
サ７７５、乗算回路７８１、乗算回路７８２、レジスタ
７８３、レジスタ７８４、レジスタ７８５、加算回路７
８６、レジスタ７８７、レジスタ７５０、及び制御回路
２９０から構成される。

【００５６】レジスタ７１０（以降、Ｎレジスタと称す
る）は、数Ｎを記憶しており、制御回路７９０からの制
御信号に従って数Ｎの各桁ｎ_iを順次マルチプレクサ７
７５に出力する。レジスタ７２０（以降、Ａレジスタと
称する）は、数Ａを記憶しており、制御回路７９０から
の制御信号に従って数Ａの各桁ａ_iを順次マルチプレク
サ７６０に出力する。レジスタ７３０（以降、Ｂレジス
タと称する）は、数Ｂを記憶しており、制御回路７９０
からの制御信号に従って数Ｂの各桁ｂ_iを順次マルチプ
レクサ７７０に出力する。レジスタ７４０は、数ｎ’を
記憶しており、数ｎ’をマルチプレクサ７７０及びマル
チプレクサ７７５に出力する。

【００５７】マルチプレクサ７６０は、制御回路７９０
からの制御信号に従ってａ_i及びレジスタ７５０の出力
の何れかを選択し、乗算回路７８１に順次出力する。マ
ルチプレクサ７７０は、制御回路７９０からの制御信号
に従ってｂ_i及びｎ’の何れかを選択し、乗算回路７８
１に順次出力する。マルチプレクサ７７０は、制御回路
７９０からの制御信号に従ってｎ_i及びｎ’の何れかを
選択し、乗算回路７８２に出力する。

【００５８】乗算回路７８１は、マルチプレクサ７６０
（以降、ＭＵＸ１と称する）の出力と、マルチプレクサ
７７０（以降、ＭＵＸ２と称する）の出力とを乗じて２
桁の乗算結果を算出し、前記乗算結果の下位桁を加算回
路７８６に順次出力し、上位桁をレジスタ７８３に順次
出力する。レジスタ７８３は、乗算回路７８１から次の
上位桁が出力される直前に出力されている上位桁を記憶
し、加算回路７８６に出力する。これにより、レジスタ
７８３（以降、ＲＨ１レジスタと称する）は前記上位桁
を遅延して出力するため、加算回路７８６には、乗算結
果の下位桁と、前回の乗算結果の上位桁とが入力され
る。

【００５９】乗算回路７８２は、マルチプレクサ７７５
（以降、ＭＵＸ３と称する）の出力と、レジスタ７８７
の内容とを乗じて２桁の乗算結果を算出し、前記乗算結
果の下位桁を加算回路７８６に順次出力し、上位桁をレ
ジスタ７８４に順次出力する。レジスタ７８４は、乗算
回路７８２から次の上位桁が出力される直前に出力され
ている上位桁を記憶し、加算回路７８６に出力する。こ
れにより、レジスタ７８４（以降、ＲＨ２レジスタと称
する）は前記上位桁を遅延して出力するため、加算回路
７８６には、乗算結果の下位桁と、前回の乗算結果の上
位桁とが入力される。

【００６０】加算回路７８６は、乗算回路７８１の乗算
結果の下位桁及び前回の上位桁、乗算回路７８２の乗算
結果の下位桁及び前回の上位桁、並びにレジスタ７５０
からの入力を、レジスタ７８５に記憶されている前回の
加算から生じた桁上がりと共に順次加算し、３ビットで
表される新たな桁上がり値と、１桁の和とからなる加算
結果を算出する。

【００６１】レジスタ７８５（以降、ＲＣレジスタと称
する）は、算出された新たな桁上がり値を記憶する。レ
ジスタ７５０（以降、Ｔレジスタと称する）は、算出さ
れた和を、制御回路７９０からの制御信号により指示さ
れる桁に順次記憶し、かつ、制御回路７９０からの制御
信号により指示される桁を加算回路７８６、及びＭＵＸ
１に出力する。

【００６２】制御回路７９０は、前述した各構成要素に
対しタイミングクロック及び選択信号を含む制御信号を
出力することにより、前述の動作を進行させる。加算回
路７８６は、ｋビットで表された５つの入力と３ビット
のキャリーとを加算する６入力加算回路であり、例えば
２入力加算回路を５段接続することにより構成できる。
多入力加算回路は、従来広く知られた技術を用いて構成
できるため、ここでは詳細な説明を省略する。

【００６３】図７は、前記アルゴリズムにおける繰り返
し処理の一つの回において、数Ｂの一つの桁ｂ_iに対し
て、演算 ｍ＝（ｔ₀＋ａ₀×ｂ_i）×ｎ’ ｍｏｄ ｒ Ｔ＝（Ｔ＋Ａ×ｂ_i＋Ｎ×ｍ）／ｒ を行う場合に演算回路７００が行う処理手順８００を、
一例として示している。

【００６４】同図において、行８０１はタイミングクロ
ックを基準とした経過時間、行８０２はＭＵＸ１の出
力、行８０３はＭＵＸ２の出力、行８０４は乗算回路７
８１の乗算結果、行８０５はＲＨ１レジスタの内容、行
８０６はＭＵＸ３の出力、行８０７は乗算回路７８２の
乗算結果、行８０８はＲＨ２レジスタの内容、行８０９
はＲＣレジスタの内容、行８１０はＴレジスタの出力、
行８１１は加算回路２８８の加算結果Ｓ、行８１２は加
算回路２８８から生じた桁上がりＣ_out、行８１３はＲ
Ｍレジスタの内容、行８１４は直前のクロックにおける
加算結果Ｓを記憶するＴレジスタの桁を、それぞれタイ
ミングクロック毎に示している。

【００６５】以下、処理手順８００を詳細に説明する。 （１）処理手順８００の第１及び第２クロックにおい
て、演算回路７００は、次のようにして数ｍを算出す
る。第１クロックの開始時に、ＲＨ１レジスタ、ＲＨ２
レジスタ、ＲＣレジスタ及びＲＭレジスタは、制御回路
７９０からの制御信号によりφにリセットされる。

【００６６】第１クロックにおいて、Ａレジスタは、制
御回路７９０から入力された制御信号に従って桁ａ₀を
ＭＵＸ１へ出力し、ＭＵＸ１は、前記桁ａ₀を選択して
乗算回路７８１へ出力する。Ｂレジスタは、桁ｂ_iをＭ
ＵＸ２へ出力し、ＭＵＸ２は、前記桁ｂ_iを選択して乗
算回路７８１へ出力する。乗算回路７８１は、ａ₀×ｂ_i
（→ｘ₀）の乗算を行う。ＭＵＸ３は、出力を抑制する
ための制御信号を制御回路７９０から入力されることに
より値φを乗算回路７８２へ出力し、乗算回路７８２
は、乗算結果φを算出する。

【００６７】Ｔレジスタは、出力を抑制するための制御
信号を制御回路７９０から入力されることにより値φを
加算回路７８６へ出力し、加算回路７８６は、乗算回路
７８１の乗算結果の下位桁ｘ₀ ^L、ＲＨ１レジスタの内容
φ、乗算回路７８２の乗算結果の下位桁φ、ＲＨ２レジ
スタの内容φ、及びＴレジスタから入力された値φを、
ＲＣレジスタの内容φと共に加算し、加算結果ｘ₀ ^Lを算
出する。

【００６８】第２クロックの開始時に、ＲＭレジスタ
は、第１クロックにおける加算結果ｘ ₀ ^Lを記憶する。第
２クロックにおいて、Ｔレジスタは、制御回路７９０か
らの制御信号に従って桁ｔ₀をＭＵＸ１へ出力し、ＭＵ
Ｘ１は、Ｔレジスタから入力された桁ｔ₀を選択して乗
算回路７８１へ出力する。ＭＵＸ２は、レジスタ７４０
に記憶されている数ｎ’を選択し乗算回路７８１へ出力
する。乗算回路７８１は、ｔ₀×ｎ’の乗算を行う。Ｍ
ＵＸ３は、レジスタ７４０に記憶されている数ｎ’を選
択して乗算回路７８２へ出力し、乗算回路７８２は、
ｎ’とＲＭレジスタの内容ｘ₀ ^Lとの乗算を行う。

【００６９】加算回路７８６は、乗算回路７８１の乗算
結果の下位桁（ｔ₀×ｎ’）^Lと乗算回路７８２の乗算結
果の下位桁（ｘ₀ ^L×ｎ’）^Lとを加算し、加算結果
（（ｔ₀＋ｘ₀ ^L）×ｎ’）^Lを出力する。この加算結果は
（ｔ₀＋ａ₀×ｂ_i）×ｎ’の下位１桁を抽出した値であ
り、すなわち、前記数ｍである。第３クロックの開始時
に、ＲＭレジスタは、第２クロックにおいて算出された
数ｍを記憶する。

【００７０】（２）第３クロックから第９クロックにお
いて、演算回路７００は、次のようにして（Ｔ＋Ａ×ｂ
_i＋Ｎ×ｍ）／ｒを算出し、算出された結果でＴレジス
タを更新する。第３クロックにおいて、Ａレジスタは、
制御回路７９０から入力された制御信号に従って桁ａ₀
をＭＵＸ１へ出力し、ＭＵＸ１は、前記桁ａ₀を選択し
て乗算回路７８１へ出力する。Ｂレジスタは、制御回路
７９０から入力された制御信号に従って桁ｂ_iをＭＵＸ
２へ出力し、ＭＵＸ２は、前記桁ｂ_iを選択して乗算回
路７８１へ出力する。Ｎレジスタは、制御回路７９０か
ら入力された制御信号に従って桁ｎ₀をＭＵＸ３へ出力
し、ＭＵＸ３は、前記桁ｎ₀を選択して乗算回路７８２
へ出力する。

【００７１】乗算回路７８１は、ａ₀×ｂ_i（→ｘ₀）、
乗算回路７８２は、ｎ₀×ｍ（→ｙ₀）の乗算を実行す
る。Ｔレジスタは、制御回路７９０から入力された制御
信号に従って桁ｔ₀を加算回路７８６へ出力し、加算回
路７８６は、乗算回路７８１の乗算結果の下位桁ｘ₀ ^L、
及びＲＭ１レジスタに記憶されているφ、乗算回路７８
２の乗算結果の下位桁ｙ₀ ^L、及びＲＭ２レジスタに記憶
されているφ、並びにＴレジスタから入力された桁ｔ₀
を、ＲＣレジスタの内容φと共に加算し、加算結果（ｔ
₀＋ｘ₀ ^L＋ｙ₀ ^L）及び桁上がりｃ₀を算出する。

【００７２】第４クロックの開始時に、ＲＣレジスタは
第３クロックにおいて生じた桁上がりｃ₀を記憶し、Ｒ
Ｈ１レジスタは、乗算回路７８１の第３クロックにおけ
る乗算結果の上位桁ｘ₀ ^Hを記憶し、ＲＨ２レジスタは、
乗算回路７８２の第３クロックにおける乗算結果の上位
桁ｙ₀ ^Hを記憶する。このとき、Ｔレジスタは、第３クロ
ックにおける加算結果を記憶しない。

【００７３】第４クロックにおいて、Ａレジスタは、桁
ａ₁をＭＵＸ１へ出力し、ＭＵＸ１は、前記桁ａ₀を選択
して乗算回路７８１へ出力する。Ｂレジスタは、桁ｂ_i
をＭＵＸ２へ出力し、ＭＵＸ２は、前記桁ｂ_iを選択し
て乗算回路７８１へ出力する。Ｎレジスタは、桁ｎ₁を
ＭＵＸ３へ出力し、ＭＵＸ３は、前記桁ｎ₁を選択して
乗算回路７８２へ出力する。

【００７４】乗算回路７８１は、ａ₁×ｂ_i（→ｘ₁）、
乗算回路７８２は、ｎ₁×ｍ（→ｙ₁）の乗算を実行す
る。Ｔレジスタは、制御回路７９０から入力された制御
信号に従って桁ｔ₁を加算回路７８６へ出力し、加算回
路７８６は、乗算回路７８１の乗算結果の下位桁ｘ₁ ^L、
及びＲＭ１レジスタに記憶されているｘ₀ ^H、乗算回路７
８２の乗算結果の下位桁ｙ₁ ^L、及びＲＭ２レジスタに記
憶されているｙ₀ ^H、並びにＴレジスタから入力された桁
ｔ₁を、ＲＣレジスタに記憶されているｃ₀と共に加算
し、加算結果（ｔ₁＋ｘ₁ ^L＋ｙ₁ ^L＋ｘ₀ ^H＋ｙ₀ ^H＋ｃ₀）及
び桁上がりｃ₁を算出する。

【００７５】第５クロックの開始時に、ＲＣレジスタは
第４クロックにおいて生じた桁上がりｃ₁を記憶し、Ｒ
Ｈ１レジスタは、乗算回路７８１の第４クロックにおけ
る乗算結果の上位桁ｘ₁ ^Hを記憶し、ＲＨ２レジスタは、
乗算回路７８２の第４クロックにおける乗算結果の上位
桁ｙ₁ ^Hを記憶する。Ｔレジスタは、第４クロックにおけ
る加算結果（ｔ₁＋ｘ₁ ^L＋ｙ₁ ^L＋ｘ₀ ^H＋ｙ₀ ^H＋ｃ₀）で、
制御回路７９０からの制御信号により指定された桁ｔ₀
を更新する。

【００７６】ここで、数Ｔ、数Ａ及び数Ｎのそれぞれの
第１桁ｔ₁、ａ₁及びｎ₁に対して算出された桁により、
数Ｔの第０桁ｔ₀を更新している。この処理は、１桁の
右シフト処理であり、ｒによる除算を行っているもので
ある。以降、処理手順８００に示したように、第５クロ
ックから第９クロックまで、数の選択、演算を行い、第
６クロックから第１０クロックの開始時にレジスタの更
新を行うことにより、第１クロックにおけるＴレジスタ
の値Ｔに対し演算結果（Ｔ＋Ａ×ｂ_i＋Ｎ×ｍ）／ｒ
が、Ｔレジスタに求まる。 （第３のまとめ）上記説明したように、第３の実施の形
態における演算回路７００は、主要部において第１の実
施の形態における演算回路１００と同一の構成を有し、
モンゴメリ乗算アルゴリズムに従って乗算剰余演算を実
行する。

【００７７】演算回路７００において用いられる加算回
路７８６は、第１の実施の形態と同様、最大ｋビットで
表される入力値を加算すれば足りるため、２ｋビットの
入力値を加算する加算回路を必要とする従来の演算回路
の構成に比べ、回路規模の縮小が達成される。また、加
算回路におけるキャリー伝播遅延ビット数が減少するこ
とにより、従来の演算回路に比べて高速な処理が可能と
なる。 （その他の変形例）なお、本発明を上記の実施の形態に
基づいて説明してきたが、本発明は、上記の実施の形態
に限定されないのはもちろんである。以下のような場合
も本発明に含まれる。 （１）第２の実施の形態において、マルチプレクサ２８
２は、制御回路２９０からの制御信号に従ってｂ_i及び
レジスタ２８９の出力の何れかを選択し、乗算回路２８
５に出力するとしたが、前記ｂ_i及びレジスタ２８９の
出力、並びにＴレジスタから入力される桁ｔ_iの何れか
を選択し、乗算回路２８５に出力してもよい。

【００７８】図８は、この構成による演算回路２０１の
ブロック図を示している。この構成によれば、前述した
モンゴメリ乗算アルゴリズムにおける計算量を削減した
アルゴリズムである、修正モンゴメリ乗算アルゴリズム
に従って乗算剰余演算を実行することができる。修正モ
ンゴメリ乗算アルゴリズムは、Ｔを次のように算出す
る。

【００７９】 Ｔ＝０ ｆｏｒ ｉ＝０ ｔｏ ｈ−１｛ Ｔ＝Ｔ＋Ａ×ｂ_i ｍ＝ｔ₀×ｎ’ ｍｏｄ ｒ Ｔ＝（Ｔ＋Ｎ×ｍ）／ｒ ｝ ｉｆ Ｔ≧Ｎ ｔｈｅｎ Ｔ＝Ｔ−Ｎ ｒｅｔｕｒｎ（Ｔ） なお、修正モンゴメリ乗算アルゴリズムの詳細につい
て、文献(3) S.R. Dusse，B.S. Kaliski Jr., “A cryp
tographic library for the Motorola DSP 56000”, Ad
vances in Cryptology EUROCRYPT ’90, 230-244, 1991
に述べられているため、ここでは説明を省略する。

【００８０】図９（Ａ）及び（Ｂ）は、前記アルゴリズ
ムにおける繰り返し処理の一つの回において、数Ｂの一
つの桁ｂ_iに対して、演算 Ｔ＝Ｔ＋Ａ×ｂ_i ｍ＝ｔ₀×ｎ’ ｍｏｄ ｒ Ｔ＝（Ｔ＋Ｎ×ｍ）／ｒ を行う場合に、演算回路２０１が行う処理手順６００の
前半部及び後半部を、それぞれ一例として示している。

【００８１】両図において、行６０１はタイミングクロ
ックを基準とした経過時間、行６０２はＭＵＸ１の出
力、行６０３はＭＵＸ２の出力、行６０４は乗算回路２
８５の乗算結果Ｐ^HＰ^L、行６０５はＲＨレジスタの内
容、行６０６はＲＣレジスタの内容、行６０７はＴレジ
スタの出力、行６０８は加算回路２８８の加算結果Ｓ、
行６０９は加算回路２８８から生じた桁上がりＣ_out、
行６１０はＲＭレジスタの内容、行６１１は直前のクロ
ックにおける加算結果Ｓを記憶するレジスタ２５０の桁
を、それぞれタイミングクロック毎に示している。

【００８２】以下、処理手順６００について、前述の処
理手順８００の説明と重複する事項は省略し、異なる点
について説明する。演算回路２０１は、処理手順６００
の第１クロックから第６クロックの各列に示したよう
に、数の選択及び演算を行い、第２クロックから第７ク
ロックの開始時にレジスタの更新を行うことにより、第
１クロックにおけるＴレジスタの値Ｔに対し、演算結果
（Ｔ＋Ａ×ｂ_i）でＴレジスタを更新する。

【００８３】第７クロックにおいて、ＭＵＸ１は、レジ
スタ２４０に記憶されている数ｎ’を選択し、Ｔレジス
タは制御回路２９０から入力された制御信号に従って桁
ｔ₀をＭＵＸ２へ出力し、ＭＵＸ２は、前記桁ｔ₀を選択
し、乗算回路２８５は、（ｔ₀×ｎ’）の乗算を行う。
ＲＣレジスタ及びＲＨレジスタは、値φを記憶してい
る。加算回路２８８は、乗算結果（ｔ₀×ｎ’）の下位
桁を抽出するため、前記数ｍが算出される。

【００８４】第８クロックの開始時に、ＲＭレジスタ
は、第７クロックにおいて算出された数ｍを記憶する。
演算回路２０１は、処理手順６００の第８クロックから
第１４クロックの各列に示したように、数の選択及び演
算を行い、第９クロックから第１５クロックの開始時に
レジスタの更新を行うことにより、第８クロックにおけ
るＴレジスタの値Ｔに対し、演算結果（Ｔ＋Ｎ×ｍ）／
ｒでＴレジスタを更新する。

【００８５】上記説明したように、演算回路２０１は、
修正モンゴメリ乗算アルゴリズムに従って、繰り返し処
理の１回あたり１４クロックで乗算剰余演算を実行する
ことができる。繰り返し処理の１回あたり１６クロック
で前記演算を実行する演算回路２００に比べ、より高速
に前記演算を行うことができる。 （２）第２の実施の形態において、一例として、２入力
加算回路を３段接続することにより加算回路２８８を構
成するとしたが、４入力キャリーセーブアダー回路を用
いて構成してもよい。また、第３の実施の形態におい
て、一例として、２入力加算回路を５段接続することに
より加算回路７８６を構成するとしたが、６入力キャリ
ーセーブアダー回路を用いて構成してもよい。

【００８６】多入力キャリーセーブアダー回路の詳細に
ついて、文献(4) 堀越彌訳，HWANG“コンピュータの高
速演算方式”，近代科学社，1980，p.98-128に述べられ
ているため、ここでは説明を省略する。多入力キャリー
セーブアダー回路は、２入力加算回路を多段接続して構
成される多入力加算回路と比較して（１）小規模な回路
で実現でき（２）キャリー伝播遅延を減少できる特徴を
有する。回路規模の縮小比は、３つの３２ビット値を加
算する回路で約８２％、４つの３２ビット値を加算する
回路で約７７％、６つの３２ビット値を加算する回路で
約７２％である。

【００８７】従って、本発明の演算回路における加算回
路を、多入力キャリーセーブアダー回路を用いて構成す
ることにより、回路規模の縮小効果、及び動作速度の向
上効果をさらに高めることができる。図１０は、多入力
キャリーセーブアダーの回路例として、３入力キャリー
セーブアダー回路を示している。

【００８８】

【発明の効果】（１）本発明の演算回路は、複数桁から
なる数Ａと１桁の数ｂとの乗算において、前記数Ａの１
つの桁ａと前記数ｂとの積を用いて数（Ａ×ｂ）の１つ
の桁ｄを算出する演算回路であって、１桁の数を記憶し
ている第１レジスタと、１ビットの数を記憶している第
２レジスタと、前記桁ａと前記数ｂとを乗じて２桁から
なる積を算出する乗算回路と、前記算出された積の下１
桁と、前記第１レジスタの内容と、前記第２レジスタの
内容とを加算することにより、前記桁ｄと１ビットの桁
上がり値とを算出する加算回路とを備え、前記第１レジ
スタは、初期値として０を保持し、前記加算回路による
加算が行われた場合に、前記算出された積の上１桁を記
憶し、前記第２レジスタは、初期値として０を保持し、
前記算出された桁上がり値を記憶することを特徴とす
る。

【００８９】この構成によれば、前記加算回路は、１桁
の２数を加算する２入力加算回路により実現できるた
め、２桁の数を含む２数を加算する２入力加算回路を必
要とする従来の演算回路の構成に比べて、回路規模の縮
小が達成される。また同時に、キャリー伝播遅延が減少
するため、処理速度が向上する。 （２）また、前記（１）の演算回路において、前記各桁
はｋビット（ｋは正整数）で表され、前記第１レジスタ
は、ｋビットで表された前記１桁の数を記憶し、前記乗
算回路は、ｋビットで表された前記桁ａと、ｋビットで
表された前記数ｂとを乗じて、２ｋビットで表された前
記積を算出し、前記加算回路は、前記積の下ｋビット
と、前記第１レジスタに記憶されているｋビット値と、
前記第２レジスタに記憶されている１ビット値とを加算
することにより、ｋビットで表された前記桁ｄと１ビッ
トの桁上がり値とを算出してもよい。

【００９０】この構成によれば、前記演算回路は、従来
の構成による演算回路に対して、具体的に、１ビットの
桁上がり値を記憶するレジスタ、及び、１個のフルアダ
ーが追加され、ｋ＋１個のハーフアダーが削減されて構
成される。一実装例としてｋ＝３２とした場合、削減さ
れる回路規模が、追加される回路規模を上回り、本発明
の演算回路によって回路規模の縮小が達成される。また
同時に、キャリー伝播遅延が、従来の演算回路の（２ｋ
−１）ビットから、本発明の演算回路において（ｋ−
１）ビットに減少するため、処理速度が向上する。

【００９１】処理速度が重視される実装例では、ｋをさ
らに大きくとった大規模な回路を用いることにより高速
動作を実現する。この場合、本発明の演算回路を用いる
ことによる回路規模の縮小効果、及び処理速度の向上効
果は一層高まる。 （３）本発明の演算回路は、複数桁からなる数Ｔ、数
Ａ、及び数Ｎ、並びに１桁の数ｂ及び数ｍに対する演算
（Ｔ＋Ａ×ｂ＋Ｎ×ｍ）において、前記数Ａの１つの桁
と前記数ｂとの積、及び前記数Ｎの１つの桁と前記数ｍ
との積を用いて数（Ｔ＋Ａ×ｂ＋Ｎ×ｍ）の１つの桁ｄ
を算出する演算回路であって、数Ａ及び数Ｎの何れかを
選択する第１選択回路と、数ｂ及び数ｍの何れかを選択
する第２選択回路と、１桁の数を記憶している第１レジ
スタと、２ビットの数を記憶している第２レジスタと、
複数桁からなる数を桁毎に記憶している第３レジスタ
と、前記第１選択回路により選択された数の１つの桁
と、前記第２選択回路により選択された１桁の数とを乗
じて、２桁からなる積を算出する乗算回路と、前記算出
された積の下１桁と、前記第１レジスタの内容と、前記
第２レジスタの内容と、前記乗算された桁と同一の桁位
置において前記第３レジスタに記憶されている１つの桁
とを加算することにより、前記桁ｄと２ビットの桁上が
り値とを算出する加算回路とを備え、前記第１レジスタ
は、初期値として０を保持し、前記加算回路による加算
が行われた場合に、前記算出された積の上１桁を記憶
し、前記第２レジスタは、初期値として０を保持し、前
記算出された桁上がり値を記憶し、前記第３レジスタ
は、初期値として数Ｔを保持し、前記加算回路により加
算された桁を、前記加算回路の加算結果により更新し、
前記加算回路は、前記第１選択回路により前記数Ａが選
択され、かつ前記第２選択回路により前記数ｂが選択さ
れている場合に、前記加算を行うことにより、数（Ｔ＋
Ａ×ｂ）の１つの桁を算出し、その後、前記第１選択回
路により前記数Ｎが選択され、かつ前記第２選択回路に
より前記数ｍが選択されている場合に、前記加算を行う
ことにより、前記桁ｄを算出することを特徴とする。

【００９２】この構成によれば、前記加算回路は、１桁
の３数とけた上がり値とを加算する４入力加算回路によ
り実現できるため、２桁の数を含む４数を加算する４入
力加算回路を必要とする従来の演算回路の構成に比べ
て、回路規模の縮小が達成される。また同時に、キャリ
ー伝播遅延が減少するため、処理速度が向上する。 （４）また、前記（３）の演算回路において、前記各桁
はｋビット（ｋは正整数）で表され、前記第１レジスタ
は、ｋビットで表された前記１桁の数を記憶し、前記乗
算回路は、前記第１選択回路により選択されｋビットで
表された前記桁と、前記第２選択回路により選択されｋ
ビットで表された前記桁とを乗じて、２ｋビットで表さ
れた前記積を算出し、前記加算回路は、前記積の下ｋビ
ットと、前記第１レジスタに記憶されているｋビット値
と、前記第２レジスタに記憶されている１ビット値と、
前記第３レジスタに記憶されているｋビットで表された
１つの桁とを加算することにより、ｋビットで表された
加算結果と２ビットの桁上がり値とを算出してもよい。

【００９３】この構成によれば、前記（３）と同様の効
果が得られる。 （５）また、前記（３）の演算回路において、前記加算
回路は、さらに、前記数ｍを算出し、前記演算回路は、
さらに、前記加算回路により算出された数ｍを記憶する
第４レジスタを備え、前記第２選択回路は、前記数ｂ及
び前記第４レジスタに記憶されている数ｍの何れかを選
択してもよい。

【００９４】この構成によれば、前記（３）と同様の効
果が得られるのみならず、前記加算回路は、モンゴメリ
乗算アルゴリズムに従って乗算剰余演算を実行する場合
に必要な数ｍを算出し、記憶し、前記乗算回路に供給す
るため、前記乗算剰余演算を特に効率よく実行できる。 （６）本発明の演算回路は、複数桁からなる数Ｔ、数
Ａ、及び数Ｎ、並びに１桁の数ｂ及び数ｍに対する演算
（Ｔ＋Ａ×ｂ＋Ｎ×ｍ）において、前記数Ａの１つの桁
ａと前記数ｂとの積、及び前記数Ｎの１つの桁ｎと前記
数ｍとの積を用いて数（Ｔ＋Ａ×ｂ＋Ｎ×ｍ）の１つの
桁ｄを算出する演算回路であって、前記桁ａと前記数ｂ
とを乗じて２桁からなる第１積を算出する第１乗算回路
と、前記桁ａと同一の桁位置にある前記数Ｎの桁ｎと、
前記数ｍとを乗じて２桁からなる第２積を算出する第２
乗算回路と、１桁の数を記憶している第１レジスタと、
１桁の数を記憶している第２レジスタと、３ビットの数
を記憶している第３レジスタと、前記算出された第１積
の下１桁と、前記第１レジスタの内容と、前記算出され
た第２積の下１桁と、前記第２レジスタの内容と、前記
第３レジスタの内容と、前記桁ａと同一の桁位置にある
前記数Ｔの桁とを加算することにより、前記桁ｄと３ビ
ットの桁上がり値とを算出する加算回路とを備え、前記
第１レジスタは、初期値として０を保持し、前記加算回
路による加算が行われた場合に、前記算出された第１積
の上１桁を記憶し、前記第２レジスタは、初期値として
０を保持し、前記加算回路による加算が行われた場合
に、前記算出された第２積の上１桁を記憶し、前記第３
レジスタは、初期値として０を保持し、前記算出された
桁上がり値を記憶することを特徴とする。

【００９５】この構成によれば、前記加算回路は、１桁
の５数とけた上がり値とを加算する６入力加算回路によ
り実現できるため、２桁の数を含む６数を加算する６入
力加算回路を必要とする従来の演算回路の構成に比べ
て、回路規模の縮小が達成される。また同時に、キャリ
ー伝播遅延が減少するため、処理速度が向上する。 （７）また、前記（６）の演算回路において、前記各桁
はｋビット（ｋは正整数）で表され、前記第１レジスタ
は、ｋビットで表された前記１桁の数を記憶し、前記第
２レジスタは、ｋビットで表された前記１桁の数を記憶
し、前記第１乗算回路は、ｋビットで表された前記桁ａ
と、ｋビットで表された前記数ｂとを乗じて、２ｋビッ
トで表された前記第１積を算出し、前記第２乗算回路
は、ｋビットで表された前記桁ｎと、ｋビットで表され
た前記数ｍとを乗じて、２ｋビットで表された前記第２
積を算出し、前記加算回路は、前記第１積の下ｋビット
と、前記第１レジスタに記憶されているｋビット値と、
前記第２積の下ｋビットと、前記第２レジスタに記憶さ
れているｋビット値と、前記第３レジスタに記憶されて
いる３ビット値と、前記数Ｔのｋビットで表された１つ
の桁とを加算することにより、ｋビットで表された前記
桁ｄと３ビットの桁上がり値とを算出してもよい。

【００９６】この構成によれば、前記（６）と同様の効
果が得られる。 （８）本発明の演算回路は、また、前記（６）の演算回
路において、前記加算回路は、さらに、前記数ｍを算出
し、前記演算回路は、さらに、前記加算回路により算出
された数ｍを記憶する第４レジスタを備え、前記第２乗
算回路は、前記桁ｎと、前記第４レジスタに記憶されて
いる数ｍとを乗算してもよい。

【００９７】この構成によれば、前記（６）と同様の効
果が得られるのみならず、前記加算回路は、モンゴメリ
乗算アルゴリズムに従って乗算剰余演算を実行する場合
に必要な数ｍを算出し、記憶し、前記乗算回路に供給す
るため、前記乗算剰余演算を特に効率よく実行できる。 （９）本発明の演算方法は、複数桁からなる数Ａと１桁
の数ｂとの乗算において、前記数Ａの１つの桁ａと前記
数ｂとの積を用いて数（Ａ×ｂ）の１つの桁ｄを算出す
る演算方法であって、１桁の数を記憶する第１記憶ステ
ップと、１ビットの数を記憶する第２記憶ステップと、
前記桁ａと前記数ｂとを乗じて２桁からなる積を算出す
る乗算ステップと、前記算出された積の下１桁と、前記
第１記憶ステップにおいて記憶された数と、前記第２記
憶ステップにおいて記憶された数とを加算することによ
り、前記桁ｄと１ビットの桁上がり値とを算出する加算
ステップとを有し、前記第１記憶ステップは、初期値と
して０を記憶し、前記加算ステップによる加算が行われ
た場合に、前記算出された積の上１桁を記憶し、前記第
２記憶ステップは、初期値として０を記憶し、前記算出
された桁上がり値を記憶することを特徴とする。

【００９８】この構成によれば、前記（１）と同様の効
果を有する演算方法を提供できる。 （１０）本発明の記録媒体は、複数桁からなる数Ａと１
桁の数ｂとの乗算において、前記数Ａの１つの桁ａと前
記数ｂとの積を用いて数（Ａ×ｂ）の１つの桁ｄを算出
する演算回路を制御するプログラムを記憶しているコン
ピュータ読取り可能な記録媒体であって、前記プログラ
ムは、１桁の数を記憶する第１記憶ステップと、１ビッ
トの数を記憶する第２記憶ステップと、前記桁ａと前記
数ｂとを乗じて２桁からなる積を算出する乗算ステップ
と、前記算出された積の下１桁と、前記第１記憶ステッ
プにおいて記憶された数と、前記第２記憶ステップにお
いて記憶された数とを加算することにより、前記桁ｄと
１ビットの桁上がり値とを算出する加算ステップとを有
し、前記第１記憶ステップは、初期値として０を記憶
し、前記加算ステップによる加算が行われた場合に、前
記算出された積の上１桁を記憶し、前記第２記憶ステッ
プは、初期値として０を記憶し、前記算出された桁上が
り値を記憶することを特徴とする。

【００９９】この構成によれば、前記（１）と同様の効
果を有するプログラムを記録した記録媒体を提供でき
る。

【図面の簡単な説明】

【図１】第１の実施の形態における演算回路の全体構成
を示すブロック図である。

【図２】加算回路１８４の構成の一具体例を示してい
る。

【図３】演算回路１００における処理手順５１０を示し
ている。

【図４】第２の実施の形態における演算回路の全体構成
を示すブロック図である。

【図５】（Ａ）演算回路２００が行う処理手順４００の
前半部を示している。 （Ｂ）演算回路２００が行う処理手順４００の後半部を
示している。

【図６】第３の実施の形態における演算回路の全体構成
を示すブロック図である。

【図７】演算回路７００が行う処理手順８００を示して
いる。

【図８】演算回路２０１のブロック図を示している。

【図９】（Ａ）演算回路２０１が行う処理手順６００の
前半部を示している。 （Ｂ）演算回路２０１が行う処理手順６００の後半部を
示している。

【図１０】３入力キャリーセーブアダー回路を示してい
る。

【図１１】従来の演算回路９００のブロック図を示して
いる。

【図１２】加算回路９８４の構成の一具体例を示してい
る。

【図１３】演算回路９００における処理手順５５０を示
している。

【図１４】筆算により乗算を行った場合を示す模式図で
ある。

【符号の説明】

１００ 演算回路 １１０〜１４０ レジスタ １８１ 乗算回路 １８２〜１８３ レジスタ １８４ 加算回路 １９０ 制御回路 ２００〜２０１ 演算回路 ２１０〜２５０ レジスタ ２８１〜２８２ マルチプレクサ ２８５ 乗算回路 ２８６〜２８７ レジスタ ２８８ 加算回路 ２８９ レジスタ ２９０ 制御回路 ４００ 処理手順 ５１０ 処理手順 ５５０ 処理手順 ６００ 処理手順 ７００ 演算回路 ７１０〜７５０ レジスタ ７６０〜７７５ マルチプレクサ ７８１ 乗算回路 ７８２ 乗算回路 ７８３〜７８５ レジスタ ７８６ 加算回路 ７８７ レジスタ ７９０ 制御回路 ８００ 処理手順 ９００ 演算回路 ９１０〜９４０ レジスタ ９８１ 乗算回路 ９８２ レジスタ ９８４ 加算回路 ９９０ 制御回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数桁からなる数Ａと１桁の数ｂとの乗
   算において、前記数Ａの１つの桁ａと前記数ｂとの積を
   用いて数（Ａ×ｂ）の１つの桁ｄを算出する演算回路で
   あって、 １桁の数を記憶している第１レジスタと、 １ビットの数を記憶している第２レジスタと、 前記桁ａと前記数ｂとを乗じて２桁からなる積を算出す
   る乗算回路と、 前記算出された積の下１桁と、前記第１レジスタの内容
   と、前記第２レジスタの内容とを加算することにより、
   前記桁ｄと１ビットの桁上がり値とを算出する加算回路
   とを備え、 前記第１レジスタは、初期値として０を保持し、前記加
   算回路による加算が行われた場合に、前記算出された積
   の上１桁を記憶し、 前記第２レジスタは、初期値として０を保持し、前記算
   出された桁上がり値を記憶することを特徴とする演算回
   路。
2. 【請求項２】 前記各桁はｋビット（ｋは正整数）で表
   され、 前記第１レジスタは、ｋビットで表された前記１桁の数
   を記憶し、 前記乗算回路は、ｋビットで表された前記桁ａと、ｋビ
   ットで表された前記数ｂとを乗じて、２ｋビットで表さ
   れた前記積を算出し、 前記加算回路は、前記積の下ｋビットと、前記第１レジ
   スタに記憶されているｋビット値と、前記第２レジスタ
   に記憶されている１ビット値とを加算することにより、
   ｋビットで表された前記桁ｄと１ビットの桁上がり値と
   を算出することを特徴とする請求項１に記載の演算回
   路。
3. 【請求項３】 複数桁からなる数Ｔ、数Ａ、及び数Ｎ、
   並びに１桁の数ｂ及び数ｍに対する演算（Ｔ＋Ａ×ｂ＋
   Ｎ×ｍ）において、前記数Ａの１つの桁と前記数ｂとの
   積、及び前記数Ｎの１つの桁と前記数ｍとの積を用いて
   数（Ｔ＋Ａ×ｂ＋Ｎ×ｍ）の１つの桁ｄを算出する演算
   回路であって、 数Ａ及び数Ｎの何れかを選択する第１選択回路と、 数ｂ及び数ｍの何れかを選択する第２選択回路と、 １桁の数を記憶している第１レジスタと、 ２ビットの数を記憶している第２レジスタと、 複数桁からなる数を桁毎に記憶している第３レジスタ
   と、 前記第１選択回路により選択された数の１つの桁と、前
   記第２選択回路により選択された１桁の数とを乗じて、
   ２桁からなる積を算出する乗算回路と、 前記算出された積の下１桁と、前記第１レジスタの内容
   と、前記第２レジスタの内容と、前記乗算された桁と同
   一の桁位置において前記第３レジスタに記憶されている
   １つの桁とを加算することにより、前記桁ｄと２ビット
   の桁上がり値とを算出する加算回路とを備え、 前記第１レジスタは、初期値として０を保持し、前記加
   算回路による加算が行われた場合に、前記算出された積
   の上１桁を記憶し、 前記第２レジスタは、初期値として０を保持し、前記算
   出された桁上がり値を記憶し、 前記第３レジスタは、初期値として数Ｔを保持し、前記
   加算回路により加算された桁を、前記加算回路の加算結
   果により更新し、 前記加算回路は、前記第１選択回路により前記数Ａが選
   択され、かつ前記第２選択回路により前記数ｂが選択さ
   れている場合に、前記加算を行うことにより、数（Ｔ＋
   Ａ×ｂ）の１つの桁を算出し、その後、前記第１選択回
   路により前記数Ｎが選択され、かつ前記第２選択回路に
   より前記数ｍが選択されている場合に、前記加算を行う
   ことにより、前記桁ｄを算出することを特徴とする演算
   回路。
4. 【請求項４】 前記各桁はｋビット（ｋは正整数）で表
   され、 前記第１レジスタは、ｋビットで表された前記１桁の数
   を記憶し、 前記乗算回路は、前記第１選択回路により選択されｋビ
   ットで表された前記桁と、前記第２選択回路により選択
   されｋビットで表された前記桁とを乗じて、２ｋビット
   で表された前記積を算出し、 前記加算回路は、前記積の下ｋビットと、前記第１レジ
   スタに記憶されているｋビット値と、前記第２レジスタ
   に記憶されている１ビット値と、前記第３レジスタに記
   憶されているｋビットで表された１つの桁とを加算する
   ことにより、ｋビットで表された加算結果と２ビットの
   桁上がり値とを算出することを特徴とする請求項３記載
   の演算回路。
5. 【請求項５】 前記加算回路は、さらに、前記数ｍを算
   出し、 前記演算回路は、さらに、 前記加算回路により算出された数ｍを記憶する第４レジ
   スタを備え、 前記第２選択回路は、前記数ｂ及び前記第４レジスタに
   記憶されている数ｍの何れかを選択することを特徴とす
   る請求項３に記載の演算回路。
6. 【請求項６】 複数桁からなる数Ｔ、数Ａ、及び数Ｎ、
   並びに１桁の数ｂ及び数ｍに対する演算（Ｔ＋Ａ×ｂ＋
   Ｎ×ｍ）において、前記数Ａの１つの桁ａと前記数ｂと
   の積、及び前記数Ｎの１つの桁ｎと前記数ｍとの積を用
   いて数（Ｔ＋Ａ×ｂ＋Ｎ×ｍ）の１つの桁ｄを算出する
   演算回路であって、 前記桁ａと前記数ｂとを乗じて２桁からなる第１積を算
   出する第１乗算回路と、 前記桁ａと同一の桁位置にある前記数Ｎの桁ｎと、前記
   数ｍとを乗じて２桁からなる第２積を算出する第２乗算
   回路と、 １桁の数を記憶している第１レジスタと、 １桁の数を記憶している第２レジスタと、 ３ビットの数を記憶している第３レジスタと、 前記算出された第１積の下１桁と、前記第１レジスタの
   内容と、前記算出された第２積の下１桁と、前記第２レ
   ジスタの内容と、前記第３レジスタの内容と、前記桁ａ
   と同一の桁位置にある前記数Ｔの桁とを加算することに
   より、前記桁ｄと３ビットの桁上がり値とを算出する加
   算回路とを備え、 前記第１レジスタは、初期値として０を保持し、前記加
   算回路による加算が行われた場合に、前記算出された第
   １積の上１桁を記憶し、 前記第２レジスタは、初期値として０を保持し、前記加
   算回路による加算が行われた場合に、前記算出された第
   ２積の上１桁を記憶し、 前記第３レジスタは、初期値として０を保持し、前記算
   出された桁上がり値を記憶することを特徴とする演算回
   路。
7. 【請求項７】 前記各桁はｋビット（ｋは正整数）で表
   され、 前記第１レジスタは、ｋビットで表された前記１桁の数
   を記憶し、 前記第２レジスタは、ｋビットで表された前記１桁の数
   を記憶し、 前記第１乗算回路は、ｋビットで表された前記桁ａと、
   ｋビットで表された前記数ｂとを乗じて、２ｋビットで
   表された前記第１積を算出し、 前記第２乗算回路は、ｋビットで表された前記桁ｎと、
   ｋビットで表された前記数ｍとを乗じて、２ｋビットで
   表された前記第２積を算出し、 前記加算回路は、前記第１積の下ｋビットと、前記第１
   レジスタに記憶されているｋビット値と、前記第２積の
   下ｋビットと、前記第２レジスタに記憶されているｋビ
   ット値と、前記第３レジスタに記憶されている３ビット
   値と、前記数Ｔのｋビットで表された１つの桁とを加算
   することにより、ｋビットで表された前記桁ｄと３ビッ
   トの桁上がり値とを算出することを特徴とする請求項６
   に記載の演算回路。
8. 【請求項８】 前記加算回路は、さらに、前記数ｍを算
   出し、 前記演算回路は、さらに、 前記加算回路により算出された数ｍを記憶する第４レジ
   スタを備え、 前記第２乗算回路は、前記桁ｎと、前記第４レジスタに
   記憶されている数ｍとを乗算することを特徴とする請求
   項６に記載の演算回路。
9. 【請求項９】 複数桁からなる数Ａと１桁の数ｂとの乗
   算において、前記数Ａの１つの桁ａと前記数ｂとの積を
   用いて数（Ａ×ｂ）の１つの桁ｄを算出する演算方法で
   あって、 １桁の数を記憶する第１記憶ステップと、 １ビットの数を記憶する第２記憶ステップと、 前記桁ａと前記数ｂとを乗じて２桁からなる積を算出す
   る乗算ステップと、 前記算出された積の下１桁と、前記第１記憶ステップに
   おいて記憶された数と、前記第２記憶ステップにおいて
   記憶された数とを加算することにより、前記桁ｄと１ビ
   ットの桁上がり値とを算出する加算ステップとを有し、 前記第１記憶ステップは、初期値として０を記憶し、前
   記加算ステップによる加算が行われた場合に、前記算出
   された積の上１桁を記憶し、 前記第２記憶ステップは、初期値として０を記憶し、前
   記算出された桁上がり値を記憶することを特徴とする演
   算方法。
10. 【請求項１０】 複数桁からなる数Ａと１桁の数ｂとの
    乗算において、前記数Ａの１つの桁ａと前記数ｂとの積
    を用いて数（Ａ×ｂ）の１つの桁ｄを算出する演算回路
    を制御するプログラムを記憶しているコンピュータ読取
    り可能な記録媒体であって、 前記プログラムは、 １桁の数を記憶する第１記憶ステップと、 １ビットの数を記憶する第２記憶ステップと、 前記桁ａと前記数ｂとを乗じて２桁からなる積を算出す
    る乗算ステップと、 前記算出された積の下１桁と、前記第１記憶ステップに
    おいて記憶された数と、前記第２記憶ステップにおいて
    記憶された数とを加算することにより、前記桁ｄと１ビ
    ットの桁上がり値とを算出する加算ステップとを有し、 前記第１記憶ステップは、初期値として０を記憶し、前
    記加算ステップによる加算が行われた場合に、前記算出
    された積の上１桁を記憶し、 前記第２記憶ステップは、初期値として０を記憶し、前
    記算出された桁上がり値を記憶することを特徴とする記
    録媒体。