JPH0727458B2 - 乗算器 - Google Patents

乗算器

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JPH0727458B2
JPH0727458B2 JP1260388A JP26038889A JPH0727458B2 JP H0727458 B2 JPH0727458 B2 JP H0727458B2 JP 1260388 A JP1260388 A JP 1260388A JP 26038889 A JP26038889 A JP 26038889A JP H0727458 B2 JPH0727458 B2 JP H0727458B2
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スタマテイス・ヴアスリイアデイス
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インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
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    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
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    • G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
    • G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm

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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、オーバーラップ式複数ビット走査による２進
数の乗算、より具体的には、ともに符号付き絶対値また
は符号付き２進数である２つの複数ビット２進数を掛け
合わせる乗算器に関するものである。
B.従来技術 １対の２進数を掛け合わせて結果を生成する乗算器は、
数字の形を考慮するとき、実現するのが複雑になる。周
知のように、２進数は、符号ビットを伴う複数個の絶対
値ビットの組合せとして表すことができる。絶対値ビッ
トはその数の絶対値を表し、符号ビットは正または負を
表す。もう１つの表示形式は符号付き２進数であり、こ
れはその数の絶対値の補数化によって表現される。最も
頻繁に使われるのは２の補数である。この表示法では、
元の絶対値の補数化で、その数の符号がその絶対値の表
示に埋め込まれる。
符号付き絶対値表示の場合と同様に、２の補数の符号も
その絶対値から離すことはできないので、どちらの表示
用の乗算ハードウェアでもある表示形の訂正または変換
が必要である。もちろん、訂正及び変換には、追加のハ
ードウェアと時間が必要となる。
符号付き絶対値乗算器を用いて２つの補数の乗算を実行
するには、少なくとも３つの一般的方法がある。第１の
方法では、２の補数オペランドを事前補数化して符号付
き絶対値数をもたらす。得られた符号付き絶対値数を次
に掛け合わせ、結果を事後補数化によって２の補数の形
に戻す。この方法は、ハードウェア及び処理サイクルの
点で追加のコストが必要である。補数化を実行するため
のハードウェアを追加しなければならず、そのための時
間がかかる。事前補数化及び事後補数化を加算器ハード
ウェアで実施すれば、ハードウェアが節約できる。しか
し、そうすれば乗算を実行するのに要するサイクル数が
増し、加算器入力用に乗算ハードウェアを追加すること
が必要になる。
第２の技法では、乗算の前にオペランドを検出して、条
件付きで補数化する。両方のオペランドが正の場合は、
事前補数化も事後補数化も不要である。符号が逆の２つ
の数の乗算には、一方のオペランドの事前補数化と事後
補数化だけが必要である。２つの負の乗算には、両方の
オペランドの事前補数化が必要である。すなわち、オペ
ランドを検出すると、符号付き絶対値の乗算の全体的性
能が向上する。この技法でも、余分のハードウェアと追
加の動作サイクルが必要である。この手法は、２進乗算
器の実施例で最も一般的に使用されている。たとえば、
米国特許第4594679号を参照のこと。
最後に、符号付き絶対値回路を使った２の補数の乗算
が、特殊な形の加算器を使って要素の加減算を実行する
ことによって実現できる。たとえば、S.D.ペサリス（Pe
saris）の論文「40ナノ秒17ビット・アレイ乗算器（A F
orty-ns 17-bit Array Multiplier）」、IEEEコンピュ
ータ紀要（IEEE TRANSACTIONS ON COMPUTERS）、Vol.C
−20（971年４月）、TP442−447を参照のこと。この場
合は、４種の加算器が使用できる必要があるが、それは
特定の技術では完全には実現されないことがしばしばで
ある。乗算マトリックスの作成と操作を必要とする全加
算器が必要である。マトリックス中で、２の補数の乗算
で提示される負の項目の訂正行が既存のマトリックスに
追加される。そのために、追加のハードウェアと、乗算
全体に対する遅延が必要である。
乗算器の設計における大きな進歩は、１対のオペランド
を掛け合わすことのできる乗算器によって得られるもの
であろう。１対にオペランドは共に符号付き絶対値また
は共に２の補数であり、この乗算には、事前補数化、事
後補数化、特殊加算器、マトリックス用の余分の訂正
行、あるいは２の補数の乗算を実行するために追加の分
岐を必要とするオペランド検出のどれも必要でない。
C.発明の概要 本発明の１つの目的は、補数化、オペランド検出あるい
は複雑なマトリックスを必要とせず、２つの符号付き絶
対値オペランドまたは２つの２の補数オペランドを掛け
合わせることができる乗算器を、ハードウェアで実施す
るための新しい方式を提供することにある。
本発明のもう１つの目的は、ハードウェアの基本要素に
わずかな工夫を加えて、動作の実行に追加の時間を要せ
ず、従来技術の乗算器の面倒さのない、符号付き絶対値
乗算器を使って符号付き絶対値または２の補数オペラン
ドの乗算を実行する方式を確立することにある。
本発明のもう１つの目的は、１対の符号付き絶対値オペ
ランドと同じ時間の間に１対の２の補数オペランドを掛
け合わせる、２の補数の乗算用装置を作成することにあ
る。
本発明の１つの利点は、オペランドの最終結果によって
ハードウェアにおける事前及び事後補数化サイクルが不
要なことである。
本発明のもう１つの顕著な利点は、要素の加減算用及び
基本的部分積マトリックスの拡張用の特別な回路が不要
なことである。
本発明によれば、オペランド対の乗算において、部分積
項のマトリックスが、各部分積に符号コード化ビットを
付加するアルゴリズムに従って形成される。２つのｎビ
ット・オペランドの場合、乗数オペランドを走査して一
連のビット・グループを得ることにより、マトリックス
が展開される。各グループは連続するｓ個の乗数ビット
を含み、隣接グループと１ビットずつオーバーラップ
し、ｓ≧３である。マトリックス・アセンブラは、乗数
を被乗数ビット・グループと掛け合わせて得られる部分
積を受け取り、ｍ＋１個のオフセット行を含むマトリッ
クスにアセンブルされた一連の部分積を生成する。ただ
し、ｍ＝INT［（ｎ−１）／（Ｓ−１）］であり、各マ
トリックス行は１つの部分積を含む。マトリックス・ア
センブラには符号コーダが含まれ、一連の乗数ビット・
グループまたは１つの被乗数符号ビットに応答して、部
分積に符号コード化ビットを付加してマトリックスの当
該の行を完成する。最後に、符号コード化ビットが付加
された部分積を加えて２つのオペランドの積を生成する
ように、加算回路が、マトリックス・アセンブラに接続
されている。
下記のアルゴリズムが示すように、符号コーダは、乗数
ビット・グループまたは１つの被乗数符号ビットに応答
して符号コード化ビットを生成する際に、従来技術の符
号付き絶対値オーバーラップ式走査乗算器が、事前補数
化も事後補数化もなしで符号付き絶対値または２の補数
の形のオペランドを乗算できるように、その乗算器を改
善する。
本発明のその他の利点及び目的は、添付の図面を参照し
ながら以下の詳細な説明を読めば明らかになるはずであ
る。
D.実施例 アレイ乗算は、２つのｎビット２進数の積を得るための
既知の技法である。広く使われているこうした乗算用の
アルゴリズムは、マックソーリー（MacSorley）の論文
「２進式計算機における高速算術演算（High-Speed Ari
thmetic in Binary Computers）」、PROCEEDINGS OFTHE
IRE、Vol.39（1961年１月）に報告されている、３ビッ
ト走査用オーバーラップ・シフト法である。この走査乗
算技法では、複数ビットの被乗数に複数ビットの乗数を
掛けて、複数ビットの積を生成する。この技法の走査に
は、連続する乗数ビット・グループを取り出して乗数を
「走査」し、被乗数に各ビット・グループを掛けて部分
積項を生成し、それによって必要な部分積の数を有効に
減少させることが含まれる。本出願人に譲渡された1987
年11月３日出願の米国特許出願第116172号には、オーバ
ーラップ式複数ビット走査の代表的技法及び手段が教示
されている。上記特許出願の教示では、乗数のビット・
グループは４つ以上のビットからなる。その特定の実施
例について、上記特許出願を引用により本発明に組み込
む。
上記の特許出願では、オーバーラップ式走査乗算システ
ムは、被乗数がそれで走査される乗数ビット・グループ
のサイズを３より大きくすることによって、修正された
部分積をより少なくマトリックスにアセンブルする。さ
らに、各乗数ビット・グループが、隣接するビット・グ
ループと１ビットだけオーバーラップする。負の部分積
項が生成されるときは、部分積項の拡張として前の行に
「ホット１」がコード化され、したがってそのために行
を追加する必要がなくなる。各行をマトリックスの左端
に拡張する代りに、部分積項の各端部に限られた長さの
コード化拡張幅だけ行が拡張される。
この説明では、符号付き絶対値オペランドを、連続する
ｎ個のビットを含む複数ビット２進数であると考える。
被乗数オペランドＸは次のように表示される。
X0X1X2・・・Xn-2Xn-1 ただし、X0は符号ビット、X1〜Xn-1は絶対値をX1からX
n-1へと降順で表す。
同様に、符号付き絶対値の形の被乗数オペランドは、Y0
からYn-1へと番号を付けたｎ個のビットを含む。ただ
し、Y0は符号ビット、Y1〜Yn-1はY1から降順で表した絶
対値ビットである。
この実施例では、符号付き２進オペランドは、せいぜい
幅（ｎ−（ｓ−１））ビットである。すなわち、符号付
き２進被乗数オペランドはビットX0〜Xn-sを含み、X0は
符号ビット、残りのビットはXn-sに向かって降順であ
る。符号付き２進乗数オペランドも同様に表記される。
この実施例では、符号付き２進数の符号ビットのｓ−１
個の複製が符号ビットの左に付加されて、それらの数に
幅ｎビットの符号付き絶対値数を与える。
この説明では、下記の表記法を用いた。
Xsm ： 被乗数Ｘの符号付き絶対値表示 ysm ： 乗数Ｙの符号付き絶対値表示 Xtc ： Ｘの２の補数表示 Ytc ： Ｙの２の補数表示 Σ ： 求和 Ｙ ： 項の排他的OR ＋ ： 項の論理的OR 項の論理的ANDは、並置によって表す。
第１図のシステムで、２の補数標識（tc）によって活動
化された桁合わせ／拡張回路10に被乗数Ｘが供給され
る。tc信号が活動化された場合、Ｘは２の補数の数であ
る。tc信号が活動化されると、オペランドＸの最下位ビ
ットが符号付き絶対値数の最下位ビットと桁合わせさ
れ、符号ビットＸがｓ−１の複製によって拡張されて、
Ｘをｎビット符号付き２進数として表現する。tc信号が
非活動状態の場合、Ｘは桁合わせや拡張を必要としない
符号付き絶対値数である。３×乗算器14は、標準の左シ
フト／加算法によってＸのビットXiに３を掛けて３Xiを
生成する。乗数Ｙは、桁合わせ／拡張回路10と同一の桁
合わせ／拡張回路18に供給される。次いでｎビット・オ
ペランドが走査手段20中で走査される。当技術分野で周
知のように、走査手段20は、各ビット集合がｓビットを
含み、連続するビット集合が隣接するビット集合と１ビ
ットだけオーバーラップする、一連の乗数ビット集合を
生成する。たとえば、ｓ＝４の例の場合、Ｙの最初の走
査でＹの最初の４ビットの値、すなわちY0、Y1、Y2、Y3
が出力される。２回目の走査で値Y3、Y4、Y5、Y6が出力
され、３回目の走査でＹの第６ビットから第９ビットま
での値が出力され、以下同様にしてＹのすべてのビット
の値が出力される。たとえば、Ｙが56ビット＋符号ビッ
トからなる場合、走査手段20によって19回Ｙの走査値が
出力される。
走査手段の出力は組合せ回路22に供給され、そこで乗数
ビット集合の各ビットが組み合わされて現走査の係数Ｗ
の値を生成する。さらに、Ｙの現走査値が符号コード化
回路24に供給される。符号コード化回路24は被乗数符号
ビットX0、係数Ｗ［０］、及びＹの現走査からのビット
を受け取って、部分積に付加されるビットをコード化す
る。
係数、3Xを含むＸの値、及び符号コード化ビットはすべ
てマトリックス・アセンブラ26に供給され、そこで、符
号コード化ビットを付加された部分積を各行に含むオー
バーラップした走査マトリックスが１行ずつ生成され
る。このマトリックス28はたとえば主記憶装置またはRA
M記憶装置でよく、そこに現在の結果が記憶される。ま
た、本発明の実施は、桁上げセーブ加算法にも対応でき
る。この方法では、マトリックス全体がアセンブルされ
ず、各行が生成されるたびに以前のすべての行の和と組
み合わされ、最終積が得られるまでその操作が続けられ
る。
次に加算回路でマトリックスが加算されて乗算結果をも
たらす。部分積を組み合わせて結果を生成するのに使用
できる加算回路は多数知られている。たとえば、マトリ
ックスの列を桁上げと和のわずか２項に減らす、１組の
桁上げセーブ加算器ツリーを設けることができる。これ
らの列は、通常は次のサイクルで2:1加算器34によって
加算され、結果をもたらす。この加算器要素の集合は、
たとえば本明細書に組み込んだ前記の特許出願を参照す
れば理解できる。
ｓビット・オーバーラップ式走査用のマトリックスのコ
ード化に話を移して、浮動小数点式符号付き絶対値表記
法乗算器のハードウェアを使用した２の補数表記法によ
る固定小数点オペランド用乗算器について説明する。固
定小数点演算と浮動小数点演算は、オペランドのロード
後、同数のサイクルで計算される。符号付き絶対値ハー
ドウェアで両方のタイプの乗算を計算するのに必要な変
更について説明する。
符号付き絶対値乗算器 ｎビットの符号付き絶対値分数をXsmとすると、次式が
成立する。
２つの符号付き絶対値数XsmとYsm′の２つの絶対値を掛
け合わせ、それらの符号は別途処理するものと仮定す
る。そうすると、次のように記述できる。
次式が成立することが証明できる。
ただし、ｍ＝INT［（ｎ−１）／（ｓ−１）］、INT＝整
数部、ｓは走査されるビット数でｓ≧２。
考察しやすいようにｓ＝４とすると、 かつｋはｊに比例するものとする。ただし、ｋ＝（ｓ−
１）ｊ−１。
定理１ SjXsm｜Wj｜は次のように書き直すことができる。
「ホット１」を追加することが可能である。
ただし、Sj＝０ならばXi *＝Xi、またSj＝１ならばXj *＝
Xio|W|＝ＬかつＬ≠Ｋ（Ｗ［Ｌ］はＷ［Ｋ］と相互排他
的）のときＷ［Ｌ］が「オン」。
注：一部のビット位置（π）及びＷ（Ｌ）はｊに依存す
る。理解及び表示をしやすくするため、そうした依存関
係は省略した。
証明 ｜Wj｜≦２2（（SjXsm｜Wj｜）max＝２2Xsm）とする
と、符号拡張で値が保存されるので、SjXsm｜Wj｜は第
２図のように表すことができる。
第２図から、次のことが容易に検証できる。Sj＝０なら
ば、θj *はSjXsm｜Wj｜の正しい表示である。Sj＝１な
らば、位置２-(n-1)に「ホット１」を付加しなければな
らない。したがって定理１は成立する。
X0は常に（3X）0に等しいことが観察できる。したがっ
て、π-2＝X0 *W［０］。X0＝０なので、π-2＝X0 *も成
立する。しかし、後で考察する２の補数表記法など他の
表示法では必ずしもこれは成立しない。
SjXsm｜Wj｜＝θjとすると、あらゆるｊ（１≦ｊ≦ｍ）
について次式が証明できる。
θj＝θj *＋ζ２-[(n-1)+3] ただし、Sj+1＝０ならばδ＝０、またSj+1＝１ならばδ
＝１。ｊ＝ｍ＋１のとき、次式が成立する。
これは、追従すべき行（または走査）がもうそれ以上な
いのでそれ以上の拡張は不要だからである。W1≧０とす
ると、δ1は常に正であり、可能な「ホット１」を加え
るための余分の行は必要がない。したがって、 （2.5）XsmYsm＝θ12-2＋θ22-5＋…＋θj2-[3j-1]＋…
θm+1 *２-[3(m+1)-1] （2.5）式は、列２0から始まり列 ２-[3(m+1)-1+n-1]で終わるｍ＋１行を含むマトリック
スを表す。
符号拡張でθj（１≦ｊ＜ｍ＋１）が変化しないものと
すると、次のように記述できる。
したがって、（2.5）式の第ｊ行は次のように書くこと
ができる。
Φm+1 *についても同様の結論が得られる。
（2.6）式によるΦjの表示は、XsmYsmマトリックスは第
３図に示すように加算したとき、値が変化しないことを
示唆している。２-1かた始まる積の位置が重要だとする
と、位置２1、２0に対応する積ビットは考慮する必要が
ない。乗算に関しては、第５図のマトリックスは第４図
のマトリックスに対応すると言うことができる。第５図
では、α＝π-2すなわちαが積中で重要であることに留
意されたい。本明細書に組み込んだ特許出願では、αを
含む下側の３角マトリックスが次式と等価なことが証明
されている。
ただし、αjはｊ行目の符号である。ここで、ｊ行目が
負の場合にのみαj＝１である。また下側の３角マトリ
ックスが、マトリックスのバンドへの符号コード化と等
価であることも証明できる。このコード化は、次のよう
にしてΦjに中に埋め込むことができる。
定理２ ただし、２≦ｊ≦ｍがWj＜０の場合のみSj＝１ 証明 拡張が１か０かはSjのみによって決まるので、この符号
コード化はSjに依存する。すなわち、符号ビットX0が常
に０とすれば、Φjが正か負かはSjによって決まる。し
たがって、 ケース1:Sj＝０で、すなわちWj≧０ならば これは、Sj＝０の場合にｊ行目に“111"を加えられたと
いう意味であり、本明細書に組み込んだ特許出願で教示
されるように右コード化を置くことによって、定理２の
妥当性が証明される。
ケース2:Sj＝０で、すなわちWj＜０ならば これは次式と等価である。
この式は、本明細書に組み込んだ特許出願で教示される
ようにSj＝１の場合の右コード化“110"に対応する。し
たがって、定理２は成立する。
定理３ 証明 ケース1:Sj＝０ならば これは、｜Φm+1｜の前のコード化“1000"と等価であ
る。これは、本明細書に組み込んだ特許出願で教示され
るように最終行の右コード化に対応する。
ケース2:Sj＝１ならば これは、｜Φm+1｜の前のコード化“0111"と等価であ
り、本明細書に組み込んだ特許出願で教示されるように
Sjが負のときの右コード化に対応する。したがって、定
理３が成立する。
定理４ ただし、 証明 定理１、２、３と式（2.6）から簡単にできる。
２の補数の乗算 定理４は、符号付き絶対値の乗算の公式を規定する。こ
のような装置を使って２の補数の乗算が計算できるかと
いう質問が出るかもしれない。次の誘導式は、符号付き
絶対値乗算器をどのように使えば、ハードウェア補正や
余分の遅延なしでかつハードウェアに関する最小限の修
正だけで、符号付き絶対値と２の補数の乗算の両方を計
算することができるかを記述している。２つのｎビット
２の補数非分数XtcとYtc′があるものとして、乗算XtcY
tc′を考える。
したがって、次式が成立する。
これは、非分数XtcおよびYtcが、適当に小数点を移動し
ビット位置を名付け直すと、分数と見ることができると
いう意味である。
と置く。Xtc *は、適当に名付け直すと、次のように書く
ことができる。
したがって、 符号付き絶対値乗算器が２の補数の乗算に対処できるこ
とを証明するには、どちらの乗算でも定理１、２、３、
４が成立することを証明しなければならない。小数点を
移動した場合以外は、Xtc′とYtcとXsm′Ysmは２つの一
方の名付け方が違っていても等価な表現となる。
ハードウェアでは、これは、オペランドを最下位ビット
を同じ位置にしてレジスタに強制的に入れることにな
る。これは規約にすぎず、ハードウェアの必要条件では
ない。両方の乗算について定理１が成立することは、容
易に確認できる。
したがって、θj＝θj *＋δ２-[(n-1)+3]かつθm+1＝θ
m+1 * 余分の行（余分の部分積）を回避し、マトリックスを保
存するには、W1≧０であることを証明しなければならな
い。符号付き絶対値数ではY0＝０、すなわちW1≧０であ
る。２の補数による表記ではこの式は成立しない。Yn-1
は０または１であり、したがってマトリックスを保存す
る。
（4.1） −４Yn-1＋２Yn-2＋Yn-3＋Yn-40 そのためには、Yn-1＝Yn-2＝Yn-3＝Yn-4となる必要があ
る。これは、マトリックスを保存するには、最初の復号
がすべての符号ビットでなければならないという意味で
ある。定理２と３は成立しない。なぜならば、符号拡張
がコード化されており、符号付き絶対値の乗算でX0＝０
だ（すなわち、Xsmが強制的に正にされている）からで
ある。したがって、SjによってΦjの符号が決まる。２
の補数の乗算ではこのことは成立しない。
Xn-1は１または０である。したがって、SjだけでΦjの
符号ビットは決まらない。次の定理が成り立つ。
定理５ 符号付き絶対値でも２の補数でもΦjの符号は、 によって決まる。ただし、|W|＝０の場合のみＷ（０）
＝１であり、XsignはＸの最上位ビット、SjはWjの符号
である。
証明 を証明しなければならない。ただし、X0はＸの最上位ビ
ット、すなわちXsignである。
ケース1: かつπ-2＝XsignVSjo第１表にΦjの符号の計算を記載す
る。
π-2が第１表の計算に従うことは容易に確認できる。す
なわち、XsignVSjからΦjの符号が計算される。
ケース2:|W|＝０すなわちＷ（０）＝１かつπ-2＝０
（ａ）から したがって、ケース２の場合に定理５が成立する。
定理６ 定理２と３が成立するのは にそれぞれ が代入される場合だけである。ただし、 証明 定理２については、Sjにπ-jを代入するとき、次式が成
立する。
ただし、２≦ｊ≦ｍかつ したがって、 ケース1:|W|≠０すなわちＷ（０）＝０で、 であることを意味する。
サブケース1:符号付き絶対値 Sjならば したがって、ｊ行目に“111"が加えられている。
Sjならば したがって、ｊ行目に“110"が加えられており、定理２
は成立する。
サブケース2:2の補数の乗算 Sj＝０ならば、 Xsign＝０の場合、ｊ行目は正で、“111"が加えられて
いる。
Xsign＝１の場合、ｊ行目は負で、“110"が加えられて
いる。
Sj＝１ならば、 Xsign＝０の場合、ｊ行目は負で、“110"が加えられて
いる。
Xsign＝１の場合、ｊ行目は正で、“111"が加えられて
いる。
したがって、サブケース２では定理２が成立する。
ケース2:|W|＝０、すなわちＷ（０）＝１したがって、 であり、“111"が加えられている。すなわち、ケース２
では定理２が成立する。
定理３については、次式が成立する。
ケース1:|W|≠０すなわち、 でπ-2＝（XsignVSj） サブケース1:Sj＝０ならば、π-2＝Xsign 符号付き絶対値表記を考慮すると、π-2＝０であり、Φ
m+1の前に“1000"が加えられている。
２の補数表記では、Ｘが正の場合はΦm+1の前に“1000"
が付加され、Ｘが負の場合は“0111"が付加される。し
たがって、サブケース１の場合は定理３が成立する。
サブケース2:Sjc＝１ならば、 符号付き絶対値表記では、Φjは負であり、Φm+1の前に
“0111"が付加されている。
２の補数表記では、Ｘが正でΦjがやはり負であること
を示す場合は“0111"が付加され、Ｘが負でΦjが正であ
ることを示す場合は“1000"が付加されている。
したがって、サブケース２の場合は定理３が成立する。
ケース2:|W|＝０すなわちＷ（０）＝１かつπ-2＝０で
“1000"が付加されていることを意味する。すなわち、
ケース２についてはあらゆる場合に定理３が成立する。
符号拡張コード化 １＜ｊ≦ｍのあらゆるΦjについて、３ビットを によって計算して加えなければならない。２つのビット
は１で、第３のビット（ｂ）は次式に等しい。
またｊ＝ｍ＋１である行については、４ビットをπ-2′
及びπ-2によって計算して加えなければならない。X
signは既知のSjであるが、Ｗ（０）は計算しなければな
らない。Sjによって、π-2及び反転が決まり、また前の
行への「ホット１」の加算も決まる。
そのＷが与えられている場合、Yk-2、Yk-1、Yk、Yk+1の
４ビットを考慮する。Yk-2＝１の場合にのみＷ＜０とな
り、Ｗ＝０は成立しない。
がSj＝Yk-2＋Ｗ（０）。
したがって、 Yk-2＝Yk-1＝Yk＝Yk+1の場合にのみＷ＝０すなわち、 代替コード化 Ｗ＝０の場合の部分積は、その和が等しい異なる２つの
方法で表すことができる。
先に述べたバージョンでは、コード化法（ａ）を使用し
た。完璧を期し、かつ制御論理の削減を示すため、バー
ジョン（ａ）と（ｂ）の両方を使用する等価な方法を示
す。両方のバージョンを採用する場合、次式が成立す
る。
π-2＝（（XsignＷ（０））VSj） ただし、Sj＝Y(k-(s-2))かつSj+1＝Y(k+1)0Y(k-(s-2))
＝０の場合Xi *＝Xi、Y(k-(s-2))＝１の場合Xi *＝Xioか
つYk+1＝０の場合δ＝０、Yk+1の場合δ＝１。
Ｗが０でない場合は、以前に証明したのと同様。
π-2＝（XsignVY(k-(s-2))）で右コード化が計算され
る。Ｗ＝０ならば、π-2＝Y(k-(s-2))かつSi＝Y
(k-(s-2))。Y(k-(s-2))＝０の場合は、前述のコード化
もこのコード化もＷ＝０のバージョン（ａ）での表現を
与える。Y(k-(s-2))＝１の場合は、前のコード化はＷ＝
０の（ａ）による表現をもたらし、このコード化は
（ｂ）による表現を与える。両者は等価なので、このコ
ード化は有効である。したがって、所与の１＜ｊ≦ｍに
ついて、コード化は有効である。ｊ＝ｍ＋１の場合は、
下記の等価なコード化を使用する。
バージョン（ｃ）は前述の方法で使用され、どちらもY
(k-(s-2))に応じて代替法で使用される。以上、使用す
るハードウェアがより少ない、部分積コード化の代替法
について考察した。このことに関する詳細は、添付の図
表を参照のこと。
定理７ XsmYsmとXtcYtcは、マトリックスＰと等価である。ただ
し、 したがって、Φ1は正であることが保証され、次式に等
しい。
また、あらゆるΦjについて、π-1、π0、π1はその行
に対応するSjに応じてＸの対応ビットまたはその反転に
等しい。
したがって、任意のｊについて かつSj+1＝１の場合にのみδ＝１。
ただし、XsignはＸの最上位ビットであり、 によって計算される。
ただし、Yk-2、Yk-1、Yk、Yk+1はｊ番目の走査で考慮さ
れるＹの４つのビットであり、Yk-2は走査の第１ビッ
ト、Yk-1は第２ビット、Ykは第３ビット、Yk+1は第４ビ
ットである。Sj、π-2はSj＝Yk-2、 によって生成される。
証明 定理４、５、６及び代替コード化法から簡単にできる。
ハードウェアによる実施 次に、バウ（Bough）等の論文「２の補数並列アレイ乗
算アルゴリズム（A Two′s Complement Parallel Array
Multiplication Algorithm）」、IEEEコンピュータ紀
要、Vol.C−22（1973年12月）、pp.1045−1047に示され
ている符号付き絶対値乗算の設計を採用して、同じ乗算
器で２の補数の乗算と符号付き絶対値の乗算の両方に対
処するのに必要な変更について考察する。前記の定理及
び知見に基づいて、次のことが言える。
1.2のオペランドの各ビットを正しく置く。すなわち、
２の補数でも符号付き絶対値でも最下位ビットが同じ位
置にくるようにする。ハードウェアも時間も不要であ
る。
2.XtcとXtcを正しく符号拡張する。すなわち、オペラン
ドを置くときに多重化が必要である。追加のハードウェ
アとしては、ＸマルチプレクサとＹマルチプレクサの符
号ビットからそれぞれ32本及び48本のファンアウトが出
るので、再給電のために10個のバッファが必要である。
3.3×を正しく計算する。余分に１回のORと１回のXOR
（排他的OR）が必要である。
4.j行目を走査する。
5.Sjを正しく計算する。
6.ΦjとΦm+1を作成する。
7.Sjの代りにπ-2を使って符号拡張コード化を作成す
る。このために、18回のXORが余分に必要である。
8.最後の行では、ANDをXORに変更するために６個のセル
が余分に必要である。
9.他のデータとのサイクル同期を行なうために、XREGB
及びYREGに符号拡張用ラッチを追加する。このため、ラ
ッチが３個増える。
一般化アルゴリズム ［４］で証明したように、｜Wj｜≦２(s-2)である。し
たがって、SjXsm｜Wj｜を表すのに（ｓ−２＋ｎ−１）
ビット必要である。したがって、必要ならば「ホット
１」を加えてSjXsm｜Wj｜を表すことのできるΦj *が存
在する。
関連特許出願では、符号拡張をコード化するために加え
るべきビットの数、すなわち最終行以外のすべての行に
ついてはｓ−１、最終行ではｓを規定している。
１＜ｊ≦ｍのあらゆる走査についてｓ−１個の符号拡張
追加ビットの最初の走査をもつことによって、最初の行
が正であることを保証しなければならない。これらのビ
ットは、π-2＝（XsignVSj）＝Ｗ（０）によって、Φj
≧０の場合は（ｓ−１）個の１を加え、Φj＜０の場合
は（ｓ−２）個の１とその後に０を１個加えるように計
算しなければならない。また、π-2によって、Φm+1≧
０の場合は１個の０とその後に（ｓ−１）個の１を加
え、Φm+1＜０の場合は“1"を１個とその後に（ｓ−
１）個の０を加えるようにｓビットが正しく計算され
る。
これらの定理を使って、マトリックスを形成するための
アルゴリズムを定式化する。まず、ｍ＋１個の部分積に
よるｓビットのオーバーラップ走査を仮定する。ただ
し、ｍ＝INT［（ｎ−１）／（ｓ−１）］、INTは整数除
算、ｎは乗算Ｙの長さである。加算回路を正しく考慮し
て倍数を計算するためのアプリケーションのハードウェ
ア要件とタイミング要件の比較検討を行なった後、ｓの
値を求めることができる。
下記の例では、説明のため、ｎ＝57、ｓ＝４であると仮
定する。この場合は、ｍ＋１＝19である。これらのどの
値も、この説明の教示を限定するものではない。実際に
は、ｎ、ｓ、ｍの範囲は、設計上の考慮と上記で確立さ
れた関係のみによって制限される。
第６図に、この実施例のマトリックスを示す。走査がＹ
の上位ビット、すなわちY0Y1Y2Y3から開始するものと仮
定すると、（ｊ＋１）番目の部分積はｊ番目の部分積に
対して３（＝ｓ−１）ビットだけ右にシフトされる。た
だし、ｉは整数で≧１かつ≧ｍ＋１である。第６図では
連続する部分積１−19がマトリックスの行として示して
あるが、各行は最初の２行を除き前の行に対して３（＝
ｓ−１）ビットだけ右にシフトされている。各部分積
は、π符号で示される部分乗算の積を含む。さらに各部
分積には符号コード化ビットが付加されている。最初の
部分積にはその右端に符号コード化ビットが付加され、
最後の部分積にはその左端に符号コード化ビットが付加
され、中間のすべての部分積には右端と左端に符号コー
ド化ビットは付加されている。
第６図に示すように、最初の部分積は61ビット、中間の
（２番目から18番目までの）部分積は64ビット、最後の
19番目の部分積は62ビットを有する。π符号は、部分積
の未知の有意ビットを表す。＊は部分積のマトリックス
中の未知の有意ビットを表すが、前述のようにこれは符
号付き絶対値乗算と２の補数乗算では異なるやり方で計
算される。値１及び０は部分積の行の既知の有意ビット
を表す。最後に、δ符号は、とくに上記のように「ホッ
ト１」のコード化のための行の未知の有意ビットを表
す。マトリックスを構成する1211ビットのうち、21個
（すべて＊で示す）だけがオペランドの形に基づいてコ
ード化される。
第６図のマトリックスの１行目を第7A図に示す。この行
は、第7B図に示した最初の乗数ビット・グループでオペ
ランドＸを走査することによって生成される。図のよう
に１行目は幅61ビットで、最後の３ビットは“00δ”の
右コード化である。ただし、δはY3に等しく、次の部分
積の“擬似符号”である。この行の各ビットは−１ない
し56で表示される。ただし、−１と０はオペランドＸに
２(s-2)または２2を掛けて得られるビットである。＊で
表される項はなく、この部分積が符号付き絶対値オペラ
ンドでも２の補数オペランドでも同じことを示してい
る。
最初の部分積の各ビットを求めるための方程式は式（A
1）〜（A4）で与えられる。
π（−１）＝（X(1)Ｗ［４］＋３X(1)Ｗ［３］＋X(0)Ｗ
［２］＋X(0)Ｗ［１］） （ｉ＝−１の場合） （A1） π（０）＝（X(2)Ｗ［４］＋３X(2)Ｗ［３］＋X(1)Ｗ
［２］＋X(0)Ｗ［１］） （ｉ＝０の場合） （A2） π（ｉ）＝（X(i+2)Ｗ［４］＋３X(i+2)Ｗ［３］＋X
(i+1)Ｗ［２］＋ X(i)Ｗ［１］） （ｉ＝１〜56の場合） （A3） 係数は式（C0）〜（C4）で与えられる。
第8A図及び第8B図に、２≦ｊ≦18の場合のｊ番目の部分
積を示す。これらの行はそれぞれ64ビットを有し、両端
に３つの符号コード化ビットを含んでいる。第8A図で、
左端のビット＝“11＊”である。ただし、＊は符号付き
絶対値オペランドでは２の補数オペランドとは異なるや
り方で求められる。この右端の３ビットは、必要な場合
ｊ＋１番目の部分積に「ホット１」を加え、“00δ”で
表示される。ただし、δ＝Y(k+1)。ｊ番目の部分積の各
ビットは−１ないし56で表示され、左端のコード化の場
合は−４−３−２で表示される。第8B図に、乗数Ｙをど
のように走査するとｊ番目の部分積が生成されるかを示
す。第8B図で、連続する４つの乗数ビットY(k-2)−Y
(k+1)は被乗数Ｘを走査して、ｊ番目の部分積を生成す
る。（ｊ＋１）番目の部分積を走査するための乗数ビッ
ト・グループは、第８図のビット・グループとY(k+1)の
１ビットだけオーバーラップする。ｊ番目の部分積の各
ビットを求めるための方程式は式Ｄ（１）〜Ｄ（７）で
与えられる。
π（−４）＝１ （D1） π（−３）＝１ （D2） π（−２）＝−（Y(k-2)Ｖ（X(0)−Ｗ［０］））（D3） π（−１）＝Y(k-2)Ｖ（X(1)Ｗ［４］＋３X(1)Ｗ［３］
＋ X(0)Ｗ［２］＋X(0)Ｗ［１］）（ｉ＝−１の場合） （D
4） π（０）＝Y(k-2)Ｖ（X(2)Ｗ［４］＋３X(2)Ｗ［３］＋ X(1)Ｗ［２］＋X(0)Ｗ［１］）（ｉ＝０の場合）（D5） π（ｉ）＝Y(k-2)Ｖ（X(i+2)Ｗ［４］＋３X(i+2)Ｗ
［３］＋ X(i+1)Ｗ［２］＋X(i)Ｗ［１］）（ｉ＝１〜56の場合）
（D6） δ＝Y(k+1) （D7） ｊ番目の行に対するビットπ（−２）の決定は排他的OR
（XOR）項であることが認識される。定理７に関する上
記の考察を考えると、第１図の乗算器が符号付き絶対値
オペランドに限定される場合、式（D3）の左辺はY(k-2)
のみを含むことが認められる。ただし、符号付き絶対値
オペランドと符号付き２進オペランドの両方に対処する
ため、このビットは式（D3）に基づいて求める。したが
って、ｊ番目の行の符号コード化は、ｊ番目の乗数ビッ
ト・グループから導かれたビットY(k-2)または被乗数の
符号ビットX0に依存する。
第9A図に、マトリックスの最後の行に含まれる19番目の
部分積を示す。図のように、右辺のコード化はなく、そ
の後のマトリックス行はなく、したがって場合によって
は「ホット１」をコード化するための要件もない。左辺
のコード化は、π（−５）ないしπ（−２）の４ビット
を含んでいる。19番目の行の各ビットに対する方程式は
次式で与えられている。
π（−５）＝−（Y(54)Ｖ（X(0)−Ｗ［０］）） （E1） π（−４）＝（Y(54)Ｖ（X(0)−Ｗ［０］）） （E2） π（−３）＝（Y(54)Ｖ（X(0)−Ｗ［０］）） （E3） π（−２）＝（Y(54)Ｖ（X(0)−Ｗ［０］）） （E4） π（−１）＝Y(54)Ｖ（X(1)Ｗ［４］＋３X(1)Ｗ［３］
＋ X(0)Ｗ［２］＋X(0)Ｗ［１］）（ｉ＝−１の場合） （E
5） π（０）＝Y(54)Ｖ（X(2)Ｗ［４］＋３X(2)Ｗ［３］＋ X(1)Ｗ［２］＋X(0)Ｗ［１］）（ｉ＝０の場合）（E6） π（ｉ）＝Y(54)Ｖ（X(i+2)Ｗ［４］＋３X(i+2)Ｗ
［３］＋ X(i+1)Ｗ［２］＋X(i)Ｗ［１］）（ｉ＝１〜56の場合）
（E7） 式（E1）〜（E4）が示すように、第１図の乗算器は、19
番目の乗数ビット・グループの最初のビットY54を被乗
数オペランドの符号ビットX0を含む式と排他的ORするこ
とにより、符号付き絶対値オペランドと符号付き２進オ
ペランドの両方に対処する。
以上、57ビット被乗数の４ビット・オーバーラップ走査
のためのマトリックスを詳しく示してきた。第６図に示
すように、マトリックスの中間の17行はそれぞれ前のマ
トリックス行からｓ−１ビットだけずれている。ただ
し、２行目は１行目からずれていず、また最後の行はそ
の直前の行から２ビットずれている。当業者には自明の
如く、マトリックス行に対する上記の方程式を、符号ビ
ットは数えずにｎ−１ビットを有する乗数の場合に一般
化することができる。その場合、各部分積はせいぜい
（（ｎ−１）＋（ｓ−２））ビットしか含まず、中間の
部分積に対する右端と左端のコード化はそれぞれｓ−１
ビットとなる。さらに、２行目から最後から２行目まで
はｓ−１ビットだけ右にずれている。
一般の場合のマトリックス全体は幅２（ｎ−１）ビット
で、ｍ＋１個の部分積を有する。一般マトリックスの１
行目は（（ｎ−１）＋（ｓ−２）＋（ｓ−１））ビット
を含み、最初の（（ｎ−１）＋（ｓ−２））ビットは部
分積で、右端にｓ−１ビットが付加されている。付加さ
れたビットはｓ−２個の０とその後にδを１個含む。δ
は第２の部分積に対する「ホット１」であり、Y(s-1)に
よって決まる。この場合、Y0が最上位ビットで、符号付
き絶対値乗数の場合は符号ビットでもあり、補数化２進
乗数の場合はY0ないしY(s-1)はすべて符号ビットに等し
い。
一般の場合のｊ行目（ただし２≦ｊ≦ｍ）について、各
行は幅（（ｎ−１）＋（ｓ−２）＋２（ｓ−１））ビッ
トで、（（ｎ−１）＋（ｓ−２））ビットは部分積を表
し、各行の左端と右端にはそれぞれ符号拡張及び「ホッ
ト１」の可能性をコー化するためにｓ−１個の符号コー
ド化ビットが付加されている。各左符号コード化はｓ−
２個の１とその後に＊を１個含む。これらのビットは
（−（2s−４））ないし（−（ｓ−２））で表示され
る。右コード化は、Ｓ−２個の０とその後にδ＝Yk+1を
１個含む。この部分積は位置（−（ｓ−３））ないし
（ｎ−１）にビットを有する。
一般の場合の部分積マトリックスの（ｍ＋１）番目、す
なわち最後の行は（（ｎ−１）＋（ｓ−２）＋ｓ）ビッ
トを有する。この行では、部分積を表すのに（ｎ−１＋
ｓ−２）ビットが必要であり、部分積の左端にｓビット
が付加されている。ｓ個のコード化ビットはすべて＊で
表示される。
以上、マトリックスについて説明したので、第10図ない
し第17図を参照してそれを生成するための手段を理解す
ることができる。これらの図では、４ビット・オーバー
ラップ走査を使用した例を掲示する。第10図には、マト
リックス・アンセブラが詳しく示しあり、アセンブラ26
は部分ビット生成機構40と行生成回路42を含んでいる。
部分ビット生成機構は、式（A1）〜（A3）、（D4）〜
（D6）、及び（E5）〜（E7）を参照すると理解できる。
これらの式は第６図のマトリックスの各行に対する部分
積ビットπ（−１）−π（ｉ）を生成するためのもので
ある。部分ビット生成機構40は、これらの式で必要とさ
れるように、Ｘ、3X及びＷ［１］〜Ｗ［４］を組み合わ
せる。行生成回路42は生成された項をYk-2と組み合わせ
て、マトリックスの中間及び最後の行の部分積ビットを
生成し、また符号コーダと協働して、Yk-2、X0及びＷ
［０］を組み合わせて必要な符号コード化ビットを付加
する。行生成回路42は、上記の第６図ないし第9B図で示
したように、符号コード化ビットが付加したｍ＋１個の
シフトした部分積の列を生成する。
マトリックスをアセンブルする前に、必要ならば、第11
図及び第12図に示すようにオペランドを桁合わせし拡張
する。第11図で、レジスタ50は上記のようにY0〜Yn-1の
ｎビットの符号付き絶対値乗数を記憶するための端部記
憶空間を含む。ビットY0は符号ビットであり、かつ符号
付き絶対値乗数の最上位ビットである。ビットYn-1はこ
の乗数の最下位ビットである。２の補数の形の符号付き
２進乗数Ytcは、ｎ−（ｓ−１）ビットを含むように制
約されている。これらのビットは最上位ビットかた順に
ビットY0ないしビットYn-stcへと延び、ビットY0は符号
ビットである。本発明を実施するに際しては、最初の部
分積の絶対値がすべて０となるようにするために、符号
付き２進乗数の前にｓ−１ビットが付加されている。こ
れらのビットは符号ビットY0の複製である。これは、た
とえば符号付き２進乗数をレジスタ50の下位ｎ−（ｓ−
１）ビット位置に入れ、Y0をマルチプレクサ52で多重化
してレジスタ50の最初のｓ−１ビット位置に入れること
によって実行される。この場合、マルチプレクサ52は、
たとえば２の補数乗数を示す信号tcを受けたときだけ、
符号付き補数乗数の符号ビットを多重化してレジスタ50
の最初のｓ−１ビットに入れる。
第12図を検討するとわかるように、符号付き２進乗数X
tcは、レジスタの下位ビットに入れることによって符号
付き絶対値被乗数と桁合わせされ、符号ビットはtc信号
に応答してマルチプレクサ62によって多重化されて上位
ｓ−１ビットに入れる。そうではなくＸが符号付き絶対
値オペランドの場合は、最上位ビットから順にレジスタ
60に入れられる。
係数Ｗ［０］〜Ｗ［４］を生成する組合せ回路22を第13
A図ないし第13E図に詳しく示す。これらは式それぞれ
（C0）〜（C4）を具体化したものである。図のように、
係数は、被乗数を走査して現マトリックス行を生成する
現乗数ビット・グループの各ビットに応答して生成され
る。
部分ビット生成機構を第14図に示す。第14図では、58個
の回路が並列に接続され、Ｘの値及び係数Ｗ［１］〜Ｗ
［４］に応答する。各回路は１個の部分ビットを生成
し、それを使っれ第６図のマトリックスの各行ごとに58
個の部分積ビットのうちの１ビットが生成される。した
がって、ANDゲート70〜73とORゲート74から構成される
回路は、X1、３X1、X0及び４つの係数Ｗ［１］〜Ｗ
［４］を組み合わせて、部分積中のπ（−１）に対する
部分ビットを生成する。部分ビット０は、X0、X1、３X2
及びX2を４つの係数と組み合わせるようにORゲート84に
接続された４個のANDゲート80〜83によって生成され
る。部分ビットπ（ｉ）は、４つの係数をXi、Xi+1、３
Xi+2及びXi+2と組み合わせるように接続された４個のAN
Dゲート90〜93及びORゲート94からなる回路によって生
成される。
部分ビットπ（−１）用の回路に話を戻すと、ANDゲー
ト70〜73はそれぞれ２入力１出力ゲートで、各出力がOR
ゲート74の当該の入力に接続されている。ANDゲート70
はX1をＷ［４］と組み合わせ、ANDゲート71は３X1をＷ
［３］と組み合わせ、ANDゲート72はX0をＷ［２］と組
み合わせ、ANDゲート73はX0をＷ［１］と組み合わせ
る。式（A1）を検討すると、最初の部分ビット回路が実
際に最初の部分積に対するビットπ（−１）を生成する
ことが確認できる。式（D4）及び（E5）を検討すると、
最初の部分ビットがYk-2と排他的ORされる項を生成する
ことが確認される。同様にして、残りの部分ビット回路
は、式（A2）及び（A3）によって必要とされる最初の部
分積に対するビットπ（０）及びπ（ｉ）を生成する。
第６図のマトリックスの中間及び最後の行については、
残り部分ビット回路はYk-2と排他的ORされる項を生成す
る。このようにして、被乗数の１回目の走査中に、第14
図の部分ビット回路は第６図のマトリックスの１行目を
形成する部分積を生成する。残りの走査では、部分ビッ
ト回路は、部分積ビットを生成するために現在走査中の
乗数グループのビットの１つと排他的ORされる値を生成
する。
第15図は、マトリックス・アセンブラ26の、第６図のマ
トリックスの１行目をアセンブラする部分を示す。部分
ビット生成機構40の出力は、レジスタ100(1)で示されて
いる、最初の部分積行のための記憶位置に直接送られ
る。レジスタ100(1)の最初の58ビットは、部分ビット生
成機構40から出力されたビットを、最上位ビットから順
に直接受け取る。この点に関連して、それらの最上位か
らの順序はπ（−１）π（０）・・・π（ｉ）であり、
式（7.1）で与えられる。符号コード化回路24が最初の
部分積項の右端に境界ビットを付加するよう動作する様
子も第15図に示されている。前述のように、最初の部分
積については、部分積項の右端にｓ−１ビットが付加さ
れる。これらのビットは、その後に続く部分積が正の場
合はすべて０である。しかし、後に続く部分積が負の場
合は、最初の部分積の右に付加されるビットは、ｓ−２
個の０とその後に１が１個である。上記で証明したよう
に（最初の行Y3に対する）次の行の符号はYk+1で与えら
れるので、第15図の符号コード化回路24は、記憶位置10
0(1)の最後の３ビット位置に供給するビット線110、11
2、114を含んでいる。ビット線110及び112は論理レベル
“0"にハードワイヤ接続され、ビット線114はY3の値に
応答する。したがって、Y3が論理レベル“0"のとき、１
行目の符号値は０となり、次の行が正であることを示
す。一方、Y3が１の場合、デルタの値は１となり、次の
マトリックス行の符号が負であることを示す。
第16図は、本発明に基づくマトリックス行２ないしｍの
生成を示す。第16図で、部分ビット生成機構40が行生成
回路42に接続されている。行生成回路40は排他的OR（XO
R）ゲート120-1〜120iから構成される。各XORゲート
は、部分ビット生成機構40からの当該の部分ビットと乗
数ビット・グループのビットYk-2を入力として受け取
る。行生成回路のXORゲートの出力は、レジスタ100(j)
の、マトリックス行ｊに対する記憶位置を表す当該のビ
ット・セルに接続されている。マトリックスのｊ行目の
部分積の58ビットは最上位ビットから順にπ（−１）か
らπ（ｉ）へとなっていることが認められる。ｊ行目の
部分積の右端に付加されるｓ−１ビットは、先に第15図
に関して説明したように符号コード化回路24内で生成さ
れる。この点に関連して、ｓ＝４なので、ｊ番目の部分
積の左端に付加するため３個の符号コード化ビットが生
成される。部分積項が正の場合、コード化はｓ−１個の
１であり、負の場合はｓ−２個の１とその後に０が１個
である。第16図で、線115及び116は論理“1"に恒久的に
ハードワイヤ接続されている。ビット線117は排他的NOR
（XN）ゲート142の出力に接続されている。XNゲート142
への入力は、Yk-2と、X0を−Ｗ［０］と組み合わせたAN
Dゲート140の出力である。このように、マトリックスの
ｊ行目は式（7.2）によって与えられる例に合致する。
第６図のマトリックスの（ｍ＋１）行目の形成を第17図
に示す。第17図で、レジスタ100(m+1)は、マトリックス
の最終行が記憶される記憶位置を示す。その行の部分積
を構成する58ビットが、第16図と同様に部分ビット生成
機構40と行生成回路42によって生成される。最終行の場
合、部分積の左端にｓ個のコード化ビットが付加されて
行が完成する。この点に関連して、ｓ＝４、かつ４ビッ
トはπ（−５）ないしπ（−２）である。π（−５）に
ついては、XNゲート152はY54（最後の乗数ビット・グル
ープではYk-2）を、X0と−Ｗ［０］を組み合わせたAND
ゲート150出力と組み合わせる。ANDゲート150とXORゲー
ト154の組合せは、式（E2）〜（E4）のそれぞれを満足
する。したがって、上記の代替符号コード化法の考察で
示したように、部分積ｍ＋１の左端に“0111"と“1000"
のどちらかが付加されることは自明である。
ｓ＝４、ｎ−１＝56、ｍ＋１＝19であるこの実施例の場
合について、第６図のマトリックスの導き方について説
明する。第６図のマトリックスの各行は、被乗数Ｘを乗
数Ｙの一連のオーバーラップしたビット・グループの１
つで走査することによって生成される。最初の部分積
は、被乗数をビットY0ないしY3で走査することによって
得られ、第２の走査にはビットY3ないしY6が関与し、以
下同様である。乗数Ｙのこの除算では19回走査を行な
い、したがって19個の部分積が生成される。
マトリックスを作成する際、１行目と最終行以外のすべ
ての行の部分積項の各端にｓ−１ビットが付加されて、
それらの長さ及び変位が一様になる。この付加でマトリ
ックスも「得られない」。各部分積は58（＝ｎ−１＋ｓ
−２）ビットで表される。負の部分積は有効に１の補数
にされ、前の部分積を付加して「ホット１」を加えられ
ると２の補数となる。したがって、負の積を２の補数で
はなく１の補数として表すことをするため、最後の部分
積以外の各部分積の右にｓ−１ビットが付加される。部
分積ｊが負の場合、それは１の補数として表される。１
の補数化された（ｊ−１）番目の部分積の右に001を付
加し、ｊ行目のπ（ｎ−１）と桁合わせすると、それら
の部分積が加えられるとき、部分積ｊは２の補数の形に
なる。もちろん、000は、正に部分積の前の行の各部分
積の右に付加される。
最後に、中間の各部分積の左に３ビット付加される。こ
れは、負の部分積の符号を拡張するために行なわれる。
この３ビットは、部分積が正の場合は111、負の場合は1
10である。最後の部分積は、右端にｓビットのコード化
が付加される。それは積が負の場合は0111、正の場合は
1000である。
このようにして、１行目が61個の有意ビットを含み、次
の17行が64個の有意ビットを含み、最終行が62個の有意
ビットを含む、オーバーラップした一団となった走査マ
トリックスが形成される。マトリックスの各行は、前の
行に対して右に３ビット位置だけシフトされる。１行目
の部分積は左３ビットの符号拡張を有さないので、１行
目と２行目は同じ列から始まる。最終行は右にビット拡
張を有さないので、最終行とその直前の行は同じ列で終
わる。また最終行は左に４ビット拡張されているので、
その直前の行の右２ビットの位置から始まる。
このマトリックスを、桁送りセーブ加算器ツリー技術を
使用して積に還元することができる。たとえば、第18図
の桁送りセーブ加算器ツリーは17個の桁送りセーブ加算
器CSA1〜CSA17を含んでいる。この加算器構造では、第
６図のマトリックスの３行を６組と７組目の１行に分割
する必要がある。最初の６組、たとえば１〜18は、桁送
りセーブ加算器ツリーの最初の段CSA1〜CSA6で処理され
る。ツリーの第２段では、縮小された部分積項マトリッ
クスが組み合わされる。表示C1、S1、C2、S2、C3、S3、
C4、S4、C5、S5、C6、S6は、第３図のツリーの第１段の
桁送りセーブ加算器からの当該の桁送り出力及び和出を
示す。このとき３行が４組あり、CSA7〜CSA10からなる
ツリーの第２段にそれが加えられる。
桁送りセーブ加算器ツリーの第３段は、第２段から得ら
れた縮小マトリックスを加える。このマトリックスはこ
のとき３行を３組含み、最後の組はCSA13中で加えられ
る元のマトリックスの最終行を含む。
桁送りセーブ加算器ツリーの第４段は、それぞれ３行を
２組含むさらに縮小されたマトリックスを加える。１組
目はCSA14中で加えられ、２組目はCSA15中で加えられ
る。桁送りセーブ加算器の第５段はCSA16からなり、３
つの入力C14、S14、C15を１組だけ加えなければならな
い。出力S15から導かれる余分の行は、第18図に示すよ
うにツリーの第６段用にセーブされる。マトリックスの
部分積項の最後の３行は、桁送りセーブ加算器CSA17中
で加えられる。
第１図に戻ると、桁送りセーブ加算回路30の出力２入力
加算器34の前に置かれたレジスタ32は、CSA17から出力
される２つの縮小マトリックス行を記憶する。この２行
が加算器34に供給されて、オペランドＸとＹの乗算によ
り積を生成する。
この説明では、下記の表記法を用いた。
Xsm ： 被乗数Ｘの符号付き絶対値表示 Ysm ： 乗数Ｙの符号付き絶対値表示 Xtc ： Ｘの２の補数表示 Ytc ： Ｙの２の補数表示 Σ： 求和 Ｙ ： 項の排他的OR ＋ ： 項の論理的OR 項の論理的ANDは、並置によって表す。
明らかな通り、これらの教示に照らせば本発明に対して
多数の修正や変更が可能であり、したがってこの詳細な
説明の範囲内で上記で具体的に教示したのとは異なる方
法で本発明が実施できる可能正があることを理解された
い。
F.発明の効果 上述の如く本発明の演算装置によれば事前及び事後補数
化サイクルの不要な効率のよい乗算が達成される。
【図面の簡単な説明】
第１図は、本発明の一実施例の構成図である。 第２図は、オフセット部分積マトリックスの中央の数行
の項の生成を示す図である。 第３図ないし第５図は、本発明に基づくマトリックスの
展開を追跡する部分積マトリックスの説明図である。 第６図ないし第9B図は、本発明のマトリックスの形成を
示す概略図である。 第10図は、本発明のマトリックス・アセンブラの概略回
路図である。 第11図及び第12図は、２の補数オペランドの桁合わせ及
び符号拡張を行なう手段を示す概略回路図である。 第13A図ないし第13E図は、本発明の実施例の組合せ回路
のオフセット部分積を形成する際に使う係数を生成す
る、部分の概略回路図である。 第14図は、本発明の実施例のマトリックス・アセンブラ
内の部分ビット生成機構を示す概略回路図である。 第15図ないし第17図は、本発明の実施例の部分積を生成
するために使われる行生成回路を示す概略回路図であ
る。 第18図は、部分積マトリックスを加算するための桁送り
セーブ加算器ツリーを示す構成図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バイク・ムーン・サング アメリカ合衆国ニユーヨーク州ビングハン トン、カントリイ・クラブ・ロード904番 地 (56)参考文献 特開 昭51−38942（ＪＰ，Ａ)

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】Ｘ、Ｙ共に符号付き絶対値数または補数化
    ２進数のいずれかである、２進ディジタル被乗数Ｘのオ
    ペランド（オペランドＸ）を２進ディジタル乗数Ｙのオ
    ペランド（オペランドＹ）と乗算するためのシステムに
    おいて、 上記各オペランドが少なくとも１個の符号ビットを含む
    ２つのｎビットのオペランドＸ及びオペランドＹを、各
    オペランドのビットを最上位ビットから順に保持する記
    憶手段と、 上記記憶手段に接続され、各グループがＹの連続するｓ
    個のビットを含み、各グループが隣接するグループと少
    なくとも１ビットだけオーバーラップし、ｓが３よりも
    大きい、オペランドＹから得られた乗数ビット・グルー
    プの列でオペランドＸを乗算することによって部分積を
    得る、オーバーラップ走査手段と、 上記オーバーラップ走査手段に接続され、Ｘの連続する
    走査に対応して、各行が上記部分積を１つ含むｍ＋１個
    のオフセット行を含むマトリックスに組立てられた部分
    積の列を生成し、 ｍ＝INT｛（ｎ−１）／（ｓ−１）｝ であるマトリックス組立て手段と、 上記オーバーラップ走査手段に接続され、乗数ビット・
    グループの上記の列または被乗数符号ビットに対応し
    て、上記部分積に符号コード化ビットを付加して上記の
    行を完成する、上記マトリックス組立て手段中の符号コ
    ード化手段と、 上記マトリックス組立て手段に接続され、上記符号コー
    ド化ビットを付加された上記部分積を加えてＸとＹの積
    を生成する手段と、 を含む、事前補数化も事後補数化もせずに上記オペラン
    ドの乗算を行うための乗算器。
  2. 【請求項２】上記の補数化２進数が、各符号ビットX0ま
    たはY0から各最下位ビットXn-sまたはyn-sへと降順にｎ
    −（ｓ−１）ビットを含む２進数であって、 上記記憶手段は、第１及び第２のレジスタを有し、それ
    ぞれのレジスタは、ｎビットの符号付き絶対値数を最上
    位ビットから順に記憶し、又はｎ−（ｓ−１）ビットの
    補数化２進数を符号ビットから最下位ビットへと最上位
    ビットから順に記憶し、 上記第１及び第２のレジスタに接続され、符号付き絶対
    値数の上位ｓ−１ビットが記憶されている、符号付き２
    進数の符号ビットのｓ−１個の複製を入力するための符
    号拡張手段を含む、 特許請求の範囲第１項に記載の乗算器。
  3. 【請求項３】ＸとＹが補数化２進数であり、上記の列の
    最初のビット・グループが、Ｙの符号と等しいビットの
    みを含む、 特許請求の範囲第２項に記載の乗算器。
  4. 【請求項４】上記マトリックスをＰとし、Ｐが で定義され、 ｊ行目のマトリックスΦjは乗数ビット・グループ（Y
    k-(s-2)Yk-(s-2)+1・・・YkYk+1）でＸを乗算すること
    によって生成され、 ｋ＝（ｓ−１）ｊ−１ Φj＝SjX｜Wj｜ であり、｜Wj｜はWjの絶対値を表し、Wjは上記のｊ行目
    を生成するためにＸに掛けられる係数で、 であり、Sjは上記係数の符号であり、 であり、ここで であって、上記式において、＋は論理「OR」、項の並記
    は論理「AND」で、 特許請求の範囲第３項に記載の乗算器。
  5. 【請求項５】上記マトリックスのｊ行目（２≦ｊ≦ｍ）
    について、上記符号コード化手段がｊ番目の部分積にｓ
    −１個の符号拡張ビットの列を付加し、上記符号拡張ビ
    ットは、ｓ−２個の１とその後に で決定される値をとる最終ビットｂを含み、 XsignはＸの符号ビットであり、Ｖは「排他的OR」操作
    を表す、 特許請求の範囲第４項に記載の乗算器。
  6. 【請求項６】上記の各部分積がそれぞれ最上位端を有
    し、上記の（ｓ−１）個の符号拡張ビットが上記各部分
    積の最上位端に付加され、上記ビットｂが最上位部分積
    ビットに隣接している、 特許請求の範囲第５項に記載の乗算器。
  7. 【請求項７】ｓ個の符号拡張ビットの列が上記マトリッ
    クスの最終行の最上位端に付加され、上記ｓ個の符号拡
    張ビットのうち最初のビットが、 で決定され、上記符号拡張ビットの次のｓ−１個のビッ
    トがそれぞれ bits＝｛（XsingVSj）Ｗ（Ｏ）｝ で決定される、 特許請求の範囲第６項に記載の乗算器。
  8. 【請求項８】各行がＹのビット・グループの列の１つで
    Ｘを乗算して生成された部分積を含み、各ビット・グル
    ープが隣接するビット・グループとオーバーラップし、
    各ビット・グループがｓビットを含むという、オーバー
    ラップした走査マトリックスを生成するための手段を含
    む、ｎビットの符号付き絶対値オペランドＸ（被乗数Ｘ
    のオペランド）とオペランドＹ（乗数Ｙのオペランド）
    を乗算して積を生成するためのマルチビット・オーバー
    ラップ走査式乗算器において、 ２つの補数化２進オペランドXtcとYtcが、 であって、 上記Xtcに上記Ｘの符号ビットX0の複製をｓ−１個付加
    することと、上記Ytcに上記Ｙの符号ビットY0の複製を
    ｓ−１個付加することによって、Xtc及びYtcの符号ビッ
    トを拡張する拡張手段と、 上記拡張手段に接続され、各列がそれぞれXtcをYtcの上
    記ｓビットのビット・グループと乗算して生成されるｎ
    ＋１ビットの部分積を含み、上記ビット・グループが最
    上位ビットから順にビットYk-(s-2)Yk-(s-2)+1・・・Yk
    Yk+1を含み、 ｋ＝（ｓ−１）ｊ−１ であって、上記ビット・グループが次のビット・グルー
    プとYk+1だけオーバーラップし、上記マトリックスがｍ
    ＋１行を含み、 ｍ＝INT｛（ｎ−１）／（ｓ−１）｝ であり、上記マトリックスがｊ個（２≦ｊ≦ｍ）の中間
    行を含み、各行Φjは Φj＝SjXtc｜Wj｜で与えられ、 Sjはｊ行目の符号であり、｜Wj｜は係数Wjの絶対値を表
    し、Wjは上記のｊ行目を生成するためにXtcに掛けられ
    る係数で、 であり、オーバーラップした行のマトリックスを生成す
    るためのマトリックス手段と、 ただし、 であり、＋は論理「OR」、項の並記は論理「AND」で、 上記の式に従って上記マトリックスのｊ行目の符号Sjを
    計算する符号手段とを含む、それぞれ符号ビットである
    ビット０からビットｎ−ｓへと最上位ビットから順に配
    列されたｎ−（ｓ−１）ビットを含む、２つの補数化２
    進オペランドXtcとYtcの乗算を行うための乗算器。
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