JPS5899839A - 符号付き乗算補正回路 - Google Patents
符号付き乗算補正回路Info
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- JPS5899839A JPS5899839A JP56198853A JP19885381A JPS5899839A JP S5899839 A JPS5899839 A JP S5899839A JP 56198853 A JP56198853 A JP 56198853A JP 19885381 A JP19885381 A JP 19885381A JP S5899839 A JPS5899839 A JP S5899839A
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- Japan
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- bit
- multiplier
- multiplication
- circuit
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
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- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は電子計算機等に用いられる乗算器に係シ、特に
符号付き乗算における補正を行なうための符号付き乗算
補正回路に関する。
符号付き乗算における補正を行なうための符号付き乗算
補正回路に関する。
発明の技術的背景
先ず夫々aピットからなる2の補数表示による被乗数Y
と乗数Xとの符号付き乗算について考察する。すなわち
、 X == −X −2” +X” Y = −Y −2n−1+Y” 但し、x、 、 y、は符号ビットであシ、正の時0、
負の時1.Xk、Ykはそれぞれ1または0と表わされ
るので、2数の積X−Yは X −Y= (−X 2n−’+X”)(−Y 2°−
1+ Y* )m
a=X、−Y、 * 22n−2+X”・Y”−X、−
Y*−2”−y−x”・221−1 ・・・・・・・
・・ (1)となる。
と乗数Xとの符号付き乗算について考察する。すなわち
、 X == −X −2” +X” Y = −Y −2n−1+Y” 但し、x、 、 y、は符号ビットであシ、正の時0、
負の時1.Xk、Ykはそれぞれ1または0と表わされ
るので、2数の積X−Yは X −Y= (−X 2n−’+X”)(−Y 2°−
1+ Y* )m
a=X、−Y、 * 22n−2+X”・Y”−X、−
Y*−2”−y−x”・221−1 ・・・・・・・
・・ (1)となる。
いま、X* 、 r*を2進表示し、そのビット毎の1
.0をすべて反転させた2進表示の数をそれぞれ?、7
9とおくと、 となる。上式(2)よシ前式(1)を変形すると、X−
Y=(X”−Y”)+X 、2rl−1(y*−2°−
’+1 )IY −2n−1(X” −2”+1 )+
X、−Y、” 2”2 = (X * 拳 Y”) +X、−Y” −2””
’+y −x”・2n−1 畠 +X −2IY −2” I +22n−2(X −Y −x −Y )・(3)畠易
畠− となる。特に、上式(3)のうちで(X*・Y*)以外
の項は符号付き乗算に対する補正項となる。
.0をすべて反転させた2進表示の数をそれぞれ?、7
9とおくと、 となる。上式(2)よシ前式(1)を変形すると、X−
Y=(X”−Y”)+X 、2rl−1(y*−2°−
’+1 )IY −2n−1(X” −2”+1 )+
X、−Y、” 2”2 = (X * 拳 Y”) +X、−Y” −2””
’+y −x”・2n−1 畠 +X −2IY −2” I +22n−2(X −Y −x −Y )・(3)畠易
畠− となる。特に、上式(3)のうちで(X*・Y*)以外
の項は符号付き乗算に対する補正項となる。
?、〒9は2進表示でn−1ビツト、X、IY、は1マ
タは0であるから、X、−Y、−X、−Y、は−1また
は0を表わす。上記のX、Yの表わす数値の範囲は 2m1−1 1≧X≧−211−1 2” −1≧Y ≧−2” であるから、乗算結果x−yの数値範囲は22 m −
2≧x−y≧−2+2 ・・・・・・・・・(4)と
念る。2の補数による2進化表示では01ヒシ0≧x−
y≧110−−−−−− o 1 u」・(5)2n−
2個 n−2個 n−を個となる。ここ
で、左側の符号が成立するのは、X=7=−2の時のみ
である。つまJ)、X−y=2n−1以外のときは01
・・・の如く01で始まる表示と々ることはあり得ない
。
タは0であるから、X、−Y、−X、−Y、は−1また
は0を表わす。上記のX、Yの表わす数値の範囲は 2m1−1 1≧X≧−211−1 2” −1≧Y ≧−2” であるから、乗算結果x−yの数値範囲は22 m −
2≧x−y≧−2+2 ・・・・・・・・・(4)と
念る。2の補数による2進化表示では01ヒシ0≧x−
y≧110−−−−−− o 1 u」・(5)2n−
2個 n−2個 n−を個となる。ここ
で、左側の符号が成立するのは、X=7=−2の時のみ
である。つまJ)、X−y=2n−1以外のときは01
・・・の如く01で始まる表示と々ることはあり得ない
。
したがって、乗算結果を2の補数による符号化2進表示
した場合に2nピツトの最上位ビットをMe s次のビ
ットをMlとおけば、通常はMlが符号化2進表示の符
号ビットを表わし、例外はX = Y = −2のとき
のみであル、このときはMlでなくMeが符号を表わす
。まえ、符号付き乗算の結果がM・=1でM1=0とな
る場合はあシ得な込。何故ならばMe ” 1 + M
e ” 0 #・・・と表示された数をNとおくと、 22n−1+2211−2−1 =−22n−2−1≧
H≧221−1+0であるから、前式(4)よシ X −Y)N となるからである。
した場合に2nピツトの最上位ビットをMe s次のビ
ットをMlとおけば、通常はMlが符号化2進表示の符
号ビットを表わし、例外はX = Y = −2のとき
のみであル、このときはMlでなくMeが符号を表わす
。まえ、符号付き乗算の結果がM・=1でM1=0とな
る場合はあシ得な込。何故ならばMe ” 1 + M
e ” 0 #・・・と表示された数をNとおくと、 22n−1+2211−2−1 =−22n−2−1≧
H≧221−1+0であるから、前式(4)よシ X −Y)N となるからである。
背景技術の問題点
ところで、従来の符号付き乗算器におりては、乗算結果
を2の補数による符号化2進表示を行なう場合に前記M
1を常に符号ビットとして処理し′〔おシ、このためK
は前記最上位ピッ)Meが符号ピットを表わす例外の場
合、すなわちX−Y=−2の場合が発生しないように入
力X、Yの数値範囲を限定していた。しかし、このよう
な限定は乗算器の操作者に対する制約を課すので好まし
くなく、あるいは乗算器の入力回路が複雑になるなどの
欠点があった。
を2の補数による符号化2進表示を行なう場合に前記M
1を常に符号ビットとして処理し′〔おシ、このためK
は前記最上位ピッ)Meが符号ピットを表わす例外の場
合、すなわちX−Y=−2の場合が発生しないように入
力X、Yの数値範囲を限定していた。しかし、このよう
な限定は乗算器の操作者に対する制約を課すので好まし
くなく、あるいは乗算器の入力回路が複雑になるなどの
欠点があった。
発明の目的
本発明は上記の欠点を除去すべくなされたもので、入力
がX = Y =−2”のときでも符号付き乗算を正し
く行なうことが可能な符号付き乗算補正回路を提供する
ものである。
がX = Y =−2”のときでも符号付き乗算を正し
く行なうことが可能な符号付き乗算補正回路を提供する
ものである。
発明の概要
すなわち本発明は、それぞれnビットの被乗数Yおよび
乗数Xのそれぞれの最上位ビット(符号ピッ) ) Y
、 、 X、の排他的論理和を求め、符号付き乗算結果
に対してX=Y=−2n−1の場合を除いて補正して得
た2nビツト出力のうちの最上位の次のビットM1が0
でありた場合は上配量上位ビットMOとして0を与えて
補正し、上記法のピッ)Mlが1であった場合は最上位
ピッ)Meとして前記排他的論理和出力を与えて補正し
て補正乗算結果を出力し、これの最上位ビットにより常
に符号ピットを表わすことによって、x = y =
−2の場合も含めて正しい符号付き乗算結果が得ること
ができる。
乗数Xのそれぞれの最上位ビット(符号ピッ) ) Y
、 、 X、の排他的論理和を求め、符号付き乗算結果
に対してX=Y=−2n−1の場合を除いて補正して得
た2nビツト出力のうちの最上位の次のビットM1が0
でありた場合は上配量上位ビットMOとして0を与えて
補正し、上記法のピッ)Mlが1であった場合は最上位
ピッ)Meとして前記排他的論理和出力を与えて補正し
て補正乗算結果を出力し、これの最上位ビットにより常
に符号ピットを表わすことによって、x = y =
−2の場合も含めて正しい符号付き乗算結果が得ること
ができる。
発明の実施例
それぞれnビットの被乗数Y1乗数Xの符号付き乗算に
おいて、乗算結果を2つの補数による符号化2進表示す
る場合、前述した考察から次のことが分る。すなわち、
X=y、= 21−1の場合を除けば、符号付き乗算
の結果に対する補正は、たとえば創成(3)で表わされ
るように*n−1 X−Y−2#Y−X”−2n−1#X、−2n−1#Y
−2”虐S畠 t−加、t、サラK 2”−2(X、−Y、−X、 −
Y、 ) O代ワ、りに下から2n−1ビツト目、っま
シ最上位の次のピッ)Msに(Xの符号ビットX、とY
の符号ピットY、との論理和出力)を加えればよい。な
お、従来の符号付き乗算器は、乗算結果に対して上記の
補正を行って出力する。
おいて、乗算結果を2つの補数による符号化2進表示す
る場合、前述した考察から次のことが分る。すなわち、
X=y、= 21−1の場合を除けば、符号付き乗算
の結果に対する補正は、たとえば創成(3)で表わされ
るように*n−1 X−Y−2#Y−X”−2n−1#X、−2n−1#Y
−2”虐S畠 t−加、t、サラK 2”−2(X、−Y、−X、 −
Y、 ) O代ワ、りに下から2n−1ビツト目、っま
シ最上位の次のピッ)Msに(Xの符号ビットX、とY
の符号ピットY、との論理和出力)を加えればよい。な
お、従来の符号付き乗算器は、乗算結果に対して上記の
補正を行って出力する。
本発明では、さらにX = Y =−2n−1の場合も
含めて補正を行なうために、上記補正乗算結果の最上位
の次のビットMlが0であったときは最上位ピットM、
を0とし、上記法のビットM1 が1であったときは
最上位のビットMOを(X、とY、との排他的論理和出
力)とするものである。
含めて補正を行なうために、上記補正乗算結果の最上位
の次のビットMlが0であったときは最上位ピットM、
を0とし、上記法のビットM1 が1であったときは
最上位のビットMOを(X、とY、との排他的論理和出
力)とするものである。
このような補正が正しい理由を次に述べる。
(1) x = Y = −2”−’ O場合ニIr
i、X=1゜、 8 Y、=1であるからM、=lであり、X、 、 Y、の
排他的論理和出力が0とな夛、補正結果はM6 =Or
M1=1である。なお、このように乗算結果がM、 =
Q 、 M!=lとなるのは創成(4) 、 (5)か
ら明らかなようにX = Y = 2−n−1の場合
のみである。
i、X=1゜、 8 Y、=1であるからM、=lであり、X、 、 Y、の
排他的論理和出力が0とな夛、補正結果はM6 =Or
M1=1である。なお、このように乗算結果がM、 =
Q 、 M!=lとなるのは創成(4) 、 (5)か
ら明らかなようにX = Y = 2−n−1の場合
のみである。
(2)X、Yのいずれか一方が正、他方が負の場合には
、X、 、 Y、の一方が0、他方が1であるからMl
;1であシ1、x、、y、の排他的論理和出力は1とな
シ、補正結果はM6=1.Ml=lである。
、X、 、 Y、の一方が0、他方が1であるからMl
;1であシ1、x、、y、の排他的論理和出力は1とな
シ、補正結果はM6=1.Ml=lである。
(3)X、Yのいずれか一方が数値「0」の場合はM1
=Oとなシ従ってM・=0となる。補正結果はM6 ”
” OP Ml ” Oである。
=Oとなシ従ってM・=0となる。補正結果はM6 ”
” OP Ml ” Oである。
(4) XpYのど?+ら4負O数でX=Y=−2”
−’ではない場合は、M1=Qとな#)(創成(4)
、 (5)を参照)その時、x、 、 y、はどちらも
1であるからこれらの排他的論理和出力は0となシ、補
正結果はMO=O1Ml=0である。
−’ではない場合は、M1=Qとな#)(創成(4)
、 (5)を参照)その時、x、 、 y、はどちらも
1であるからこれらの排他的論理和出力は0となシ、補
正結果はMO=O1Ml=0である。
(s)x、yのどちらも正の数の場合は、Ml=Qとな
シその時x、、y、はどちらも0であるからこれらの排
他的論理和出力は0となシ、補正結果はM・”” O+
Ml ” 0である。
シその時x、、y、はどちらも0であるからこれらの排
他的論理和出力は0となシ、補正結果はM・”” O+
Ml ” 0である。
以上の乗数Xと被乗数Yのあらゆる組合せ(1)〜(5
)に対して上記の補正が正しいことがわかる。
)に対して上記の補正が正しいことがわかる。
すなわち、乗算結果がM(1= 1 e Ml ” O
となるような符号付き乗算はあシ得ない(創成(4)
# (5)参照)から、Ml = 0のときは必らずM
o=Oとなる。
となるような符号付き乗算はあシ得ない(創成(4)
# (5)参照)から、Ml = 0のときは必らずM
o=Oとなる。
次に、上記補正を行なうための構成を説明する。第1図
において、11は公知の符号付き乗算器であシ、この乗
算器11は前述したようにそれぞれnビットの被乗数Y
1乗数Xの符号付き乗算を行ない、乗算結果を2,12
1の補数による符号化2進信号(2nピツト)で表わす
と共に、創成(3)で示したような補正を行なって最上
位ピットの次のピッ) Mlから最下位のビット量2ニ
ー。
において、11は公知の符号付き乗算器であシ、この乗
算器11は前述したようにそれぞれnビットの被乗数Y
1乗数Xの符号付き乗算を行ない、乗算結果を2,12
1の補数による符号化2進信号(2nピツト)で表わす
と共に、創成(3)で示したような補正を行なって最上
位ピットの次のピッ) Mlから最下位のビット量2ニ
ー。
までの2n−1ビツトよシなる信号を出力する本のであ
る。12はこの乗算器11の出力のうちM1ピットが入
力されると共に前記被乗数Yの符号ピットY、および乗
数Xの符号ピットX、が入力され、前述の(1)〜(3
)項で示したような補正を行なう補正回路である。すな
わち、この補正回路12は、Y、入力とX、入力との排
他的論理和をとる排他的論理和回路13と、こ、の論理
和回路13の出力(X、$Y、)および10”論理に固
定されたレベルが選択入力として導かれ、選択制御入力
として前記M1ビットが導かれ、このM1ピットの@1
# 、 −1o”に応じて前記(X、■Y、 )入力、
@″O”入力を選択して、出力する選択回路14とから
なる。そして、この選択回路14の選択出力を、前記乗
算器11の出力M!・・・M2n−1に対して最上位ピ
ッ)Meとして付加するものである。
る。12はこの乗算器11の出力のうちM1ピットが入
力されると共に前記被乗数Yの符号ピットY、および乗
数Xの符号ピットX、が入力され、前述の(1)〜(3
)項で示したような補正を行なう補正回路である。すな
わち、この補正回路12は、Y、入力とX、入力との排
他的論理和をとる排他的論理和回路13と、こ、の論理
和回路13の出力(X、$Y、)および10”論理に固
定されたレベルが選択入力として導かれ、選択制御入力
として前記M1ビットが導かれ、このM1ピットの@1
# 、 −1o”に応じて前記(X、■Y、 )入力、
@″O”入力を選択して、出力する選択回路14とから
なる。そして、この選択回路14の選択出力を、前記乗
算器11の出力M!・・・M2n−1に対して最上位ピ
ッ)Meとして付加するものである。
このような構成によれば、前述したように最上位ピット
M・を符号ビットとして利用することによfi、X=Y
=−2の場合も符号付き乗算を正しく行なうような補正
が可能になる。
M・を符号ビットとして利用することによfi、X=Y
=−2の場合も符号付き乗算を正しく行なうような補正
が可能になる。
なお、第1図の選択回路14を相補型MO8)ランジス
タで構成した例を第2図に示す。すたわち、21はPチ
ャンネルトランジスタ、22はNチャンネルトランジス
タであシ、これらのダート入力として前記M1ビットが
導かれ、Pチャンネルトランジスタ21の入力は接地端
に接続され、Nチャンネルトランジスタ22の入力とし
て前記排他的論理和出力(X$Y)が導か畠S れている。そして、これらのトランジスタ21゜22の
出力は一括接続されている。したがって、M1ビットが
@1”のときにはNチャンネルトランジスタ22がオン
になって排他的論理和出力(X、ΦY、)が選択され、
逆にM1ビットが@OmのときにはPチャンネルトラン
ジスタ21がオンになって“0−レベルが選択される。
タで構成した例を第2図に示す。すたわち、21はPチ
ャンネルトランジスタ、22はNチャンネルトランジス
タであシ、これらのダート入力として前記M1ビットが
導かれ、Pチャンネルトランジスタ21の入力は接地端
に接続され、Nチャンネルトランジスタ22の入力とし
て前記排他的論理和出力(X$Y)が導か畠S れている。そして、これらのトランジスタ21゜22の
出力は一括接続されている。したがって、M1ビットが
@1”のときにはNチャンネルトランジスタ22がオン
になって排他的論理和出力(X、ΦY、)が選択され、
逆にM1ビットが@OmのときにはPチャンネルトラン
ジスタ21がオンになって“0−レベルが選択される。
発明の効果
本発明の符号付き乗算補正回路によれば、上述したよう
に、X=Y=−2の場合も含めて正しい符号付き乗算結
果が得られ、しかも排他的論理和回路、選択回路よシな
る簡単な回路で実現することができる。
に、X=Y=−2の場合も含めて正しい符号付き乗算結
果が得られ、しかも排他的論理和回路、選択回路よシな
る簡単な回路で実現することができる。
第1図は本発明に係る符号付き乗算補正回路の一実施例
を示すブロック図、第2図は第1図の選択回路を取シ出
して示す回路図である。 11・・・符号付き乗算器、・13・・・排他的論理和
回路、14・・・選択回路、21・・・PチャンネルM
O8)ランジスタ、22・・・NチャンネルMO8)ラ
ンジスタ。
を示すブロック図、第2図は第1図の選択回路を取シ出
して示す回路図である。 11・・・符号付き乗算器、・13・・・排他的論理和
回路、14・・・選択回路、21・・・PチャンネルM
O8)ランジスタ、22・・・NチャンネルMO8)ラ
ンジスタ。
Claims (2)
- (1)それぞれnピ、トの2の補数による符号化2進符
号により表わされた被乗数Yおよび乗数Xを符号付き乗
算し、2nビツトの乗算結果を2の補数による符号化2
進符号によシ表わすと共に、補正を行って出力する符号
付き乗算器の出力側に設けられ、前記被乗数Yの最上位
の符号ピットY、および乗数Xの最上位の符号ピットX
、の排他的論理和をとる排他的論理和回路と、この排他
的論理和回路の出力および固定のg″O”論理レベルが
選択入力として導かれると共に前記符号付き乗算器の出
力のうち最上位の次のど、トM1信号が選択制御入力と
して導かれ、このピットM1の1″ @Q#レベルに応
じて前記排他的論理和回路からの入力、′0”レベル入
力を選択して出力する選択回路とを具備し、この選択回
路の出力を前記符号付き乗算器の出力の最上位ビ。 )Meとし、これを符号ピットとして次のピットM1な
いし最下位ピットと共に2nピツトの補正乗算出力を得
るようにしてなることを特徴とする符号付き乗算補正回
路。 - (2)前記選択回路は、入力端が接地されたPチャンネ
ルMO8)ランジスタおよび前記排他的論理和回路から
の出力が入力されるNチャンネルMOB )ランジスタ
の各ダート入力として前記符号付き乗算器のM1ビット
出力が導かれ、上記各トランジスタの出力が結線されて
なることを特徴とする特許請求の範囲第1項記載の符号
付き乗算補正回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56198853A JPS5899839A (ja) | 1981-12-10 | 1981-12-10 | 符号付き乗算補正回路 |
US06/423,246 US4507749A (en) | 1981-12-10 | 1982-09-24 | Two's complement multiplier circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56198853A JPS5899839A (ja) | 1981-12-10 | 1981-12-10 | 符号付き乗算補正回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5899839A true JPS5899839A (ja) | 1983-06-14 |
JPH0157372B2 JPH0157372B2 (ja) | 1989-12-05 |
Family
ID=16397989
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56198853A Granted JPS5899839A (ja) | 1981-12-10 | 1981-12-10 | 符号付き乗算補正回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4507749A (ja) |
JP (1) | JPS5899839A (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4761756A (en) * | 1983-08-24 | 1988-08-02 | Amdahl Corporation | Signed multiplier with three port adder and automatic adjustment for signed operands |
JPH061438B2 (ja) * | 1984-04-26 | 1994-01-05 | 日本電気株式会社 | 倍精度乗算器 |
US4592004A (en) * | 1984-05-21 | 1986-05-27 | The United States Of America As Represented By The Secretary Of The Navy | Electrooptical matrix multiplication using the twos complement arithmetic for improved accuracy |
US4868778A (en) * | 1987-05-19 | 1989-09-19 | Harris Corporation | Speed enhancement for multipliers using minimal path algorithm |
US4796219A (en) * | 1987-06-01 | 1989-01-03 | Motorola, Inc. | Serial two's complement multiplier |
US4926371A (en) * | 1988-12-28 | 1990-05-15 | International Business Machines Corporation | Two's complement multiplication with a sign magnitude multiplier |
JPH06348455A (ja) * | 1993-06-14 | 1994-12-22 | Matsushita Electric Ind Co Ltd | 乗算における丸め込み方法及び乗算回路 |
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-
1981
- 1981-12-10 JP JP56198853A patent/JPS5899839A/ja active Granted
-
1982
- 1982-09-24 US US06/423,246 patent/US4507749A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5023541A (ja) * | 1973-06-29 | 1975-03-13 |
Also Published As
Publication number | Publication date |
---|---|
JPH0157372B2 (ja) | 1989-12-05 |
US4507749A (en) | 1985-03-26 |
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