JPH08320830A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH08320830A JPH08320830A JP7240871A JP24087195A JPH08320830A JP H08320830 A JPH08320830 A JP H08320830A JP 7240871 A JP7240871 A JP 7240871A JP 24087195 A JP24087195 A JP 24087195A JP H08320830 A JPH08320830 A JP H08320830A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2212/652—Page size control
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 チップ専有面積と電力消費量を増大させるこ
となく複数のページサイズをサポートできるデータ処理
装置を提供する。 【構成】 仮想記憶をサポートするデータ処理装置は、
論理ページサイズがページ毎に設定可能とされ、且つ、
可変に設定可能にされる複数の論理ページサイズに対し
て共通利用されるＴＬＢを有し、該ＴＬＢは、論理ペー
ジ番号と物理ページ番号との対を記憶するための記憶領
域を夫々供え、夫々インデックスアドレスが共通化され
た複数バンクを持つセットアソシアティブ方式のキャッ
シュメモリとされる。サポートする論理ページの最大サ
イズは最小サイズの２のべき乗数倍にされ、ＴＬＢのバ
ンク数がその２のべき乗数以上とされる。
となく複数のページサイズをサポートできるデータ処理
装置を提供する。 【構成】 仮想記憶をサポートするデータ処理装置は、
論理ページサイズがページ毎に設定可能とされ、且つ、
可変に設定可能にされる複数の論理ページサイズに対し
て共通利用されるＴＬＢを有し、該ＴＬＢは、論理ペー
ジ番号と物理ページ番号との対を記憶するための記憶領
域を夫々供え、夫々インデックスアドレスが共通化され
た複数バンクを持つセットアソシアティブ方式のキャッ
シュメモリとされる。サポートする論理ページの最大サ
イズは最小サイズの２のべき乗数倍にされ、ＴＬＢのバ
ンク数がその２のべき乗数以上とされる。
Description
【０００１】
【産業上の利用分野】本発明は、アドレス変換機構を有
するデータ処理装置に関し、特に、アドレス変換機構と
して、セットアソシアティブ方式のキャッシュメモリを
利用したデータ処理装置に係り、更に述べるならば、そ
のアドレス変換手法の多様化を企図したものであり、例
えばマイクロコンピュータに適用して有効な技術に関す
る。
するデータ処理装置に関し、特に、アドレス変換機構と
して、セットアソシアティブ方式のキャッシュメモリを
利用したデータ処理装置に係り、更に述べるならば、そ
のアドレス変換手法の多様化を企図したものであり、例
えばマイクロコンピュータに適用して有効な技術に関す
る。
【０００２】
【従来の技術】ユーザが実メモリを意識せずに、オペレ
ーティングシステム（以下ＯＳとも記す）がメモリ管理
を行う分野では、データ処理装置がアドレス変換機構を
サポートする必要がある。アドレス変換機構とは、仮想
記憶を実現するために、中央処理装置（ＣＰＵ）により
形成された論理アドレスを物理アドレスに変換する機構
である。このアドレス変換機構を高速に実行するため
に、論理アドレスと物理アドレスとの変換対を保持する
アドレス変換バッファ（Translation lookaside buffe
r、以下単にＴＬＢとも記す）を、中央処理装置とともに
データ処理装置に内蔵する技術が採用される。アドレス
変換バッファは、例えば、最近使用された論理アドレス
と物理アドレスとの変換対を保持する連想記憶構造のバ
ッファメモリとして構成される。連想記憶構造のバッフ
ァメモリとしては、各メモリセルに比較のための回路構
成を備えたＣＡＭ（Content Addressable Memory）から
成るフルアソシアティブメモリ、汎用のランダムアクセ
スメモリを利用して比較的高いヒット率を実現できるセ
ットアソシアティブ形式の連想メモリなどを利用するこ
とができる。尚、連想記憶形式のアドレス変換バッファ
について記載された文献の例としては昭和６１年２月１
０日に株式会社培風館から発行された「超高速ＭＯＳデ
バイス」第２８７頁及び第２８８頁がある。
ーティングシステム（以下ＯＳとも記す）がメモリ管理
を行う分野では、データ処理装置がアドレス変換機構を
サポートする必要がある。アドレス変換機構とは、仮想
記憶を実現するために、中央処理装置（ＣＰＵ）により
形成された論理アドレスを物理アドレスに変換する機構
である。このアドレス変換機構を高速に実行するため
に、論理アドレスと物理アドレスとの変換対を保持する
アドレス変換バッファ（Translation lookaside buffe
r、以下単にＴＬＢとも記す）を、中央処理装置とともに
データ処理装置に内蔵する技術が採用される。アドレス
変換バッファは、例えば、最近使用された論理アドレス
と物理アドレスとの変換対を保持する連想記憶構造のバ
ッファメモリとして構成される。連想記憶構造のバッフ
ァメモリとしては、各メモリセルに比較のための回路構
成を備えたＣＡＭ（Content Addressable Memory）から
成るフルアソシアティブメモリ、汎用のランダムアクセ
スメモリを利用して比較的高いヒット率を実現できるセ
ットアソシアティブ形式の連想メモリなどを利用するこ
とができる。尚、連想記憶形式のアドレス変換バッファ
について記載された文献の例としては昭和６１年２月１
０日に株式会社培風館から発行された「超高速ＭＯＳデ
バイス」第２８７頁及び第２８８頁がある。
【０００３】
【発明が解決しようとする課題】本発明者は、このよう
なアドレス変換バッファにつき、ユーザの要求仕様に応
えることができ、良好な使い勝手を実現するという点に
ついて検討したところ以下のような問題点を見出した。
なアドレス変換バッファにつき、ユーザの要求仕様に応
えることができ、良好な使い勝手を実現するという点に
ついて検討したところ以下のような問題点を見出した。
【０００４】（１）仮想記憶をサポートするアドレス変
換機構においては、論理アドレス空間を論理ページと呼
ばれる単位に分割して、そのページ単位に物理アドレス
へのアドレス変換を行う。一方、システムに、実際に実
装される実メモリ（物理メモリ）の全記憶容量が少ない
ような場合には、論理ページのサイズを比較的小さくし
て、各プロセスによるメモリの利用効率を向上させたい
という要求などがある。例えば、実行されるべきタスク
が、比較的小さなサイズのプログラムで構成される場
合、そのタスクに割り当てられる論理ページのサイズが
比較的大きいと、これに対応して、そのタスクを実行す
るための物理ページのサイズも比較的大きくなってしま
う。そのため、必要以上の記憶空間が、タスクに割り当
てられることになり、メモリの利用効率が低下する。特
に、実メモリの記憶容量が比較的小さい場合には、論理
ページのサイズを小さくして、実メモリの利用効率が低
下するのを防ぐことが望まれる。このような要求に、適
宜対応できるようにするには、論理ページのサイズを可
変にすることが望ましい。ところが、論理ページのサイ
ズを可変にすると、一定の論理空間において論理ページ
を規定するための情報のビット数が変化される。その結
果、アドレス変換バッファから情報を連想的に検索する
ための比較対象情報のビット数やビット位置が、論理ペ
ージサイズによって変化されなければならない。これに
対処するために、アドレス変換バッファにＣＡＭから成
るフルアソシアティブ形式を採用することが考えられ
る。このようにすれば、各メモリセルが比較回路を備え
ていることから特別な考慮を要することなく、比較的簡
単に、論理ページの可変化を実現できる。しかしなが
ら、各メモリセルが比較回路を備えているためセットア
ソシアティブ形式のアドレス変換バッファに比べてチッ
プ専有面積と消費電力が共に倍増するという欠点が有
る。
換機構においては、論理アドレス空間を論理ページと呼
ばれる単位に分割して、そのページ単位に物理アドレス
へのアドレス変換を行う。一方、システムに、実際に実
装される実メモリ（物理メモリ）の全記憶容量が少ない
ような場合には、論理ページのサイズを比較的小さくし
て、各プロセスによるメモリの利用効率を向上させたい
という要求などがある。例えば、実行されるべきタスク
が、比較的小さなサイズのプログラムで構成される場
合、そのタスクに割り当てられる論理ページのサイズが
比較的大きいと、これに対応して、そのタスクを実行す
るための物理ページのサイズも比較的大きくなってしま
う。そのため、必要以上の記憶空間が、タスクに割り当
てられることになり、メモリの利用効率が低下する。特
に、実メモリの記憶容量が比較的小さい場合には、論理
ページのサイズを小さくして、実メモリの利用効率が低
下するのを防ぐことが望まれる。このような要求に、適
宜対応できるようにするには、論理ページのサイズを可
変にすることが望ましい。ところが、論理ページのサイ
ズを可変にすると、一定の論理空間において論理ページ
を規定するための情報のビット数が変化される。その結
果、アドレス変換バッファから情報を連想的に検索する
ための比較対象情報のビット数やビット位置が、論理ペ
ージサイズによって変化されなければならない。これに
対処するために、アドレス変換バッファにＣＡＭから成
るフルアソシアティブ形式を採用することが考えられ
る。このようにすれば、各メモリセルが比較回路を備え
ていることから特別な考慮を要することなく、比較的簡
単に、論理ページの可変化を実現できる。しかしなが
ら、各メモリセルが比較回路を備えているためセットア
ソシアティブ形式のアドレス変換バッファに比べてチッ
プ専有面積と消費電力が共に倍増するという欠点が有
る。
【０００５】（２）セットアソシアティブ形式のアドレ
ス変換バッファにおいては、複数セット存在するバンク
の数、即ちウェイ数を増やせば一つのインデックスアド
レスに対して保持できるエントリ数を増やして、ヒット
率を向上させることができる。例えば４ウェイ・セット
アソシアティブ形式の場合には、一つのインデックスア
ドレスに対して最大４個のエントリを保持できる。しか
しながら、複数のプロセスの夫々が論理空間の全域にわ
たるアドレス変換情報を有し、プロセス番号によって論
理アドレスを修飾或いは拡張する多重仮想記憶を行う場
合、比較的多くのプロセスが並列的に起動されると、夫
々のプロセスが同一論理ページを利用する頻度が多くな
る。各々のプロセスは、プロセス番号が互いに異なるた
め、一つのインデックスアドレスによって指示されると
ころの互いに異なるエントリに保持されることになる。
そのため、プロセスの数が、ウエイの数を越えると、セ
ットアソシアティブ形式であっても、ヒット率は相対的
に低下することになる。したがって、多重仮想記憶にお
いて多くのプロセスが並列的に起動される利用形態にお
いては、ヒット率の低下を抑えることができるように、
その利用形態に応じてインデックス方法を選択可能にす
ることの必要性が見出された。
ス変換バッファにおいては、複数セット存在するバンク
の数、即ちウェイ数を増やせば一つのインデックスアド
レスに対して保持できるエントリ数を増やして、ヒット
率を向上させることができる。例えば４ウェイ・セット
アソシアティブ形式の場合には、一つのインデックスア
ドレスに対して最大４個のエントリを保持できる。しか
しながら、複数のプロセスの夫々が論理空間の全域にわ
たるアドレス変換情報を有し、プロセス番号によって論
理アドレスを修飾或いは拡張する多重仮想記憶を行う場
合、比較的多くのプロセスが並列的に起動されると、夫
々のプロセスが同一論理ページを利用する頻度が多くな
る。各々のプロセスは、プロセス番号が互いに異なるた
め、一つのインデックスアドレスによって指示されると
ころの互いに異なるエントリに保持されることになる。
そのため、プロセスの数が、ウエイの数を越えると、セ
ットアソシアティブ形式であっても、ヒット率は相対的
に低下することになる。したがって、多重仮想記憶にお
いて多くのプロセスが並列的に起動される利用形態にお
いては、ヒット率の低下を抑えることができるように、
その利用形態に応じてインデックス方法を選択可能にす
ることの必要性が見出された。
【０００６】（３）目的とする変換対がアドレス変換バ
ッファに格納されていない場合には、当該キャッシュミ
スに係る変換対（所望の変換対）が新たなエントリとし
てアドレス変換バッファに追加される。このとき、イン
デックスされたエントリにおける変換対の全てが有効な
変換対である場合には、変換対の置き換えが行われる。
この置き換えのアルゴリズム（リプレースメントアルゴ
リズム）には、ランダム、最初にロードされたものから
リプレースするＦＩＦＯ、又は最後に参照されたものか
らリプレースするＬＲＵ（Least Recentry Used）など
がある。しかしながら、リプレースメントアルゴリズム
を固定化した場合には、データ処理の都合上、常に特定
の変換対をアドレス変換バッファにエントリとして格納
しておきたいという要求や、特定のアドレス変換対をリ
プレース対象にしたくないという要求には一切答えるこ
とができない。
ッファに格納されていない場合には、当該キャッシュミ
スに係る変換対（所望の変換対）が新たなエントリとし
てアドレス変換バッファに追加される。このとき、イン
デックスされたエントリにおける変換対の全てが有効な
変換対である場合には、変換対の置き換えが行われる。
この置き換えのアルゴリズム（リプレースメントアルゴ
リズム）には、ランダム、最初にロードされたものから
リプレースするＦＩＦＯ、又は最後に参照されたものか
らリプレースするＬＲＵ（Least Recentry Used）など
がある。しかしながら、リプレースメントアルゴリズム
を固定化した場合には、データ処理の都合上、常に特定
の変換対をアドレス変換バッファにエントリとして格納
しておきたいという要求や、特定のアドレス変換対をリ
プレース対象にしたくないという要求には一切答えるこ
とができない。
【０００７】（４）仮想記憶の形式には上記多重仮想記
憶の他に、複数のプロセスに論理アドレス空間の一部が
排他的に割り当てられる単一仮想記憶がある。使い勝手
を向上させるという点においては、これらの双方をサポ
ートできるようにすることが望ましい。
憶の他に、複数のプロセスに論理アドレス空間の一部が
排他的に割り当てられる単一仮想記憶がある。使い勝手
を向上させるという点においては、これらの双方をサポ
ートできるようにすることが望ましい。
【０００８】本発明の目的は、ユーザの要求仕様に応え
ることができて使い勝手の良好なアドレス変換機構を備
えたデータ処理装置を実現することにある。
ることができて使い勝手の良好なアドレス変換機構を備
えたデータ処理装置を実現することにある。
【０００９】本発明の目的を、更に詳述すれば、次の通
りである。チップ専有面積と電力消費量を増大させるこ
となく複数のページサイズをサポートできるアドレス変
換機構を備えたデータ処理装置を提供すること。
りである。チップ専有面積と電力消費量を増大させるこ
となく複数のページサイズをサポートできるアドレス変
換機構を備えたデータ処理装置を提供すること。
【００１０】複数のインデックス方法をサポートし、そ
れらからインデックス方法を選択できるアドレス変換機
構を備えたデータ処理装置を提供すること。
れらからインデックス方法を選択できるアドレス変換機
構を備えたデータ処理装置を提供すること。
【００１１】アドレス変換対のリプレース対象に自由度
を持たせることができるアドレス変換機構を備えたデー
タ処理装置を提供すること。
を持たせることができるアドレス変換機構を備えたデー
タ処理装置を提供すること。
【００１２】また、サポートできる仮想記憶形式につい
ても自由度を持たせることができるアドレス変換機構を
備えたデータ処理装置を提供すること。
ても自由度を持たせることができるアドレス変換機構を
備えたデータ処理装置を提供すること。
【００１３】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１５】《複数ページサイズをサポート》 仮想記
憶をサポートするデータ処理装置は、論理アドレス空間
を論理ページと呼ばれる単位に分割して、そのページ単
位で、論理アドレスを物理アドレスへ変換（アドレス変
換）する。このデータ処理装置では、図１に例示される
ように、その論理ページのサイズが、ページ毎に可変と
される。それぞれサイズが可変な複数の論理ページに対
して、アドレス変換バッファのようなバッファメモリ１
は、共通に利用される。このバッファメモリ１として
は、論理ページ番号ＶＰＮとそれに対応する物理ページ
番号ＰＰＮとを含むところの対応情報を、記憶するため
の記憶領域を夫々供え、共通のインデックスアドレス２
によってアクセスされる複数バンク１１〜１４を持つセ
ットアソシアティブ方式のキャッシュメモリが使われ
る。
憶をサポートするデータ処理装置は、論理アドレス空間
を論理ページと呼ばれる単位に分割して、そのページ単
位で、論理アドレスを物理アドレスへ変換（アドレス変
換）する。このデータ処理装置では、図１に例示される
ように、その論理ページのサイズが、ページ毎に可変と
される。それぞれサイズが可変な複数の論理ページに対
して、アドレス変換バッファのようなバッファメモリ１
は、共通に利用される。このバッファメモリ１として
は、論理ページ番号ＶＰＮとそれに対応する物理ページ
番号ＰＰＮとを含むところの対応情報を、記憶するため
の記憶領域を夫々供え、共通のインデックスアドレス２
によってアクセスされる複数バンク１１〜１４を持つセ
ットアソシアティブ方式のキャッシュメモリが使われ
る。
【００１６】サポートする論理ページの最大サイズは最
小サイズの２のべき乗数倍（２のＮ乗倍）にされ、セッ
トアソシアティブ方式のバッファメモリのバンクの数が
その２のべき乗数（２のＮ乗数）以上とされる。更に詳
しくは、図１に例示されるように、全体で４ＧＢ（ギガ
バイト）とされる論理アドレス空間（ビット０〜ビット
３１の論理アドレスで指定される）において、論理ペー
ジのサイズは、４ＫＢ（キロバイト）と１ＫＢの２種類
とされる。この場合、バッファメモリ１のバンクの数は
４個とされ、バッファメモリ１は４ウェイ・セットアソ
シアティブ形式のキャッシュメモリとして構成される。
論理ページサイズが４ＫＢのとき、論理アドレスのオフ
セットは、論理アドレスのビット０〜ビット１１とさ
れ、論理ページ番号ｖｐｎは、論理アドレスのビット１
２〜ビット３１とされる。論理ページサイズが１ＫＢの
とき、論理アドレスのオフセットは、論理アドレスのビ
ット０〜ビット９とされ、論理ページ番号ｖｐｎは、論
理アドレスのビット１０〜ビット３１とされる。尚、本
明細書において小文字で示されるｖｐｎ，ｐｐｎ，ａｓ
ｉｄは、アクセスに利用される論理ページ番号、物理ペ
ージ番号、プロセス番号とされ、大文字で示されるバッ
ファメモリ（アドレス変換バッファ）のエントリもしく
はページテーブルエントリとしての論理ページ番号ＶＰ
Ｎ、物理ページ番号ＰＰＮ、プロセス番号ＡＳＩＤとは
区別される。
小サイズの２のべき乗数倍（２のＮ乗倍）にされ、セッ
トアソシアティブ方式のバッファメモリのバンクの数が
その２のべき乗数（２のＮ乗数）以上とされる。更に詳
しくは、図１に例示されるように、全体で４ＧＢ（ギガ
バイト）とされる論理アドレス空間（ビット０〜ビット
３１の論理アドレスで指定される）において、論理ペー
ジのサイズは、４ＫＢ（キロバイト）と１ＫＢの２種類
とされる。この場合、バッファメモリ１のバンクの数は
４個とされ、バッファメモリ１は４ウェイ・セットアソ
シアティブ形式のキャッシュメモリとして構成される。
論理ページサイズが４ＫＢのとき、論理アドレスのオフ
セットは、論理アドレスのビット０〜ビット１１とさ
れ、論理ページ番号ｖｐｎは、論理アドレスのビット１
２〜ビット３１とされる。論理ページサイズが１ＫＢの
とき、論理アドレスのオフセットは、論理アドレスのビ
ット０〜ビット９とされ、論理ページ番号ｖｐｎは、論
理アドレスのビット１０〜ビット３１とされる。尚、本
明細書において小文字で示されるｖｐｎ，ｐｐｎ，ａｓ
ｉｄは、アクセスに利用される論理ページ番号、物理ペ
ージ番号、プロセス番号とされ、大文字で示されるバッ
ファメモリ（アドレス変換バッファ）のエントリもしく
はページテーブルエントリとしての論理ページ番号ＶＰ
Ｎ、物理ページ番号ＰＰＮ、プロセス番号ＡＳＩＤとは
区別される。
【００１７】上記アドレス変換バッファにおいて、バッ
ファメモリ１に対するインデックスアドレスの指定方法
は、論理ページのサイズが４ＫＢと１ＫＢの双方におい
て共通化され、最大ページサイズの論理ページアドレス
における最下位から所定の複数ビットがインデックスア
ドレスとして与えられる。上記図１の例に従えば、全部
で３２ビットの論理アドレスにおけるビット１２〜ビッ
ト１６の５ビットを用いてバッファメモリ１がインデッ
クスされる。インデックスアドレスは５ビットであるか
ら、１バンク当たり最大３２個のエントリを保有でき
る。図１の例のように、４個のバンクを持つ場合には、
一つのインデックスアドレスにつき、最大４個のエント
リを保有できる。上記インデックスアドレスは、ページ
サイズが４ＫＢの場合には、当該論理ページ番号ｖｐｎ
の最下位から５ビット（ビット１２〜１６）とされるの
で、ページサイズ４ＫＢのときは、任意の論理ページ番
号のエントリを、各バンクに最大３２個（全体で１２８
エントリ）保有することができる。一方、ページサイズ
が１ＫＢの場合には、当該論理ページ番号ｖｐｎの最下
位から２ビット（ビット１０，１１）がインデックスに
利用されないことになる。すなわち、論理ページサイズ
が１ＫＢであって、一つのバンクに対するインデックス
だけを考えると、インデックスされたエントリは、イン
デックスに利用されない２ビット（ビット１０，１１）
によって更にその中から１個が選ばれるべき４個の論理
ページ番号の内の何れか一つとされる。したがって、バ
ンクの数が１個しか存在しない場合には、連続する４個
の論理ページの内の１個しかエントリとして保有するこ
とができない。この点においては、論理ページの最大サ
イズ（４ＫＢ）が、最小サイズ（１ＫＢ）の２の２乗倍
とされ、バンク数も２の２乗個（４個）設けることによ
り、バッファメモリ（アドレス変換バッファ）全体とし
ては４ＫＢページサイズとほぼ同様に、任意の論理ペー
ジ番号のエントリを、全体で１２８個保有することがで
きる。但し、一つのバンクに保有できるエントリの論理
ページ番号は４ＫＢ毎という制約を受ける。この制限
は、アドレス変換バッファの保有するエントリの論理ペ
ージ番号が連続的であれば、ヒット（ＴＬＢヒット）率
には何等影響を与えない。分散的である場合にはある程
度ヒット率に影響を受ける。この場合でも、１ＫＢの論
理ページを２ＫＢ毎にアドレスマッピングすればその影
響を小さくでき、４ＫＢ毎にアドレスマッピングすれば
全く影響を受けないようにすることができる。
ファメモリ１に対するインデックスアドレスの指定方法
は、論理ページのサイズが４ＫＢと１ＫＢの双方におい
て共通化され、最大ページサイズの論理ページアドレス
における最下位から所定の複数ビットがインデックスア
ドレスとして与えられる。上記図１の例に従えば、全部
で３２ビットの論理アドレスにおけるビット１２〜ビッ
ト１６の５ビットを用いてバッファメモリ１がインデッ
クスされる。インデックスアドレスは５ビットであるか
ら、１バンク当たり最大３２個のエントリを保有でき
る。図１の例のように、４個のバンクを持つ場合には、
一つのインデックスアドレスにつき、最大４個のエント
リを保有できる。上記インデックスアドレスは、ページ
サイズが４ＫＢの場合には、当該論理ページ番号ｖｐｎ
の最下位から５ビット（ビット１２〜１６）とされるの
で、ページサイズ４ＫＢのときは、任意の論理ページ番
号のエントリを、各バンクに最大３２個（全体で１２８
エントリ）保有することができる。一方、ページサイズ
が１ＫＢの場合には、当該論理ページ番号ｖｐｎの最下
位から２ビット（ビット１０，１１）がインデックスに
利用されないことになる。すなわち、論理ページサイズ
が１ＫＢであって、一つのバンクに対するインデックス
だけを考えると、インデックスされたエントリは、イン
デックスに利用されない２ビット（ビット１０，１１）
によって更にその中から１個が選ばれるべき４個の論理
ページ番号の内の何れか一つとされる。したがって、バ
ンクの数が１個しか存在しない場合には、連続する４個
の論理ページの内の１個しかエントリとして保有するこ
とができない。この点においては、論理ページの最大サ
イズ（４ＫＢ）が、最小サイズ（１ＫＢ）の２の２乗倍
とされ、バンク数も２の２乗個（４個）設けることによ
り、バッファメモリ（アドレス変換バッファ）全体とし
ては４ＫＢページサイズとほぼ同様に、任意の論理ペー
ジ番号のエントリを、全体で１２８個保有することがで
きる。但し、一つのバンクに保有できるエントリの論理
ページ番号は４ＫＢ毎という制約を受ける。この制限
は、アドレス変換バッファの保有するエントリの論理ペ
ージ番号が連続的であれば、ヒット（ＴＬＢヒット）率
には何等影響を与えない。分散的である場合にはある程
度ヒット率に影響を受ける。この場合でも、１ＫＢの論
理ページを２ＫＢ毎にアドレスマッピングすればその影
響を小さくでき、４ＫＢ毎にアドレスマッピングすれば
全く影響を受けないようにすることができる。
【００１８】ＴＬＢヒット／ミスを判定するために、各
バンク１１〜１４に設けられた比較手段１５においてヒ
ット判定に反映されるべきアドレス比較のビット数は、
論理ページサイズに応じて変化されなければならない。
図１の例に従えば、論理ページサイズが１ＫＢの場合に
は、論理ページサイズが４ＫＢの場合に比べて、論理ア
ドレスのビット１０及びビット１１も比較対象としなけ
ればならない。バッファメモリ１は、そのような比較対
象のビット数を全てカバーできるように、論理ページ番
号と物理ページ番号との対応情報（変換対）を記憶する
領域のビット数が設定されている。バッファメモリ１に
おいては、各変換対にそれがサポートする論理ページサ
イズを示すフィールドが設けられており、そのフィール
ドの値（サイズビット）ＳＺに応じてヒット判定のため
のアドレス比較のビット数が変化される。比較ビット数
が変化される対象は、論理アドレスの論理ページ番号
と、バッファメモリ内の変換対に含まれる論理ページ番
号の双方とされる。ｈｉｔ１〜ｈｉｔ４は各バンク１１
〜１４におけるヒット判定結果を通知するためのヒット
信号であり、それらに基づいてＴＬＢヒット／ミスが判
定される。
バンク１１〜１４に設けられた比較手段１５においてヒ
ット判定に反映されるべきアドレス比較のビット数は、
論理ページサイズに応じて変化されなければならない。
図１の例に従えば、論理ページサイズが１ＫＢの場合に
は、論理ページサイズが４ＫＢの場合に比べて、論理ア
ドレスのビット１０及びビット１１も比較対象としなけ
ればならない。バッファメモリ１は、そのような比較対
象のビット数を全てカバーできるように、論理ページ番
号と物理ページ番号との対応情報（変換対）を記憶する
領域のビット数が設定されている。バッファメモリ１に
おいては、各変換対にそれがサポートする論理ページサ
イズを示すフィールドが設けられており、そのフィール
ドの値（サイズビット）ＳＺに応じてヒット判定のため
のアドレス比較のビット数が変化される。比較ビット数
が変化される対象は、論理アドレスの論理ページ番号
と、バッファメモリ内の変換対に含まれる論理ページ番
号の双方とされる。ｈｉｔ１〜ｈｉｔ４は各バンク１１
〜１４におけるヒット判定結果を通知するためのヒット
信号であり、それらに基づいてＴＬＢヒット／ミスが判
定される。
【００１９】《複数のインデックス方法をサポート》
仮想記憶をサポートするデータ処理装置は、論理ページ
番号と物理ページ番号との対応情報を記憶するための記
憶領域を夫々有し、夫々が共通のインデックスアドレス
によってアクセスされる複数バンクを持つセットアソシ
アティブ方式のキャッシュメモリによって構成されたバ
ッファメモリを供える。そして、そのバッファメモリに
対するインデックスアドレスの生成手法を可変とする手
段を有する。例えば、複数のプロセスが存在し、夫々の
プロセスが夫々のアドレス変換情報を有し、プロセス番
号によってそれぞれのプロセスが区別される多重仮想記
憶をサポートする場合、バッファメモリからエントリを
インデックスするためのアドレス指定方法として、図２
に例示されるように論理アドレスの一部（ビット１２〜
１６）のみをデコードする手法と、図３に示されるよう
にその論理アドレスの一部（ビット１２〜１６）を現在
のプロセス番号（ａｓｉｄ）の一部によって修飾（ＸＯ
Ｒ＝排他的論理和）した結果をデコードする手法とを、
レジスタＭＭＵＣＲ．ＩＸの論理値にしたがって指示す
るようにできる。尚、図３，図２において、バッファメ
モリ１内の変換対に含まれる論理ページ番号ＶＰＮの情
報はインデックスに利用されるｖｐｎ（１６−１２）に
対応されるものが除かれて、ＶＰＮ（３１−１７），Ｖ
ＰＮ（１１−１０）として図示されている。ここで、ｖ
ｐｎ（１６−１２）の表記は論理アドレスのビット１２
〜ビット１６を含む論理ページ番号の情報であることを
意味する。ＶＰＮ（３１−１７）の表記は論理アドレス
のビット１７〜ビット３１に対応されるバッファメモリ
のエントリとしての論理ページ番号の情報であることを
意味する。
仮想記憶をサポートするデータ処理装置は、論理ページ
番号と物理ページ番号との対応情報を記憶するための記
憶領域を夫々有し、夫々が共通のインデックスアドレス
によってアクセスされる複数バンクを持つセットアソシ
アティブ方式のキャッシュメモリによって構成されたバ
ッファメモリを供える。そして、そのバッファメモリに
対するインデックスアドレスの生成手法を可変とする手
段を有する。例えば、複数のプロセスが存在し、夫々の
プロセスが夫々のアドレス変換情報を有し、プロセス番
号によってそれぞれのプロセスが区別される多重仮想記
憶をサポートする場合、バッファメモリからエントリを
インデックスするためのアドレス指定方法として、図２
に例示されるように論理アドレスの一部（ビット１２〜
１６）のみをデコードする手法と、図３に示されるよう
にその論理アドレスの一部（ビット１２〜１６）を現在
のプロセス番号（ａｓｉｄ）の一部によって修飾（ＸＯ
Ｒ＝排他的論理和）した結果をデコードする手法とを、
レジスタＭＭＵＣＲ．ＩＸの論理値にしたがって指示す
るようにできる。尚、図３，図２において、バッファメ
モリ１内の変換対に含まれる論理ページ番号ＶＰＮの情
報はインデックスに利用されるｖｐｎ（１６−１２）に
対応されるものが除かれて、ＶＰＮ（３１−１７），Ｖ
ＰＮ（１１−１０）として図示されている。ここで、ｖ
ｐｎ（１６−１２）の表記は論理アドレスのビット１２
〜ビット１６を含む論理ページ番号の情報であることを
意味する。ＶＰＮ（３１−１７）の表記は論理アドレス
のビット１７〜ビット３１に対応されるバッファメモリ
のエントリとしての論理ページ番号の情報であることを
意味する。
【００２０】《リプレースの自由度》 仮想記憶をサポ
ートするデータ処理装置は、図４に例示されるように、
論理ページ番号ＶＰＮと物理ページ番号ＰＰＮとの対応
情報を記憶するための記憶領域を夫々供え、夫々のイン
デックスアドレスが共通化された複数バンク１１〜１４
を持つ４ウェイ・セットアソシアティブ方式のキャッシ
ュメモリから成るバッファメモリ１を有し、キャッシュ
ミスなどの発生によって、これらの複数バンクの中から
記憶情報を置換すべき場合に、当該置換されるべきセッ
トは、中央処理装置によるソフトウェアの実行によって
任意に指定可能にされる。例えばＭＭＵＣＲ．ＲＣは、
上記バンクを任意に指定するための２ビットの情報が設
定されるレジスタである。これに設定された値がデコー
ダ１７によって解読されることにより４個のバンク１１
〜１４の中から一つを選ぶ信号（ＢＳＫ１〜ＢＳＬ４）
が形成される。これにより、４個のバンク１１〜１４の
内、上記選択信号によって指定された１個のバンクであ
って、インデックスアドレス２で指定された１つのエン
トリが置換対象とされる。このレジスタＭＭＵＣＲ内の
ビットＭＭＵＣＲ．ＲＣに対する値の設定がハードウェ
ア手段によって行われるとき、当該ハードウェア手段に
よるバンクの指定は上記中央処理装置（ＣＰＵ）による
ソフトウェアの実行によって任意に変更可能にされる。
ートするデータ処理装置は、図４に例示されるように、
論理ページ番号ＶＰＮと物理ページ番号ＰＰＮとの対応
情報を記憶するための記憶領域を夫々供え、夫々のイン
デックスアドレスが共通化された複数バンク１１〜１４
を持つ４ウェイ・セットアソシアティブ方式のキャッシ
ュメモリから成るバッファメモリ１を有し、キャッシュ
ミスなどの発生によって、これらの複数バンクの中から
記憶情報を置換すべき場合に、当該置換されるべきセッ
トは、中央処理装置によるソフトウェアの実行によって
任意に指定可能にされる。例えばＭＭＵＣＲ．ＲＣは、
上記バンクを任意に指定するための２ビットの情報が設
定されるレジスタである。これに設定された値がデコー
ダ１７によって解読されることにより４個のバンク１１
〜１４の中から一つを選ぶ信号（ＢＳＫ１〜ＢＳＬ４）
が形成される。これにより、４個のバンク１１〜１４の
内、上記選択信号によって指定された１個のバンクであ
って、インデックスアドレス２で指定された１つのエン
トリが置換対象とされる。このレジスタＭＭＵＣＲ内の
ビットＭＭＵＣＲ．ＲＣに対する値の設定がハードウェ
ア手段によって行われるとき、当該ハードウェア手段に
よるバンクの指定は上記中央処理装置（ＣＰＵ）による
ソフトウェアの実行によって任意に変更可能にされる。
【００２１】上記ハードウェア手段は、図４に例示され
るように、ＭＭＵＣＲ．ＲＣをランダムカウンタのよう
な計数手段として備え、その計数手段のビット数の２の
べき乗数が、上記バッファメモリ１のバンクの数（＝
４）と一致される。上記ハードウェア手段に含まれる制
御回路ＣＴＲＬは、バッファメモリ１に対する記憶情報
の置換が必要になった場合、上記計数手段を１インクリ
メントし、何れのバンクの、インデックスされた記憶領
域にも有効なデータが保持されている（インデックスさ
れた各バンクの各エントリが、有効を示す”１”のバリ
ッドビットＶを有する）場合には、そのインクリメント
された結果を置換すべきバンク番号とする。これに対し
て、何れかのバンク内で、インデックスされた記憶領域
に、有効なデータが保持されていない（インデックスさ
れた何れかのエントリが、無効を示す”０”のバリッド
ビットＶを有する）場合には、有効なデータを保持して
いないエントリを含むバンクの番号を計数手段にセット
し、且つセットされた番号のバンクを置換すべきバンク
とする。このような一定の規則に従って、置換すべきバ
ンクの指定が行われる。このとき、上記計数手段の各ビ
ットは、中央処理装置により実行されるソフトウェアに
よって、任意の値へ変更することが可能な対象とされて
いる。
るように、ＭＭＵＣＲ．ＲＣをランダムカウンタのよう
な計数手段として備え、その計数手段のビット数の２の
べき乗数が、上記バッファメモリ１のバンクの数（＝
４）と一致される。上記ハードウェア手段に含まれる制
御回路ＣＴＲＬは、バッファメモリ１に対する記憶情報
の置換が必要になった場合、上記計数手段を１インクリ
メントし、何れのバンクの、インデックスされた記憶領
域にも有効なデータが保持されている（インデックスさ
れた各バンクの各エントリが、有効を示す”１”のバリ
ッドビットＶを有する）場合には、そのインクリメント
された結果を置換すべきバンク番号とする。これに対し
て、何れかのバンク内で、インデックスされた記憶領域
に、有効なデータが保持されていない（インデックスさ
れた何れかのエントリが、無効を示す”０”のバリッド
ビットＶを有する）場合には、有効なデータを保持して
いないエントリを含むバンクの番号を計数手段にセット
し、且つセットされた番号のバンクを置換すべきバンク
とする。このような一定の規則に従って、置換すべきバ
ンクの指定が行われる。このとき、上記計数手段の各ビ
ットは、中央処理装置により実行されるソフトウェアに
よって、任意の値へ変更することが可能な対象とされて
いる。
【００２２】《単一仮想記憶と多重仮想記憶のサポー
ト》 仮想記憶をサポートするデータ処理装置は、論理
アドレス空間を論理ページと呼ばれる単位に分割して、
そのページ単位で、論理アドレスを物理アドレスへアド
レス変換を行うためのアドレス変換機構を備える。この
アドレス変換機構は、複数のプロセスの夫々が論理空間
の全域にわたるアドレス変換情報を有するとき、プロセ
ス番号（ａｓｉｄ）によって論理アドレスを修飾或いは
拡張する多重仮想記憶と、複数のプロセスに論理アドレ
ス空間の一部が排他的に割り当てられ、夫々のプロセス
がそれに割り当てられた論理アドレス空間のアドレス変
換情報を有するとき、プロセス番号（ａｓｉｄ）によっ
て論理アドレスを修飾或いは拡張しない単一仮想記憶と
を有し、該多重仮想記憶と該単一仮想記憶とを選択する
ことが可能にされている。したがって図５に例示される
ようにバッファメモリ内の各エントリには、論理ページ
番号ＶＰＮと物理ページ番号ＰＰＮの変換対に加え、プ
ロセス番号ＡＳＩＤのフィールドが設けられている。こ
のフィールドの内容は、単一仮想記憶か多重仮想記憶か
で、その処理内容が相違されることになる。あるＴＬＢ
エントリに含まれるプロセス番号に対応される論理ペー
ジが、他のプロセスと共有不可能とされているとき、多
重仮想記憶においては、プロセス番号ＡＳＩＤのフィー
ルドの内容はバッファメモリに対する検索のヒット／ミ
ス（ＴＬＢヒット／ＴＬＢミス）の判定に用いられる。
即ち、この場合には、バッファメモリに格納されている
エントリの論理ページ番号ＶＰＮの情報が、論理ページ
アドレスｖｐｎの情報に一致すると共に、当該エントリ
のプロセス番号ＡＳＩＤが現在のプロセスの番号ａｓｉ
ｄに一致していなければＴＬＢヒットとはされない。単
一仮想記憶においては、プロセス番号ＡＳＩＤのフール
ドの内容はメモリ保護情報として使用される。即ち、こ
の場合には、プロセス番号の相違によってＴＬＢミスが
発生したとき、ソフトウェアによってＴＬＢミスの原因
がプロセス番号の相違によるものか、論理ページアドレ
スの相違によるものかが判別され、プロセス番号の相違
による場合には、プロテクションエラーとして処理され
る。上記単一仮想記憶か多重仮想記憶かは、図６に例示
されるレジスタＭＭＵＣＲのビットＭＭＵＣＲ．ＳＶの
値によって指示される。このビットＭＭＵＣＲ．ＳＶの
値は、中央処理装置によって実行されるソフトウェアに
よって、任意に設定することができる。
ト》 仮想記憶をサポートするデータ処理装置は、論理
アドレス空間を論理ページと呼ばれる単位に分割して、
そのページ単位で、論理アドレスを物理アドレスへアド
レス変換を行うためのアドレス変換機構を備える。この
アドレス変換機構は、複数のプロセスの夫々が論理空間
の全域にわたるアドレス変換情報を有するとき、プロセ
ス番号（ａｓｉｄ）によって論理アドレスを修飾或いは
拡張する多重仮想記憶と、複数のプロセスに論理アドレ
ス空間の一部が排他的に割り当てられ、夫々のプロセス
がそれに割り当てられた論理アドレス空間のアドレス変
換情報を有するとき、プロセス番号（ａｓｉｄ）によっ
て論理アドレスを修飾或いは拡張しない単一仮想記憶と
を有し、該多重仮想記憶と該単一仮想記憶とを選択する
ことが可能にされている。したがって図５に例示される
ようにバッファメモリ内の各エントリには、論理ページ
番号ＶＰＮと物理ページ番号ＰＰＮの変換対に加え、プ
ロセス番号ＡＳＩＤのフィールドが設けられている。こ
のフィールドの内容は、単一仮想記憶か多重仮想記憶か
で、その処理内容が相違されることになる。あるＴＬＢ
エントリに含まれるプロセス番号に対応される論理ペー
ジが、他のプロセスと共有不可能とされているとき、多
重仮想記憶においては、プロセス番号ＡＳＩＤのフィー
ルドの内容はバッファメモリに対する検索のヒット／ミ
ス（ＴＬＢヒット／ＴＬＢミス）の判定に用いられる。
即ち、この場合には、バッファメモリに格納されている
エントリの論理ページ番号ＶＰＮの情報が、論理ページ
アドレスｖｐｎの情報に一致すると共に、当該エントリ
のプロセス番号ＡＳＩＤが現在のプロセスの番号ａｓｉ
ｄに一致していなければＴＬＢヒットとはされない。単
一仮想記憶においては、プロセス番号ＡＳＩＤのフール
ドの内容はメモリ保護情報として使用される。即ち、こ
の場合には、プロセス番号の相違によってＴＬＢミスが
発生したとき、ソフトウェアによってＴＬＢミスの原因
がプロセス番号の相違によるものか、論理ページアドレ
スの相違によるものかが判別され、プロセス番号の相違
による場合には、プロテクションエラーとして処理され
る。上記単一仮想記憶か多重仮想記憶かは、図６に例示
されるレジスタＭＭＵＣＲのビットＭＭＵＣＲ．ＳＶの
値によって指示される。このビットＭＭＵＣＲ．ＳＶの
値は、中央処理装置によって実行されるソフトウェアに
よって、任意に設定することができる。
【００２３】
【作用】複数ページサイズを選択的にサポートするデー
タ処理装置は、システムに実装される実メモリの全記憶
容量が少ないような場合に、論理ページのサイズを比較
的小さくして、各プロセスによるメモリの利用効率を向
上させたいという要求にも容易に対応できる。このと
き、最大論理ページサイズを最小サイズの２のべき乗数
倍にし、セットアソシアティブ方式のバッファメモリの
バンクの数をその２のべき乗数以上にすることは、イン
デックスアドレスの指定手法を最大論理ページサイズの
ものに統一しても、選ばれる論理ページのサイズに拘わ
らず、原理的には、どの論理ページ番号のエントリにつ
いても、同じ数だけエントリをバッファメモリに保有す
ることが可能となる。論理ページのサイズを示すための
情報を用いてヒット判定に反映されるべきアドレス比較
のビット数を変化させることは、バッファメモリを連想
的に検索するための比較対象情報のビット数やビット位
置を論理ページのサイズによって変化させることを容易
に実現する。複数ページサイズをサポートするバッファ
メモリをセットアソシアティブ形式のキャッシュメモリ
で実現することは、これをＣＡＭで構成する場合に比べ
てチップ専有面積と消費電力を共に半減させる。
タ処理装置は、システムに実装される実メモリの全記憶
容量が少ないような場合に、論理ページのサイズを比較
的小さくして、各プロセスによるメモリの利用効率を向
上させたいという要求にも容易に対応できる。このと
き、最大論理ページサイズを最小サイズの２のべき乗数
倍にし、セットアソシアティブ方式のバッファメモリの
バンクの数をその２のべき乗数以上にすることは、イン
デックスアドレスの指定手法を最大論理ページサイズの
ものに統一しても、選ばれる論理ページのサイズに拘わ
らず、原理的には、どの論理ページ番号のエントリにつ
いても、同じ数だけエントリをバッファメモリに保有す
ることが可能となる。論理ページのサイズを示すための
情報を用いてヒット判定に反映されるべきアドレス比較
のビット数を変化させることは、バッファメモリを連想
的に検索するための比較対象情報のビット数やビット位
置を論理ページのサイズによって変化させることを容易
に実現する。複数ページサイズをサポートするバッファ
メモリをセットアソシアティブ形式のキャッシュメモリ
で実現することは、これをＣＡＭで構成する場合に比べ
てチップ専有面積と消費電力を共に半減させる。
【００２４】複数のインデックス方法をサポートする手
段によれば、多重仮想記憶において多くのプロセスが並
列的に起動される利用形態においてヒット率の低下を抑
えることができるように、その利用形態に応じてインデ
ックス方法を選択可能にすることができる。論理アドレ
スの一部を当該論理アドレスを利用するプロセス番号
（ａｓｉｄ）によって修飾し、これを以てバッファメモ
リをインデックスすることにより、多重仮想記憶におい
て多くのプロセスが並列的に起動される利用形態におい
てのヒット率の低下を抑えることが可能となる。
段によれば、多重仮想記憶において多くのプロセスが並
列的に起動される利用形態においてヒット率の低下を抑
えることができるように、その利用形態に応じてインデ
ックス方法を選択可能にすることができる。論理アドレ
スの一部を当該論理アドレスを利用するプロセス番号
（ａｓｉｄ）によって修飾し、これを以てバッファメモ
リをインデックスすることにより、多重仮想記憶におい
て多くのプロセスが並列的に起動される利用形態におい
てのヒット率の低下を抑えることが可能となる。
【００２５】リプレースの自由度を向上させる手段によ
れば、バッファメモリの変換対を置き換えるためのリプ
レースメントアルゴリズムを固定化せず、置き換えるべ
きバンクをソフトウェアで任意に決定することが可能と
なる。これにより、データ処理の都合上、常に特定の変
換対をアドレス変換バッファにエントリとして格納して
おきたいという要求や、特定のアドレス変換対をリプレ
ース対象にしたくないという要求に容易に答えることが
できる。ソフトウェアによってリプレースの対象を指示
するレジスタを持つことは、ソフトウェアのアルゴリズ
ム次第で、ランダム、ＦＩＦＯ、又はＬＲＵなどにした
がってリプレースを行う自由度も保証できる。
れば、バッファメモリの変換対を置き換えるためのリプ
レースメントアルゴリズムを固定化せず、置き換えるべ
きバンクをソフトウェアで任意に決定することが可能と
なる。これにより、データ処理の都合上、常に特定の変
換対をアドレス変換バッファにエントリとして格納して
おきたいという要求や、特定のアドレス変換対をリプレ
ース対象にしたくないという要求に容易に答えることが
できる。ソフトウェアによってリプレースの対象を指示
するレジスタを持つことは、ソフトウェアのアルゴリズ
ム次第で、ランダム、ＦＩＦＯ、又はＬＲＵなどにした
がってリプレースを行う自由度も保証できる。
【００２６】単一仮想記憶と多重仮想記憶をサポートす
る手段によれば、アドレス変換機構の使い勝手を向上さ
せることができる。特に、ソフトウェアを介して、何れ
を使うかを選択することができるようにして、一層使い
勝手を向上させることができる。多重仮想記憶における
プロセス番号（ＡＳＩＤ）を単一仮想記憶におけるメモ
リ保護情報として使用することにより、単一仮想記憶を
選択した場合におけるメモリ保護の完全化を容易に実現
することができる。
る手段によれば、アドレス変換機構の使い勝手を向上さ
せることができる。特に、ソフトウェアを介して、何れ
を使うかを選択することができるようにして、一層使い
勝手を向上させることができる。多重仮想記憶における
プロセス番号（ＡＳＩＤ）を単一仮想記憶におけるメモ
リ保護情報として使用することにより、単一仮想記憶を
選択した場合におけるメモリ保護の完全化を容易に実現
することができる。
【００２７】
《マイクロコンピュータ》 図７には本発明に係るデー
タ処理装置の一実施例であるマイクロコンピュータの要
部が示される。本実施例のマイクロコンピュータは、特
に制限されないが、公知の半導体集積回路製造技術によ
って単結晶シリコンのような１個の半導体基板に形成さ
れている。同図には、論理アドレスバスＶＡＢＵＳ、物
理アドレスバスＰＡＢＵＳ、データバスＤＢＵＳ、中央
処理装置（ＣＰＵ）３、キャッシュメモリ（ＣＡＣＨ
Ｅ）４、バッファメモリとしてのアドレス変換バッファ
（ＴＬＢ）１、及びＴＬＢコントローラ（ＴＬＢＣ）５
が代表的な回路ブロックとして図示されている。ＣＰＵ
３は図示しないプログラムメモリから命令をフェッチ
し、その命令記述に応じたデータ処理を行い、外部アク
セスを要する場合には論理アドレスバスＶＡＢＵＳに論
理アドレスを出力し、データバスＤＢＵＳを介してデー
タの入出力を行う。キャッシュメモリ４は、特に制限さ
れないが、４ウェイ・セットアソシアティブ形式とさ
れ、バンクに対するインデックスは論理アドレスバスＶ
ＡＢＵＳから供給される論理アドレスの一部を用いて行
われ、エントリのタグ部には物理アドレスが保有され、
インデックスされたタグ部はその論理アドレスがアドレ
ス変換バッファ１で変換されて物理アドレスバスＰＡＢ
ＵＳに出力される物理アドレスと比較され、その比較結
果に応じてキャッシュミス／ヒットを判定する。
タ処理装置の一実施例であるマイクロコンピュータの要
部が示される。本実施例のマイクロコンピュータは、特
に制限されないが、公知の半導体集積回路製造技術によ
って単結晶シリコンのような１個の半導体基板に形成さ
れている。同図には、論理アドレスバスＶＡＢＵＳ、物
理アドレスバスＰＡＢＵＳ、データバスＤＢＵＳ、中央
処理装置（ＣＰＵ）３、キャッシュメモリ（ＣＡＣＨ
Ｅ）４、バッファメモリとしてのアドレス変換バッファ
（ＴＬＢ）１、及びＴＬＢコントローラ（ＴＬＢＣ）５
が代表的な回路ブロックとして図示されている。ＣＰＵ
３は図示しないプログラムメモリから命令をフェッチ
し、その命令記述に応じたデータ処理を行い、外部アク
セスを要する場合には論理アドレスバスＶＡＢＵＳに論
理アドレスを出力し、データバスＤＢＵＳを介してデー
タの入出力を行う。キャッシュメモリ４は、特に制限さ
れないが、４ウェイ・セットアソシアティブ形式とさ
れ、バンクに対するインデックスは論理アドレスバスＶ
ＡＢＵＳから供給される論理アドレスの一部を用いて行
われ、エントリのタグ部には物理アドレスが保有され、
インデックスされたタグ部はその論理アドレスがアドレ
ス変換バッファ１で変換されて物理アドレスバスＰＡＢ
ＵＳに出力される物理アドレスと比較され、その比較結
果に応じてキャッシュミス／ヒットを判定する。
【００２８】本実施例のマイクロコンピュータは、論理
アドレス空間を論理ページと呼ばれる単位に分割し、そ
のページ単位で、論理アドレスを物理アドレスへアドレ
ス変換を行うための仮想記憶をサポートしている。上記
アドレス変換バッファ１は、論理ページ番号ＶＰＮとこ
れに対応した物理ページ番号ＰＰＮとに関する変換対な
どをＴＬＢエントリとして格納し、ＴＬＢコントローラ
５は中央処理装置３が出力する論理アドレスをアドレス
変換バッファ１などを用いて物理アドレスに変換する。
上記アドレス変換バッファ１は、それぞれインデックス
アドレスが共通化された４個のバンクを持つ４ウェイ・
セットアソシアティブ方式のキャッシュメモリによって
構成される。図面が複雑になるのを避けるために、図７
には、代表的に１個のバンク１１のみが図示されている
が、実際には図１のようにバンク１１と同様の別のバン
ク１２〜１４が紙面の表裏方向に配置されている。上記
アドレス変換バッファ１、ＴＬＢコントローラ５、ＣＰ
Ｕ３、及びアドレス変換とメモリ保護のためのシステム
ソフトウェア若しくはオペレーティングシステムによっ
て、上記仮想記憶をサポートするアドレス変換機構が構
成される。
アドレス空間を論理ページと呼ばれる単位に分割し、そ
のページ単位で、論理アドレスを物理アドレスへアドレ
ス変換を行うための仮想記憶をサポートしている。上記
アドレス変換バッファ１は、論理ページ番号ＶＰＮとこ
れに対応した物理ページ番号ＰＰＮとに関する変換対な
どをＴＬＢエントリとして格納し、ＴＬＢコントローラ
５は中央処理装置３が出力する論理アドレスをアドレス
変換バッファ１などを用いて物理アドレスに変換する。
上記アドレス変換バッファ１は、それぞれインデックス
アドレスが共通化された４個のバンクを持つ４ウェイ・
セットアソシアティブ方式のキャッシュメモリによって
構成される。図面が複雑になるのを避けるために、図７
には、代表的に１個のバンク１１のみが図示されている
が、実際には図１のようにバンク１１と同様の別のバン
ク１２〜１４が紙面の表裏方向に配置されている。上記
アドレス変換バッファ１、ＴＬＢコントローラ５、ＣＰ
Ｕ３、及びアドレス変換とメモリ保護のためのシステム
ソフトウェア若しくはオペレーティングシステムによっ
て、上記仮想記憶をサポートするアドレス変換機構が構
成される。
【００２９】ここで、予じめ、本実施例のマイクロコン
ピュータのアドレス空間について説明する。本実施例の
マイクロコンピュータは、４ＧＢの論理アドレス空間を
サポートするために、中央処理装置３は、３２ビットの
論理アドレスを形成する。その論理アドレスは後述のプ
ロセス番号（空間番号とも記す）ａｓｉｄによって拡張
可能にされている。図８の（Ａ）及び（Ｂ）には、サポ
ートされている論理アドレス空間のアドレスマッピング
が示される。これらの図において”Mapped”と示される
領域は、アドレス変換バッファ（ＴＬＢ）１を利用した
アドレス変換の対象とされる領域である。Ｈ'ＦＦＦＦ
ＦＦＦＦ（Ｈ'は１６進数を意味する）〜Ｈ'８００００
０００の領域は、特権モードにおいてアクセス可能な領
域とされ、ユーザモードでのアクセスはアドレスエラー
とされる。Ｐ４領域はコントロールスペースであり、周
辺コントロールレジスタなどがマッピングされる。Ｐ
１，Ｐ２領域はそれに対応される物理アドレスが固定と
される領域であり、アドレス変換バッファ１を利用した
アドレス変換の対象とはされない。これらの領域Ｐ１，
Ｐ２の論理アドレスは、一定の定数が加算又は減算され
て、物理アドレスに変換される。したがって、特権モー
ドにおいて、当該領域Ｐ１，Ｐ２をアクセスするときは
ＴＬＢミスを初めとするアドレス変換に係る例外が生じ
ない。特にＰ２領域はキャッシュメモリＣＡＣＨＥによ
るキャッシュの対象とされず、Ｐ１領域はキャッシュの
対象とされている。
ピュータのアドレス空間について説明する。本実施例の
マイクロコンピュータは、４ＧＢの論理アドレス空間を
サポートするために、中央処理装置３は、３２ビットの
論理アドレスを形成する。その論理アドレスは後述のプ
ロセス番号（空間番号とも記す）ａｓｉｄによって拡張
可能にされている。図８の（Ａ）及び（Ｂ）には、サポ
ートされている論理アドレス空間のアドレスマッピング
が示される。これらの図において”Mapped”と示される
領域は、アドレス変換バッファ（ＴＬＢ）１を利用した
アドレス変換の対象とされる領域である。Ｈ'ＦＦＦＦ
ＦＦＦＦ（Ｈ'は１６進数を意味する）〜Ｈ'８００００
０００の領域は、特権モードにおいてアクセス可能な領
域とされ、ユーザモードでのアクセスはアドレスエラー
とされる。Ｐ４領域はコントロールスペースであり、周
辺コントロールレジスタなどがマッピングされる。Ｐ
１，Ｐ２領域はそれに対応される物理アドレスが固定と
される領域であり、アドレス変換バッファ１を利用した
アドレス変換の対象とはされない。これらの領域Ｐ１，
Ｐ２の論理アドレスは、一定の定数が加算又は減算され
て、物理アドレスに変換される。したがって、特権モー
ドにおいて、当該領域Ｐ１，Ｐ２をアクセスするときは
ＴＬＢミスを初めとするアドレス変換に係る例外が生じ
ない。特にＰ２領域はキャッシュメモリＣＡＣＨＥによ
るキャッシュの対象とされず、Ｐ１領域はキャッシュの
対象とされている。
【００３０】本実施例のマイクロコンピュータは、上述
の様に、特権モードとユーザモードとを有し、特権モー
ドで動作しているのか、ユーザモードで動作しているの
かが、中央処理装置３に含まれるステータスレジスタＳ
ＲのモードビットＭＤの値によって示される。ＭＤ＝０
は、ユーザモードで動作していることを表わし、ＭＤ＝
１は、特権モードで動作していることを表わす。図８の
（Ａ）及び（Ｂ）に示されているように、特権状態（特
権モードが設定されている状態）は、ユーザ状態（ユー
ザモードが設定されている状態）でのアクセスではアド
レスエラーとなるようなアドレス空間（Ｐ１からＰ４）
を、アクセスでき、ユーザ状態では実行不可能な特権命
令若しくはシステム制御命令を実行することができる、
などという点においてユーザ状態と相違される。
の様に、特権モードとユーザモードとを有し、特権モー
ドで動作しているのか、ユーザモードで動作しているの
かが、中央処理装置３に含まれるステータスレジスタＳ
ＲのモードビットＭＤの値によって示される。ＭＤ＝０
は、ユーザモードで動作していることを表わし、ＭＤ＝
１は、特権モードで動作していることを表わす。図８の
（Ａ）及び（Ｂ）に示されているように、特権状態（特
権モードが設定されている状態）は、ユーザ状態（ユー
ザモードが設定されている状態）でのアクセスではアド
レスエラーとなるようなアドレス空間（Ｐ１からＰ４）
を、アクセスでき、ユーザ状態では実行不可能な特権命
令若しくはシステム制御命令を実行することができる、
などという点においてユーザ状態と相違される。
【００３１】図８の（Ａ）及び（Ｂ）に示される４ＧＢ
の論理アドレス空間の内、特に制限されないが、Ｐ０領
域とＰ３領域は、論理ページと呼ばれる単位で、複数に
分割され、分割されたページ単位で、論理アドレスは物
理アドレスへ変換される。本実施例のマイクロコンピュ
ータがサポートする論理ページのサイズは４ＫＢと１Ｋ
Ｂの２種類とされている。これは、サポートされる論理
ページの最大サイズ（＝４ＫＢ）が最小サイズ（＝１Ｋ
Ｂ）の２のべき乗数倍にされ、アドレス変換バッファ１
のバンクの数（＝４）がその２のべき乗数以上であると
いう関係を満足する。図５に示されるように、論理ペー
ジサイズが１ＫＢの場合には、中央処理装置により形成
される論理アドレス（ビット０からビット３１迄の３２
ビットのアドレス）の内、ビット０〜ビット９までがオ
フセットとされ、ビット１０〜ビット３１までが論理ペ
ージ番号（論理ページアドレス）とされる。論理ページ
サイズが４ＫＢの場合には、論理アドレスの内、ビット
０〜ビット１１までがオフセットとされ、ビット１２〜
ビット３１までが論理ページ番号（論理ページアドレ
ス）とされる。アドレス変換バッファ１に対するインデ
ックスには、ページサイズが４ＫＢであるか１ＫＢであ
るかに拘わらず、４ＫＢページサイズの論理ページアド
レスの下位５ビットのビット位置の情報、換言すれば、
３２ビットの論理アドレスのビット１２〜ビット１６が
用いられる。論理アドレスを物理アドレスに変換する場
合、当該論理アドレスの論理ページ番号に対応するエン
トリから物理ページ番号を取得し、当該論理アドレスの
オフセット情報を物理ページ番号の下位側に付加して物
理アドレスが得られる。
の論理アドレス空間の内、特に制限されないが、Ｐ０領
域とＰ３領域は、論理ページと呼ばれる単位で、複数に
分割され、分割されたページ単位で、論理アドレスは物
理アドレスへ変換される。本実施例のマイクロコンピュ
ータがサポートする論理ページのサイズは４ＫＢと１Ｋ
Ｂの２種類とされている。これは、サポートされる論理
ページの最大サイズ（＝４ＫＢ）が最小サイズ（＝１Ｋ
Ｂ）の２のべき乗数倍にされ、アドレス変換バッファ１
のバンクの数（＝４）がその２のべき乗数以上であると
いう関係を満足する。図５に示されるように、論理ペー
ジサイズが１ＫＢの場合には、中央処理装置により形成
される論理アドレス（ビット０からビット３１迄の３２
ビットのアドレス）の内、ビット０〜ビット９までがオ
フセットとされ、ビット１０〜ビット３１までが論理ペ
ージ番号（論理ページアドレス）とされる。論理ページ
サイズが４ＫＢの場合には、論理アドレスの内、ビット
０〜ビット１１までがオフセットとされ、ビット１２〜
ビット３１までが論理ページ番号（論理ページアドレ
ス）とされる。アドレス変換バッファ１に対するインデ
ックスには、ページサイズが４ＫＢであるか１ＫＢであ
るかに拘わらず、４ＫＢページサイズの論理ページアド
レスの下位５ビットのビット位置の情報、換言すれば、
３２ビットの論理アドレスのビット１２〜ビット１６が
用いられる。論理アドレスを物理アドレスに変換する場
合、当該論理アドレスの論理ページ番号に対応するエン
トリから物理ページ番号を取得し、当該論理アドレスの
オフセット情報を物理ページ番号の下位側に付加して物
理アドレスが得られる。
【００３２】ＴＬＢミスなどが発生した際、アドレス変
換バッファ１内のエントリへ取り込まれる情報（ページ
テーブルエントリ）は、予め、ソフトウエアにより形成
され、図７には示されていない外部メモリ（例えば図２
２のメモリＲＡＭ）に記憶されている。すなわち、仮想
記憶のためのページテーブルエントリは、論理ページ番
号ＶＰＮと物理ページ番号ＰＰＮとの対応関係を示す変
換情報やアクセスの属性などについての記述を含み、外
部メモリに形成されるところのページテーブルに格納さ
れる。高速なアドレス変換ができるように、このページ
テーブルに格納されたエントリの一部が、上記ＴＬＢ１
内のバンク１１〜１４に格納される。外部メモリにおけ
るページテーブルのアドレスは、後で図６を用いて説明
する変換テーブルレジスタ（ＴＴＢ）５３に、予めセッ
トされる。ＴＬＢミスなどが発生した際には、この変換
テーブルレジスタ５３にセットされているベースアドレ
スと、ミスの際の論理ページ番号等を用いて、ＣＰＵ３
が、上記ページテーブルをアクセスして、その時の論理
ページ番号に対応した物理ページ番号等を含むエントリ
を求めて、例えば、ＴＬＢ１内のバンクへ求めたエント
リを書き込む。これにより、その時の論理アドレスに対
応した物理アドレスが形成される。
換バッファ１内のエントリへ取り込まれる情報（ページ
テーブルエントリ）は、予め、ソフトウエアにより形成
され、図７には示されていない外部メモリ（例えば図２
２のメモリＲＡＭ）に記憶されている。すなわち、仮想
記憶のためのページテーブルエントリは、論理ページ番
号ＶＰＮと物理ページ番号ＰＰＮとの対応関係を示す変
換情報やアクセスの属性などについての記述を含み、外
部メモリに形成されるところのページテーブルに格納さ
れる。高速なアドレス変換ができるように、このページ
テーブルに格納されたエントリの一部が、上記ＴＬＢ１
内のバンク１１〜１４に格納される。外部メモリにおけ
るページテーブルのアドレスは、後で図６を用いて説明
する変換テーブルレジスタ（ＴＴＢ）５３に、予めセッ
トされる。ＴＬＢミスなどが発生した際には、この変換
テーブルレジスタ５３にセットされているベースアドレ
スと、ミスの際の論理ページ番号等を用いて、ＣＰＵ３
が、上記ページテーブルをアクセスして、その時の論理
ページ番号に対応した物理ページ番号等を含むエントリ
を求めて、例えば、ＴＬＢ１内のバンクへ求めたエント
リを書き込む。これにより、その時の論理アドレスに対
応した物理アドレスが形成される。
【００３３】ＴＬＢ１内の各バンクに格納されるエント
リは、図５にその詳細が示されるように、便宜上アドレ
ス部とデータ部に分けられている。アドレス部は、論理
ページ番号の情報ＶＰＮ（３１−１７），ＶＰＮ（１１
−１０）、エントリが有効であることを示すバッリドビ
ットＶ（１ビット）、空間番号ＡＳＩＤ（８ビット）、
サイズビットＳＺ（１ビット）、及び共有ステータスＳ
Ｈ（１ビット）を有する。データ部は、記憶保護のため
のプロテクションＰＲ（２ビット）、論理ページ番号に
対応される物理ページ番号ＰＰＮ（２２ビット）、ダー
ティビットＤ（１ビット）、及びキャッシャブルビット
Ｃ（１ビット）を保有する。アドレス部が保有する論理
ページ番号の情報は、３２ビットの論理アドレスのビッ
トフォーマットにおいてインデックスに利用されるビッ
トを除いたビット１０〜ビット１１とビット１７〜ビッ
ト３１とされる。前者はＶＰＮ（１１−１０）と表記さ
れ、後者はＶＰＮ（３１−１７）と表記されている。共
有ステータスＳＨは複数プロセス間で当該ページが共有
されているか否かを示し、ＳＨ＝０は非共有、ＳＨ＝１
は共有を意味する。空間番号ＡＳＩＤは特定のプロセス
に属するものとして論理ページを定義するために利用さ
れるものであり、プロセス番号とも称する。プロテクシ
ョンＰＲはページに対するアクセス権を定義するために
エンコードされたデータであり、その値の組み合わせに
より図９に示される態様でアクセス権が定義されてい
る。サイズビットＳＺは論理ページサイズを指定するビ
ットであり、論理値１は４ＫＢページサイズを指定し、
論理値０は１ＫＢページサイズを指定する。
リは、図５にその詳細が示されるように、便宜上アドレ
ス部とデータ部に分けられている。アドレス部は、論理
ページ番号の情報ＶＰＮ（３１−１７），ＶＰＮ（１１
−１０）、エントリが有効であることを示すバッリドビ
ットＶ（１ビット）、空間番号ＡＳＩＤ（８ビット）、
サイズビットＳＺ（１ビット）、及び共有ステータスＳ
Ｈ（１ビット）を有する。データ部は、記憶保護のため
のプロテクションＰＲ（２ビット）、論理ページ番号に
対応される物理ページ番号ＰＰＮ（２２ビット）、ダー
ティビットＤ（１ビット）、及びキャッシャブルビット
Ｃ（１ビット）を保有する。アドレス部が保有する論理
ページ番号の情報は、３２ビットの論理アドレスのビッ
トフォーマットにおいてインデックスに利用されるビッ
トを除いたビット１０〜ビット１１とビット１７〜ビッ
ト３１とされる。前者はＶＰＮ（１１−１０）と表記さ
れ、後者はＶＰＮ（３１−１７）と表記されている。共
有ステータスＳＨは複数プロセス間で当該ページが共有
されているか否かを示し、ＳＨ＝０は非共有、ＳＨ＝１
は共有を意味する。空間番号ＡＳＩＤは特定のプロセス
に属するものとして論理ページを定義するために利用さ
れるものであり、プロセス番号とも称する。プロテクシ
ョンＰＲはページに対するアクセス権を定義するために
エンコードされたデータであり、その値の組み合わせに
より図９に示される態様でアクセス権が定義されてい
る。サイズビットＳＺは論理ページサイズを指定するビ
ットであり、論理値１は４ＫＢページサイズを指定し、
論理値０は１ＫＢページサイズを指定する。
【００３４】ここで単一仮想記憶と多重仮想記憶の概念
を図２０の（Ａ）及び（Ｂ）に基づいて説明する。多重
仮想記憶とは、複数のプロセスの夫々が、論理空間の全
域にわたるアドレス変換情報を有するとき、プロセス番
号ａｓｉｄによって論理アドレスを修飾或いは拡張する
というものである。これに対して、単一仮想記憶とは、
複数のプロセスに論理アドレス空間の一部が排他的に割
り当てられる。言い替えるならば、単一仮想記憶とは、
夫々のプロセスがそれに割り当てられた論理アドレス空
間のアドレス変換情報を有するとき、プロセス番号ａｓ
ｉｄによって論理アドレスの修飾或いは拡張がされな
い。このように、単一仮想記憶においては、複数のプロ
セス間で、排他的に論理アドレス空間が割り当てられる
ため、図２０の（Ｂ）に示されるように、プロセスに割
り当てられた論理アドレス空間毎にそれ固有のアドレス
変換情報が存在する。そのため、アドレス変換テーブル
は一つ存在するだけである。当該一つのアドレス変換テ
ーブルを用いれば、ある論理アドレスＡはそれに対応さ
れる物理アドレスＤに一義的に変換される。これに対し
て多重仮想記憶においては、複数のプロセス間で、論理
アドレス空間が相互に重複して割り当てられる。そのた
め、プロセス毎のアドレス変換情報は相互に別々のアド
レス変換テーブルに含まれなければならない。したがっ
て、ある論理アドレスＡは相互に異なるアドレス変換テ
ーブルｉ，ｊを介することによって異なる物理アドレス
Ｂ，Ｃに変換されることになる。このとき変換に係る論
理アドレスＡがどのプロセスに属するかは、プロセス番
号によって識別される。図２０の（Ａ）に従えば、多重
仮想記憶においてアドレス変換テーブルｉはプロセス番
号ｉに対応され、アドレス変換テーブルｊはプロセス番
号ｊに対応される。プロセス番号は、互いに同じ論理ア
ドレス空間を使う（アクセスする）ところの複数のプロ
セスにおける識別番号とみなすこともできる。
を図２０の（Ａ）及び（Ｂ）に基づいて説明する。多重
仮想記憶とは、複数のプロセスの夫々が、論理空間の全
域にわたるアドレス変換情報を有するとき、プロセス番
号ａｓｉｄによって論理アドレスを修飾或いは拡張する
というものである。これに対して、単一仮想記憶とは、
複数のプロセスに論理アドレス空間の一部が排他的に割
り当てられる。言い替えるならば、単一仮想記憶とは、
夫々のプロセスがそれに割り当てられた論理アドレス空
間のアドレス変換情報を有するとき、プロセス番号ａｓ
ｉｄによって論理アドレスの修飾或いは拡張がされな
い。このように、単一仮想記憶においては、複数のプロ
セス間で、排他的に論理アドレス空間が割り当てられる
ため、図２０の（Ｂ）に示されるように、プロセスに割
り当てられた論理アドレス空間毎にそれ固有のアドレス
変換情報が存在する。そのため、アドレス変換テーブル
は一つ存在するだけである。当該一つのアドレス変換テ
ーブルを用いれば、ある論理アドレスＡはそれに対応さ
れる物理アドレスＤに一義的に変換される。これに対し
て多重仮想記憶においては、複数のプロセス間で、論理
アドレス空間が相互に重複して割り当てられる。そのた
め、プロセス毎のアドレス変換情報は相互に別々のアド
レス変換テーブルに含まれなければならない。したがっ
て、ある論理アドレスＡは相互に異なるアドレス変換テ
ーブルｉ，ｊを介することによって異なる物理アドレス
Ｂ，Ｃに変換されることになる。このとき変換に係る論
理アドレスＡがどのプロセスに属するかは、プロセス番
号によって識別される。図２０の（Ａ）に従えば、多重
仮想記憶においてアドレス変換テーブルｉはプロセス番
号ｉに対応され、アドレス変換テーブルｊはプロセス番
号ｊに対応される。プロセス番号は、互いに同じ論理ア
ドレス空間を使う（アクセスする）ところの複数のプロ
セスにおける識別番号とみなすこともできる。
【００３５】図１９には、論理空間、変換情報、保護に
ついて、単一仮想記憶と多重仮想記憶との相違が示され
ている。この図面において、ＰＲは、図９に示されてい
る保護情報である。
ついて、単一仮想記憶と多重仮想記憶との相違が示され
ている。この図面において、ＰＲは、図９に示されてい
る保護情報である。
【００３６】図７において上記ＴＬＢコントローラ５は
制御回路（ＣＴＲＬ）５０、ページテーブルエントリ上
位（ＰＴＥＨ）レジスタ５１、ページテーブルエントリ
下位（ＰＴＥＬ）レジスタ５２、変換テーブルベース
（ＴＴＢ）レジスタ５３、ＴＬＢ例外アドレス（ＴＥ
Ａ）レジスタ５４、及びコントロール（ＭＭＵＣＲ）レ
ジスタ５５を備える。後で、図２２を用いて説明するよ
うに、これらのレジスタは、ＣＰＵ３に結合されてお
り、少なくともＴＥＡレジスタ５４とＭＭＵＣＲレジス
タ５５はＣＰＵ３によって直接リード／ライト可能にさ
れる。その他のレジスタ５１〜５３もＣＰＵ３によって
直接アクセス可能にされている。
制御回路（ＣＴＲＬ）５０、ページテーブルエントリ上
位（ＰＴＥＨ）レジスタ５１、ページテーブルエントリ
下位（ＰＴＥＬ）レジスタ５２、変換テーブルベース
（ＴＴＢ）レジスタ５３、ＴＬＢ例外アドレス（ＴＥ
Ａ）レジスタ５４、及びコントロール（ＭＭＵＣＲ）レ
ジスタ５５を備える。後で、図２２を用いて説明するよ
うに、これらのレジスタは、ＣＰＵ３に結合されてお
り、少なくともＴＥＡレジスタ５４とＭＭＵＣＲレジス
タ５５はＣＰＵ３によって直接リード／ライト可能にさ
れる。その他のレジスタ５１〜５３もＣＰＵ３によって
直接アクセス可能にされている。
【００３７】図６に示されるようにＰＴＥＨレジスタ５
１，ＰＴＥＬレジスタ５２はＴＬＢミスなどにおいてＴ
ＬＢ１のエントリを更新又は追加するためのページテー
ブルエントリを保有できるフィールドが備えられてい
る。ＰＴＥＨレジスタ５１には、ソフトウエアの実行に
よって、中央処理装置３から、現在のプロセスの空間番
号ａｓｉｄがセットされる。また、ＰＴＥＨレジスタ５
１は、ＴＬＢミスなどが発生した場合、ＣＰＵ３が出力
しているＴＬＢミスの論理ページアドレスｖｐｎを保持
する機能も兼ね備えている。ＣＰＵ３が出力する論理ア
ドレスのオフセットはＣＴＲＬ５０内部の図示しないラ
ッチ回路に保持される。ＴＴＢレジスタ５３には、現在
のページテーブルのベースアドレスが保持されている。
ＴＥＡレジスタ５４は、ＴＬＢに関する例外又はアドレ
スエラー例外が生じた場合、そのときの論理アドレスを
保持する。ＭＭＵＣＲレジスタ５５は、アドレス変換を
有効にするか無効にするかを指示するビットＡＴ（論理
値１＝有効，論理値０＝無効）、ＴＬＢ１のフラッシン
グを指示するビットＴＦ、２ビットのランダムカウンタ
フィールドＲＣ、インデックスモードを指定するインデ
ックスモードビットＩＸ、単一仮想記憶と多重仮想記憶
との何れを選択するかを指示するシングルバーチャルビ
ットＳＶ（ＳＶ＝１で単一仮想記憶を選択，ＳＶ＝０で
多重仮想記憶を選択）を含む。上記インデックスモード
ビットＩＸが１の場合には、図３に示されるようにａｓ
ｉｄ（４−０）即ち現在の空間番号ａｓｉｄのビット０
〜ビット４と、中央処理装置３から出力されているとこ
ろの論理ページ番号ｖｐｎのビット１２〜ビット１６と
を利用したインデックス手法が選択される。これに対し
て、ＩＸが０の場合には、図２に示されるように、中央
処理装置３から出力されているところの論理ページ番号
ｖｐｎのビット１２〜ビット１６を利用したインデック
ス手法が選択される。更に詳しく述べるならば、ＩＸ＝
１の場合におけるインデックスアドレスは、図７に示さ
れるように、ＰＴＥＨレジスタ５１が保有する空間番号
ａｓｉｄのビット０〜ビット４と、ＣＰＵ３から出力さ
れている論理ページ番号ｖｐｎのビット１２〜ビット１
６すなわちｖｐｎ（１６−１２）とを入力する排他的論
理和ゲートＸＯＲによって形成される。図７のセレクタ
１８は排他的論理和ゲートＸＯＲでハッシングされた出
力又はｖｐｎ（１６−１２）の何れかをインデックス用
アドレスとして選択する。その選択制御はインデックス
モードビットＩＸの値にしたがって決定され、ＣＴＲＬ
５０から出力される選択信号５５０にて行われる。
１，ＰＴＥＬレジスタ５２はＴＬＢミスなどにおいてＴ
ＬＢ１のエントリを更新又は追加するためのページテー
ブルエントリを保有できるフィールドが備えられてい
る。ＰＴＥＨレジスタ５１には、ソフトウエアの実行に
よって、中央処理装置３から、現在のプロセスの空間番
号ａｓｉｄがセットされる。また、ＰＴＥＨレジスタ５
１は、ＴＬＢミスなどが発生した場合、ＣＰＵ３が出力
しているＴＬＢミスの論理ページアドレスｖｐｎを保持
する機能も兼ね備えている。ＣＰＵ３が出力する論理ア
ドレスのオフセットはＣＴＲＬ５０内部の図示しないラ
ッチ回路に保持される。ＴＴＢレジスタ５３には、現在
のページテーブルのベースアドレスが保持されている。
ＴＥＡレジスタ５４は、ＴＬＢに関する例外又はアドレ
スエラー例外が生じた場合、そのときの論理アドレスを
保持する。ＭＭＵＣＲレジスタ５５は、アドレス変換を
有効にするか無効にするかを指示するビットＡＴ（論理
値１＝有効，論理値０＝無効）、ＴＬＢ１のフラッシン
グを指示するビットＴＦ、２ビットのランダムカウンタ
フィールドＲＣ、インデックスモードを指定するインデ
ックスモードビットＩＸ、単一仮想記憶と多重仮想記憶
との何れを選択するかを指示するシングルバーチャルビ
ットＳＶ（ＳＶ＝１で単一仮想記憶を選択，ＳＶ＝０で
多重仮想記憶を選択）を含む。上記インデックスモード
ビットＩＸが１の場合には、図３に示されるようにａｓ
ｉｄ（４−０）即ち現在の空間番号ａｓｉｄのビット０
〜ビット４と、中央処理装置３から出力されているとこ
ろの論理ページ番号ｖｐｎのビット１２〜ビット１６と
を利用したインデックス手法が選択される。これに対し
て、ＩＸが０の場合には、図２に示されるように、中央
処理装置３から出力されているところの論理ページ番号
ｖｐｎのビット１２〜ビット１６を利用したインデック
ス手法が選択される。更に詳しく述べるならば、ＩＸ＝
１の場合におけるインデックスアドレスは、図７に示さ
れるように、ＰＴＥＨレジスタ５１が保有する空間番号
ａｓｉｄのビット０〜ビット４と、ＣＰＵ３から出力さ
れている論理ページ番号ｖｐｎのビット１２〜ビット１
６すなわちｖｐｎ（１６−１２）とを入力する排他的論
理和ゲートＸＯＲによって形成される。図７のセレクタ
１８は排他的論理和ゲートＸＯＲでハッシングされた出
力又はｖｐｎ（１６−１２）の何れかをインデックス用
アドレスとして選択する。その選択制御はインデックス
モードビットＩＸの値にしたがって決定され、ＣＴＲＬ
５０から出力される選択信号５５０にて行われる。
【００３８】図７において、ＣＰＵ３から出力される論
理アドレスの論理ページ番号ｖｐｎ（３１−１０）のう
ち、ビット１２〜ビット１６に相当されるｖｐｎ（１６
−１２）は、ＴＬＢ内の４個のバンク１１〜１４に共通
なインデックスアドレス２の生成に利用される。上記の
ように、論理ページ番号は５ビットで表わされるため、
共通なインデックスアドレス２によって、夫々のバンク
における３２個のエントリから、それぞれ一つづつが選
択されて、読出される。選択される夫々のエントリは、
情報として、ＶＰＮ（３１−１７），ＶＰＮ（１１−１
０），ＡＳＩＤ，ＳＨ，ＳＺ，Ｖ，ＰＰＮ（３１−１
０），ＰＲ，Ｃ，Ｄを含む。選択され、読み出されたエ
ントリにおける情報の内、読出されたＶＰＮ（３１−１
７）は、コンパレータ１５１によって、中央処理装置３
から出力されている論理アドレスのｖｐｎ（３１−１
７）と比較され、ＶＰＮ（１１−１０）は、コンパレー
タ１５２によって、中央処理装置３から出力されている
論理アドレスのｖｐｎ（１１−１０）と比較され、読出
されたＡＳＩＤは、ＰＴＥＨレジスタ５１が保有する現
在の空間番号ａｓｉｄとコンパレータ１５３にて比較さ
れる。比較結果に対しては制御ロジック１５４が、共有
ステータスＳＨ，サイズビットＳＺ、シングルバーチャ
ルビットＳＶ，及びモードビットＭＤの値を考慮してバ
ンク１１のミス／ヒットの判定を行う。ｈｉｔ１はバン
ク１１におけるミス／ヒットの判定結果としてのヒット
信号である。上記コンパレータ１５１〜１５３及び制御
ロジック１５４は、各バンク１１〜１４に、それぞれ設
けられている。図７ではバンク１２〜１４に関しては夫
々のヒット信号ｈｉｔ２〜ｈｉｔ４が代表的に示されて
いる。本実施例に従えば各コンパレータ１５１〜１５３
の出力はハイレベルが一致レベルとされる。ヒット信号
ｈｉｔ１〜ｈｉｔ４もハイレベルがヒットレベルとされ
る。制御回路５０はヒット信号ｈｉｔ１〜ｈｉｔ４の何
れかがヒットレベルにされることを以てＴＬＢヒットと
判定する。図７の５０１はＴＬＢヒット／ミスの判定結
果をＣＰＵ３に通知するＴＬＢヒット信号である。ＴＬ
Ｂミスが発生したときには、アドレス変換バッファ１の
エントリを置換する処理が行われる。この置換処理にお
いて、置換されるべきエントリの内容は、ＰＴＥＨレジ
スタ５１，ＰＴＥＬレジスタ５２に保持され、ＰＴＥＨ
レジスタ５１，ＰＴＥＬレジスタ５２からＴＬＢ１へ置
換されるべき情報が供給され、ＴＬＢ1に格納される。
置換されるべきエントリを選択するためのインデックス
手法は、上述のリード時におけるインデックス手法と同
じであるが、どのバンク（セット）に当該エントリを格
納するかはＭＭＣＣＲレジスタ５５のＲＣの値（ＭＭＵ
ＣＲ．ＲＣ）によって決定される。
理アドレスの論理ページ番号ｖｐｎ（３１−１０）のう
ち、ビット１２〜ビット１６に相当されるｖｐｎ（１６
−１２）は、ＴＬＢ内の４個のバンク１１〜１４に共通
なインデックスアドレス２の生成に利用される。上記の
ように、論理ページ番号は５ビットで表わされるため、
共通なインデックスアドレス２によって、夫々のバンク
における３２個のエントリから、それぞれ一つづつが選
択されて、読出される。選択される夫々のエントリは、
情報として、ＶＰＮ（３１−１７），ＶＰＮ（１１−１
０），ＡＳＩＤ，ＳＨ，ＳＺ，Ｖ，ＰＰＮ（３１−１
０），ＰＲ，Ｃ，Ｄを含む。選択され、読み出されたエ
ントリにおける情報の内、読出されたＶＰＮ（３１−１
７）は、コンパレータ１５１によって、中央処理装置３
から出力されている論理アドレスのｖｐｎ（３１−１
７）と比較され、ＶＰＮ（１１−１０）は、コンパレー
タ１５２によって、中央処理装置３から出力されている
論理アドレスのｖｐｎ（１１−１０）と比較され、読出
されたＡＳＩＤは、ＰＴＥＨレジスタ５１が保有する現
在の空間番号ａｓｉｄとコンパレータ１５３にて比較さ
れる。比較結果に対しては制御ロジック１５４が、共有
ステータスＳＨ，サイズビットＳＺ、シングルバーチャ
ルビットＳＶ，及びモードビットＭＤの値を考慮してバ
ンク１１のミス／ヒットの判定を行う。ｈｉｔ１はバン
ク１１におけるミス／ヒットの判定結果としてのヒット
信号である。上記コンパレータ１５１〜１５３及び制御
ロジック１５４は、各バンク１１〜１４に、それぞれ設
けられている。図７ではバンク１２〜１４に関しては夫
々のヒット信号ｈｉｔ２〜ｈｉｔ４が代表的に示されて
いる。本実施例に従えば各コンパレータ１５１〜１５３
の出力はハイレベルが一致レベルとされる。ヒット信号
ｈｉｔ１〜ｈｉｔ４もハイレベルがヒットレベルとされ
る。制御回路５０はヒット信号ｈｉｔ１〜ｈｉｔ４の何
れかがヒットレベルにされることを以てＴＬＢヒットと
判定する。図７の５０１はＴＬＢヒット／ミスの判定結
果をＣＰＵ３に通知するＴＬＢヒット信号である。ＴＬ
Ｂミスが発生したときには、アドレス変換バッファ１の
エントリを置換する処理が行われる。この置換処理にお
いて、置換されるべきエントリの内容は、ＰＴＥＨレジ
スタ５１，ＰＴＥＬレジスタ５２に保持され、ＰＴＥＨ
レジスタ５１，ＰＴＥＬレジスタ５２からＴＬＢ１へ置
換されるべき情報が供給され、ＴＬＢ1に格納される。
置換されるべきエントリを選択するためのインデックス
手法は、上述のリード時におけるインデックス手法と同
じであるが、どのバンク（セット）に当該エントリを格
納するかはＭＭＣＣＲレジスタ５５のＲＣの値（ＭＭＵ
ＣＲ．ＲＣ）によって決定される。
【００３９】図２１には前記制御ロジック１５４の論理
構成の一例が示されている。１５４１は３入力アンドゲ
ート、１５４２は２入力オアゲート、１５４３は２入力
オアゲートである。オアゲート１５４２は、インデック
スされたＴＬＢエントリ（インデックスアドレスによっ
て選択され、読み出されたエントリ）に含まれるＶＰＮ
（１１−１０）と論理アドレスに含まれるｖｐｎ（１１
−１０）との比較結果であるコンパレータ１５２の出力
と上記インデックスされたＴＬＢエントリからのサイズ
ビットＳＺを入力する。サイズビットＳＺが１にされ、
４ＫＢの論理ページサイズが指示されている場合には、
ＴＬＢミス／ヒット判定のためのアドレス比較におい
て、ＴＬＢエントリ内のＶＰＮ（１１−１０）とＣＰＵ
３からのｖｐｎ（１１−１０）との比較は行う必要がな
い。そのため、サイズビットＳＺ＝１の状態では、アン
ドゲート１５４１の出力信号ｈｉｔ１には上記アドレス
ビット１１，１０の比較結果は反映されない。サイズビ
ットＳＺが０にされ、１ＫＢの論理ページサイズが指示
された場合には、ＴＬＢミス／ヒット判定のために、ア
ドレスビット１１，１０の比較動作が必要とされ、その
比較結果が信号ｈｉｔ１に反映される。
構成の一例が示されている。１５４１は３入力アンドゲ
ート、１５４２は２入力オアゲート、１５４３は２入力
オアゲートである。オアゲート１５４２は、インデック
スされたＴＬＢエントリ（インデックスアドレスによっ
て選択され、読み出されたエントリ）に含まれるＶＰＮ
（１１−１０）と論理アドレスに含まれるｖｐｎ（１１
−１０）との比較結果であるコンパレータ１５２の出力
と上記インデックスされたＴＬＢエントリからのサイズ
ビットＳＺを入力する。サイズビットＳＺが１にされ、
４ＫＢの論理ページサイズが指示されている場合には、
ＴＬＢミス／ヒット判定のためのアドレス比較におい
て、ＴＬＢエントリ内のＶＰＮ（１１−１０）とＣＰＵ
３からのｖｐｎ（１１−１０）との比較は行う必要がな
い。そのため、サイズビットＳＺ＝１の状態では、アン
ドゲート１５４１の出力信号ｈｉｔ１には上記アドレス
ビット１１，１０の比較結果は反映されない。サイズビ
ットＳＺが０にされ、１ＫＢの論理ページサイズが指示
された場合には、ＴＬＢミス／ヒット判定のために、ア
ドレスビット１１，１０の比較動作が必要とされ、その
比較結果が信号ｈｉｔ１に反映される。
【００４０】前記オアゲート１５４３は、インデックス
されたＴＬＢエントリに含まれるプロセス番号ＡＳＩＤ
と現在のプロセス番号（PTEHレジスタ５１から出力され
ているプロセス番号）ａｓｉｄとの比較結果であるコン
パレータ１５３の出力と、上記インデックスされたＴＬ
Ｂエントリからの共有ビットＳＨとを入力する。この共
有ビットＳＨが、１にされている場合、”プロセス間で
の論理ページの共有”の状態が指示されていることにな
る。そのため、この状態ではＴＬＢミス／ヒット判定の
ためのアドレス比較において、プロセス番号間の比較が
必要とされないから、共有ビットＳＨ＝１の状態では、
アンドゲート１５４１の出力信号ｈｉｔ１にはプロセス
番号間の比較結果は反映されない。上記インデックスに
おける共有ビットＳＨが０にされ、”プロセス間での論
理ページの非共有”の状態が指示されている場合には、
ＴＬＢミス／ヒット判定のためのアドレス比較におい
て、プロセス番号間の比較が必要とされるから、共有ビ
ットＳＨ＝０の状態では、アンドゲート１５４１の出力
信号ｈｉｔ１にはプロセス番号間の比較結果が反映され
る。
されたＴＬＢエントリに含まれるプロセス番号ＡＳＩＤ
と現在のプロセス番号（PTEHレジスタ５１から出力され
ているプロセス番号）ａｓｉｄとの比較結果であるコン
パレータ１５３の出力と、上記インデックスされたＴＬ
Ｂエントリからの共有ビットＳＨとを入力する。この共
有ビットＳＨが、１にされている場合、”プロセス間で
の論理ページの共有”の状態が指示されていることにな
る。そのため、この状態ではＴＬＢミス／ヒット判定の
ためのアドレス比較において、プロセス番号間の比較が
必要とされないから、共有ビットＳＨ＝１の状態では、
アンドゲート１５４１の出力信号ｈｉｔ１にはプロセス
番号間の比較結果は反映されない。上記インデックスに
おける共有ビットＳＨが０にされ、”プロセス間での論
理ページの非共有”の状態が指示されている場合には、
ＴＬＢミス／ヒット判定のためのアドレス比較におい
て、プロセス番号間の比較が必要とされるから、共有ビ
ットＳＨ＝０の状態では、アンドゲート１５４１の出力
信号ｈｉｔ１にはプロセス番号間の比較結果が反映され
る。
【００４１】単一仮想記憶においては、ＴＬＢエントリ
が保有する上記プロセス番号ＡＳＩＤが、メモリ保護情
報（ドメイン番号）として利用される。単一仮想記憶で
も多重仮想記憶でも共有ビットＳＨによって共有又は非
共有が指示される。非共有が指示されているとき、多重
仮想記憶においては現在のプロセス番号ａｓｉｄとＴＬ
Ｂエントリに含まれるプロセス番号ＡＳＩＤとの不一致
はＴＬＢミスとされる。これに対して、非共有が指示さ
れているとき、単一仮想記憶においては、プロセス番号
ａｓｉｄ，ＡＳＩＤ間の不一致は、ＴＬＢプロテクト違
反例外の検出に利用される。それを実現するために、制
御回路５０は、アクセス権チェックのための一つの論理
として、図２１に示されるアンドゲート５０２を有す
る。このアンドゲート５０２は、前記オアゲート１５４
３の反転出力、ＭＭＵＣＲレジスタからのシングルバー
チャルビットＳＶ、及び中央処理装置３内のステータス
レジスタ内のモードビットＭＤの反転信号を受けて、Ｔ
ＬＢプロテクト違反例外の検出信号５０３を形成する。
この検出信号５０３は、ハイレベルがＴＬＢプロテクト
違反例外の検出レベルである。信号５０３によってＴＬ
Ｂプロテクト違反例外が検出されるのは、プロセス番号
が不一致、且つ非共有の状態（オアゲート１５４３の出
力がローレベル）で、単一仮想記憶（ＳＶ＝１）、ユー
ザモード（ＭＤ＝０）の条件が満足されたときである。
即ち、単一仮想記憶において、プロセス番号が不一致、
且つ非共有の場合には、実質的にＴＬＢミスになるが、
この状態をメモリ保護のためのＴＬＢプロテクト違反例
外とする。モードビットＭＤ＝１によって指示される特
権状態では、別のプロセスに割り当てられている論理ペ
ージもアクセスできるようにすることが望ましいため、
ＭＤ＝１の特権状態においてはＴＬＢプロテクト違反例
外を検出しないようにしている。
が保有する上記プロセス番号ＡＳＩＤが、メモリ保護情
報（ドメイン番号）として利用される。単一仮想記憶で
も多重仮想記憶でも共有ビットＳＨによって共有又は非
共有が指示される。非共有が指示されているとき、多重
仮想記憶においては現在のプロセス番号ａｓｉｄとＴＬ
Ｂエントリに含まれるプロセス番号ＡＳＩＤとの不一致
はＴＬＢミスとされる。これに対して、非共有が指示さ
れているとき、単一仮想記憶においては、プロセス番号
ａｓｉｄ，ＡＳＩＤ間の不一致は、ＴＬＢプロテクト違
反例外の検出に利用される。それを実現するために、制
御回路５０は、アクセス権チェックのための一つの論理
として、図２１に示されるアンドゲート５０２を有す
る。このアンドゲート５０２は、前記オアゲート１５４
３の反転出力、ＭＭＵＣＲレジスタからのシングルバー
チャルビットＳＶ、及び中央処理装置３内のステータス
レジスタ内のモードビットＭＤの反転信号を受けて、Ｔ
ＬＢプロテクト違反例外の検出信号５０３を形成する。
この検出信号５０３は、ハイレベルがＴＬＢプロテクト
違反例外の検出レベルである。信号５０３によってＴＬ
Ｂプロテクト違反例外が検出されるのは、プロセス番号
が不一致、且つ非共有の状態（オアゲート１５４３の出
力がローレベル）で、単一仮想記憶（ＳＶ＝１）、ユー
ザモード（ＭＤ＝０）の条件が満足されたときである。
即ち、単一仮想記憶において、プロセス番号が不一致、
且つ非共有の場合には、実質的にＴＬＢミスになるが、
この状態をメモリ保護のためのＴＬＢプロテクト違反例
外とする。モードビットＭＤ＝１によって指示される特
権状態では、別のプロセスに割り当てられている論理ペ
ージもアクセスできるようにすることが望ましいため、
ＭＤ＝１の特権状態においてはＴＬＢプロテクト違反例
外を検出しないようにしている。
【００４２】図１０は、制御回路５０によるアドレス変
換動作の制御を示すメインフローチャートである。この
制御は、アドレス変換バッファ１のインデックス処理Ｌ
１、アドレス比較とＶビットのチェック処理Ｌ２、アク
セス権のチェック処理Ｌ３、物理アドレスの生成処理Ｌ
４に大別される。これらの処理はＣＰＵ３及びコントロ
ーラ５によって制御される。
換動作の制御を示すメインフローチャートである。この
制御は、アドレス変換バッファ１のインデックス処理Ｌ
１、アドレス比較とＶビットのチェック処理Ｌ２、アク
セス権のチェック処理Ｌ３、物理アドレスの生成処理Ｌ
４に大別される。これらの処理はＣＰＵ３及びコントロ
ーラ５によって制御される。
【００４３】アドレス変換バッファ１のインデックス処
理Ｌ１において、それに利用される論理アドレスは論理
ページのサイズに拘わらずｖｐｎ（１６−１２）とされ
る。このインデックス処理において、利用される論理ア
ドレスを、排他的論理和ゲートＸＯＲを用いて、空間番
号ａｓｉｄの一部ａｓｉｄ（４−０）でハッシングした
ものをインデックス用アドレスとして使用するか否か
が、ＭＭＵＣＲレジスタ５５のＩＸの値（ＭＭＵＣＲ．
ＩＸ）によって決定される。図１１に示されるように、
ＭＭＵＣＲ．ＩＸが１の場合には、上記利用される論理
アドレスがａｓｉｄ（４−０）にてハッシングされ、イ
ンデックス用アドレスとされる。これに対して、ＭＭＵ
ＣＲ．ＩＸが、０の場合にはｖｐｎ（１６−１２）がそ
のままインデックス用アドレスとされる。前者のインデ
ックス手法は図３に示され、後者のインデックス手法は
図２に示される。ＴＬＢ１がインデックスされると、夫
々のバンク１１〜１４において３２個のエントリから一
つが選択されて読出される。選択される夫々のエントリ
は、情報として、ＶＰＮ（３１−１２），ＶＰＮ（１１
−１０），ＡＳＩＤ，ＳＨ，ＳＺ，Ｖ，ＰＰＮ（３１−
１０），ＰＲ，Ｃ，Ｄを含む。
理Ｌ１において、それに利用される論理アドレスは論理
ページのサイズに拘わらずｖｐｎ（１６−１２）とされ
る。このインデックス処理において、利用される論理ア
ドレスを、排他的論理和ゲートＸＯＲを用いて、空間番
号ａｓｉｄの一部ａｓｉｄ（４−０）でハッシングした
ものをインデックス用アドレスとして使用するか否か
が、ＭＭＵＣＲレジスタ５５のＩＸの値（ＭＭＵＣＲ．
ＩＸ）によって決定される。図１１に示されるように、
ＭＭＵＣＲ．ＩＸが１の場合には、上記利用される論理
アドレスがａｓｉｄ（４−０）にてハッシングされ、イ
ンデックス用アドレスとされる。これに対して、ＭＭＵ
ＣＲ．ＩＸが、０の場合にはｖｐｎ（１６−１２）がそ
のままインデックス用アドレスとされる。前者のインデ
ックス手法は図３に示され、後者のインデックス手法は
図２に示される。ＴＬＢ１がインデックスされると、夫
々のバンク１１〜１４において３２個のエントリから一
つが選択されて読出される。選択される夫々のエントリ
は、情報として、ＶＰＮ（３１−１２），ＶＰＮ（１１
−１０），ＡＳＩＤ，ＳＨ，ＳＺ，Ｖ，ＰＰＮ（３１−
１０），ＰＲ，Ｃ，Ｄを含む。
【００４４】アドレス比較とＶビットのチェック処理Ｌ
２において実行されるアドレス比較の手順の一例が、図
１２に示されている。ここに示されている手順は、図２
１に示されている制御ロジック１５４の論理に基づいて
いるが、空間番号ＡＳＩＤの比較に関してはＴＬＢプロ
テクト違反例外の検出についても考慮して示されてい
る。ヒット信号ｈｉｔ１〜ｈｉｔ４に反映されるべきア
ドレス比較の対象をどのようにするかは、次のようにし
て決められる。まず、ＳＨが１か否によって、アドレス
比較の対象として、空間番号を考慮するか否かが大別さ
れ、ＳＺが０か否かによって、アドレス比較の対象とし
て、ＶＰＮ（１１−１０）を考慮するか否かが決定され
る。特に、単一仮想記憶（ＳＶ＝１）においては、空間
番号ＡＳＩＤのフィールド内データをメモリ保護情報と
して用いるが、前述のように特権モードにおいては別の
プロセスに割り当てられた論理ページも現在のプロセス
からアクセスすることができるようにするため、言い換
えるならば、ＴＬＢプロテクト違反例外を検出しないよ
うにするために、単一仮想記憶であって、且つ特権モー
ド（ＳＶ＝１且つＭＤ＝１）のときには比較対象から空
間番号ＡＳＩＤのフィールドを除外するようにしてい
る。
２において実行されるアドレス比較の手順の一例が、図
１２に示されている。ここに示されている手順は、図２
１に示されている制御ロジック１５４の論理に基づいて
いるが、空間番号ＡＳＩＤの比較に関してはＴＬＢプロ
テクト違反例外の検出についても考慮して示されてい
る。ヒット信号ｈｉｔ１〜ｈｉｔ４に反映されるべきア
ドレス比較の対象をどのようにするかは、次のようにし
て決められる。まず、ＳＨが１か否によって、アドレス
比較の対象として、空間番号を考慮するか否かが大別さ
れ、ＳＺが０か否かによって、アドレス比較の対象とし
て、ＶＰＮ（１１−１０）を考慮するか否かが決定され
る。特に、単一仮想記憶（ＳＶ＝１）においては、空間
番号ＡＳＩＤのフィールド内データをメモリ保護情報と
して用いるが、前述のように特権モードにおいては別の
プロセスに割り当てられた論理ページも現在のプロセス
からアクセスすることができるようにするため、言い換
えるならば、ＴＬＢプロテクト違反例外を検出しないよ
うにするために、単一仮想記憶であって、且つ特権モー
ド（ＳＶ＝１且つＭＤ＝１）のときには比較対象から空
間番号ＡＳＩＤのフィールドを除外するようにしてい
る。
【００４５】インデックスによって、ＴＬＢ１からＴＬ
Ｂエントリがリードされ、そのリードされたＴＬＢエン
トリ内の共有ステータスＳＨに基づいて、アドレス比較
の際に空間番号ＡＳＩＤを考慮するか否かが判定され
る。ＳＨ＝１（共有）の場合、空間番号ＡＳＩＤはアド
レス比較の対象として考慮されず、ＳＨ＝０（非共有）
の場合、空間番号ＡＳＩＤはアドレス比較の対象として
考慮される。また、ＭＭＵＣＲレジスタ５５のＳＶの値
（ＭＭＵＣＲ．ＳＶ）が１にされ、単一仮想記憶が設定
されている場合であって、ステータスレジスタＳＲのモ
ードビットＳＲ．ＭＤが１になっている場合（中央処理
装置が、特権モードで動作している場合）には、空間番
号ＡＳＩＤはＴＬＢプロテクト違反例外の検出には考慮
されない。特権モードの性質上、別のプロセスに割り当
てられている論理ページを、現在のプロセスからアクセ
スできるようにするためである。
Ｂエントリがリードされ、そのリードされたＴＬＢエン
トリ内の共有ステータスＳＨに基づいて、アドレス比較
の際に空間番号ＡＳＩＤを考慮するか否かが判定され
る。ＳＨ＝１（共有）の場合、空間番号ＡＳＩＤはアド
レス比較の対象として考慮されず、ＳＨ＝０（非共有）
の場合、空間番号ＡＳＩＤはアドレス比較の対象として
考慮される。また、ＭＭＵＣＲレジスタ５５のＳＶの値
（ＭＭＵＣＲ．ＳＶ）が１にされ、単一仮想記憶が設定
されている場合であって、ステータスレジスタＳＲのモ
ードビットＳＲ．ＭＤが１になっている場合（中央処理
装置が、特権モードで動作している場合）には、空間番
号ＡＳＩＤはＴＬＢプロテクト違反例外の検出には考慮
されない。特権モードの性質上、別のプロセスに割り当
てられている論理ページを、現在のプロセスからアクセ
スできるようにするためである。
【００４６】本実施例においては、ＴＬＢエントリ内の
サイズビットＳＺの値に従って、１ＫＢまたは４ＫＢの
サイズが論理ページのサイズとして選択される。論理ペ
ージのサイズが１ＫＢの場合には、各バンクでインデッ
クスされたそれぞれのＴＬＢエントリ内の情報ＶＰＮ
（３１−１７）及びＶＰＮ（１１−１０）が、論理アド
レスの対応ビットｖｐｎ（３１−１７），ｖｐｎ（１１
−１０）との比較対象とされる。論理ページサイズが４
ＫＢの場合には、各バンクでインデックスされたそれぞ
れのＴＬＢエントリ内の情報ＶＰＮの内、ＶＰＮ（１１
−１０）と、これに対応する論理アドレスのｖｐｎ（１
１−１０）とは比較判定の対象から除外される。
サイズビットＳＺの値に従って、１ＫＢまたは４ＫＢの
サイズが論理ページのサイズとして選択される。論理ペ
ージのサイズが１ＫＢの場合には、各バンクでインデッ
クスされたそれぞれのＴＬＢエントリ内の情報ＶＰＮ
（３１−１７）及びＶＰＮ（１１−１０）が、論理アド
レスの対応ビットｖｐｎ（３１−１７），ｖｐｎ（１１
−１０）との比較対象とされる。論理ページサイズが４
ＫＢの場合には、各バンクでインデックスされたそれぞ
れのＴＬＢエントリ内の情報ＶＰＮの内、ＶＰＮ（１１
−１０）と、これに対応する論理アドレスのｖｐｎ（１
１−１０）とは比較判定の対象から除外される。
【００４７】上述の様にして、比較対象（ＶＰＮ（３１
−１７，１１−１０），ｖｐｎ（３１−１７，１１−１
０），ＡＳＩＤ，ａｓｉｄ）が定められ、比較が行われ
る。この比較の結果として、何れかのバンクにおいて一
致すると、その一致したバンクからヒット信号が出力さ
れる。各バンクのヒットは、ヒット信号ｈｉｔ１〜ｈｉ
ｔ４として出力され、ＴＬＢヒットとされる。これに対
して、いずれのバンクからもヒット信号が出力されない
場合、すなわち不一致の場合には、ＴＬＢミス例外が検
出されることになる。その結果は、信号５０１にてＣＰ
Ｕ３にも通知され、ＣＰＵ３によって、後で述べるＴＬ
Ｂミス例外の処理が行われる。
−１７，１１−１０），ｖｐｎ（３１−１７，１１−１
０），ＡＳＩＤ，ａｓｉｄ）が定められ、比較が行われ
る。この比較の結果として、何れかのバンクにおいて一
致すると、その一致したバンクからヒット信号が出力さ
れる。各バンクのヒットは、ヒット信号ｈｉｔ１〜ｈｉ
ｔ４として出力され、ＴＬＢヒットとされる。これに対
して、いずれのバンクからもヒット信号が出力されない
場合、すなわち不一致の場合には、ＴＬＢミス例外が検
出されることになる。その結果は、信号５０１にてＣＰ
Ｕ３にも通知され、ＣＰＵ３によって、後で述べるＴＬ
Ｂミス例外の処理が行われる。
【００４８】また、インデックスされた各バンクのエン
トリに対しては、そのエントリ内のＶビットについての
チェックも行われる。すなわち、インデックスによっ
て、リードされたエントリ内のＶビットに対してチエッ
クが行われる。ＴＬＢヒットの場合に、ヒットに係るエ
ントリ内のＶビットが０（無効）のときは、ＴＬＢイン
バリッド例外が検出され、これがＣＰＵ３に通知され
る。この例外処理の内容は後述する。ＴＬＢミスの場合
におけるＶビットの判定結果はＴＬＢミスに係る後述の
エントリリプレースにて利用される。
トリに対しては、そのエントリ内のＶビットについての
チェックも行われる。すなわち、インデックスによっ
て、リードされたエントリ内のＶビットに対してチエッ
クが行われる。ＴＬＢヒットの場合に、ヒットに係るエ
ントリ内のＶビットが０（無効）のときは、ＴＬＢイン
バリッド例外が検出され、これがＣＰＵ３に通知され
る。この例外処理の内容は後述する。ＴＬＢミスの場合
におけるＶビットの判定結果はＴＬＢミスに係る後述の
エントリリプレースにて利用される。
【００４９】アクセス権のチェック処理Ｌ３において
は、インデックスによりリードされたＴＬＢエントリ内
の情報ＰＲの内容と、ＭＭＵＣＲレジスタ内のビットＭ
ＭＵＣＲ．ＳＶの内容とに従ってアクセス権がチェック
される。例えば図１３に示されるように、先ず、ＭＭＵ
ＣＲレジスタ内のビットＭＭＵＣＲ．ＳＶが、１（単一
仮想記憶）か、０（多重仮想記憶）かの判定が行われ
る。多重仮想記憶の場合（ＳＶ＝０）には、図９に示し
たＰＲの内容にしたがって、ＴＬＢエントリ内の情報で
表されるアドレス空間のプロテクションが行われる。単
一仮想記憶で、かつ特権モードにされている場合、すな
わちＭＭＵＣＲ．ＳＶ＝１（単一仮想記憶）で、ステー
タスレジスタ内のビットＳＲ．ＭＤ＝１（特権モード）
の場合には、ＴＬＢエントリ内の情報で表されるアドレ
ス空間を、無条件にアクセスすることができる。これに
対して、単一仮想記憶であっても、ユーザモードの場合
（ＳＲ．ＭＤ＝０：ユーザモード）には、アクセス権の
チエックに際して、空間番号ＡＳＩＤと共有ステータス
ＳＨが考慮される。すなわち、アクセス時のＰＴＥＨレ
ジスタ５１の空間番号ａｓｉｄとＴＬＢ１からリードさ
れた空間番号ＡＳＩＤとが一致する場合又はＳＨ＝１
（共有）の場合には、上記ＰＲにしたがって、ＴＬＢエ
ントリ内の情報で表されるアドレス空間のプロテクショ
ンが行われる。これに対して、プロセス番号が不一致
で、且つ非共有の場合にはＴＬＢプロテクト違反例外が
検出される。当該例外の内容については後述する。更に
アクセス権のチェック処理Ｌ３においては、アクセスが
リードのためのものかライトのためのものかのアクセス
タイプ判定と、ＴＬＢ１からリードしたエントリのＤビ
ットの判定が行われる。アクセスが、初めてのライト
（例えば、電源投入やリセットの後の初めてのライトア
クセス）の場合には、ＴＬＢイニシャルページライト例
外が検出される。即ち、ＴＬＢイニシャルページライト
例外は、論理アドレスとインデックスされたＴＬＢエン
トリとの比較結果がＴＬＢヒットであって、ＴＬＢエン
トリ内のダーティビットＤが０とされ、そのときのアク
セスがライトアクセスである条件によって検出される。
このＴＬＢイニシャルページライト例外処理の内容につ
いては後述する。
は、インデックスによりリードされたＴＬＢエントリ内
の情報ＰＲの内容と、ＭＭＵＣＲレジスタ内のビットＭ
ＭＵＣＲ．ＳＶの内容とに従ってアクセス権がチェック
される。例えば図１３に示されるように、先ず、ＭＭＵ
ＣＲレジスタ内のビットＭＭＵＣＲ．ＳＶが、１（単一
仮想記憶）か、０（多重仮想記憶）かの判定が行われ
る。多重仮想記憶の場合（ＳＶ＝０）には、図９に示し
たＰＲの内容にしたがって、ＴＬＢエントリ内の情報で
表されるアドレス空間のプロテクションが行われる。単
一仮想記憶で、かつ特権モードにされている場合、すな
わちＭＭＵＣＲ．ＳＶ＝１（単一仮想記憶）で、ステー
タスレジスタ内のビットＳＲ．ＭＤ＝１（特権モード）
の場合には、ＴＬＢエントリ内の情報で表されるアドレ
ス空間を、無条件にアクセスすることができる。これに
対して、単一仮想記憶であっても、ユーザモードの場合
（ＳＲ．ＭＤ＝０：ユーザモード）には、アクセス権の
チエックに際して、空間番号ＡＳＩＤと共有ステータス
ＳＨが考慮される。すなわち、アクセス時のＰＴＥＨレ
ジスタ５１の空間番号ａｓｉｄとＴＬＢ１からリードさ
れた空間番号ＡＳＩＤとが一致する場合又はＳＨ＝１
（共有）の場合には、上記ＰＲにしたがって、ＴＬＢエ
ントリ内の情報で表されるアドレス空間のプロテクショ
ンが行われる。これに対して、プロセス番号が不一致
で、且つ非共有の場合にはＴＬＢプロテクト違反例外が
検出される。当該例外の内容については後述する。更に
アクセス権のチェック処理Ｌ３においては、アクセスが
リードのためのものかライトのためのものかのアクセス
タイプ判定と、ＴＬＢ１からリードしたエントリのＤビ
ットの判定が行われる。アクセスが、初めてのライト
（例えば、電源投入やリセットの後の初めてのライトア
クセス）の場合には、ＴＬＢイニシャルページライト例
外が検出される。即ち、ＴＬＢイニシャルページライト
例外は、論理アドレスとインデックスされたＴＬＢエン
トリとの比較結果がＴＬＢヒットであって、ＴＬＢエン
トリ内のダーティビットＤが０とされ、そのときのアク
セスがライトアクセスである条件によって検出される。
このＴＬＢイニシャルページライト例外処理の内容につ
いては後述する。
【００５０】物理アドレスの生成処理Ｌ４においては、
インデックスされたＴＬＢエントリのサイズビットＳＺ
にしたがって、図１４のように物理アドレスが生成され
る。物理アドレスｐａを形成するために使われる論理ア
ドレスｖａのオフセットｖａ（９−０）は、図に示され
ていないが、制御回路（ＣＴＲＬ）５０内のラッチ回路
に保持されている。ＳＺ＝０（論理ページサイズが１Ｋ
Ｂ）のときは、ＣＰＵ３から出力されている論理アドレ
スｖａのオフセットｖａ（９−０）が物理アドレスｐａ
のオフセットｐａ（９−０）とされる。すなわち、ヒッ
トしたＴＬＢエントリのデータ部に含まれる物理ページ
番号ＰＰＮの全ビットＰＰＮ（３１−１０）が物理ペー
ジアドレスｐａ（３１−１０）とされ、これにオフセッ
トとしてアドレス（９ー０）が下位側に付加されて、物
理アドレスｐａが生成される。ＳＺ＝１（論理ページサ
イズが４ＫＢ）のときは、ＣＰＵ３から出力されている
論理アドレスｖａのオフセットｖａ（１１−０）が物理
アドレスｐａのオフセットｐａ（１１−０）とされる。
ヒットしたＴＬＢエントリ内のデータ部に含まれる物理
ページ番号ＰＰＮの内、下位２ビットが無視されたＰＰ
Ｎ（３１−１２）が物理ページアドレスｐａ（３１−１
２）とされ、オフセットとしてのアドレス（１１ー０）
が下位側に付加されて、物理アドレスｐａが生成され
る。
インデックスされたＴＬＢエントリのサイズビットＳＺ
にしたがって、図１４のように物理アドレスが生成され
る。物理アドレスｐａを形成するために使われる論理ア
ドレスｖａのオフセットｖａ（９−０）は、図に示され
ていないが、制御回路（ＣＴＲＬ）５０内のラッチ回路
に保持されている。ＳＺ＝０（論理ページサイズが１Ｋ
Ｂ）のときは、ＣＰＵ３から出力されている論理アドレ
スｖａのオフセットｖａ（９−０）が物理アドレスｐａ
のオフセットｐａ（９−０）とされる。すなわち、ヒッ
トしたＴＬＢエントリのデータ部に含まれる物理ページ
番号ＰＰＮの全ビットＰＰＮ（３１−１０）が物理ペー
ジアドレスｐａ（３１−１０）とされ、これにオフセッ
トとしてアドレス（９ー０）が下位側に付加されて、物
理アドレスｐａが生成される。ＳＺ＝１（論理ページサ
イズが４ＫＢ）のときは、ＣＰＵ３から出力されている
論理アドレスｖａのオフセットｖａ（１１−０）が物理
アドレスｐａのオフセットｐａ（１１−０）とされる。
ヒットしたＴＬＢエントリ内のデータ部に含まれる物理
ページ番号ＰＰＮの内、下位２ビットが無視されたＰＰ
Ｎ（３１−１２）が物理ページアドレスｐａ（３１−１
２）とされ、オフセットとしてのアドレス（１１ー０）
が下位側に付加されて、物理アドレスｐａが生成され
る。
【００５１】図１５には、アドレス比較とＶビットのチ
ェック処理Ｌ２において検出されたＴＬＢミス例外にお
けるリプレース対象バンクのハードウェア指定手法が示
されている。この制御は制御回路５０がその論理構成に
従って一義的に行うものであり、ＭＭＵＣＲレジスタの
ビットＭＭＵＣＲ．ＲＣをランダムカウンタのような計
数手段として利用する。ここで、ＭＭＵＣＲ．ＲＣのビ
ット数の２のべき乗数が、上記ＴＬＢ１のバンクの数
（＝４）に一致される。制御回路５０は、上記ヒット信
号ｈｉｔ１〜ｈｉｔ４のいずれもがヒット状態を示さな
いことに応答して、ＴＬＢミスによるＴＬＢ１に対する
エントリの置換が必要と判断する。このように判断する
と、制御回路５０は、ＭＭＵＣＲ．ＲＣを１インクリメ
ント（＋１）し、インデックスされた４個のエントリの
中に、無効なエントリが有るか否かを調べる。これは、
インデックスされた４個のエントリのそれぞれにおける
Ｖビットを調べることによって達成される。Ｖビットを
調べた結果として、無効なエントリがない（インデック
スされた各バンクのエントリは、全て有効なデータ”Ｖ
＝１”を保持している）場合には、そのインクリメント
された結果を置換すべきバンク番号とし、ＭＭＵＣＲ．
ＲＣに対してはノー・オペレーションとする。無効なエ
ントリが存在する（各バンクでインデックスされた何れ
かのエントリが、Ｖ＝０を示し、有効なデータを保持し
ていない）場合には、無効なエントリを有するバンクの
バンク番号をＭＭＵＣＲ．ＲＣにセットし、且つセット
された番号のバンクを置換すべきバンクとする。また、
上記ＭＭＵＣＲ．ＲＣの各ビットは、ＣＰＵ３によるソ
フトウェアの実行によって、任意にその値を変更するこ
とが可能である。そのため、上述の様にして、このレジ
スタに設定されたバンク番号を、更に、ソフトウエアに
よって変更することもできる。そのため、任意のバンク
をリプレースの対象にすることができる。
ェック処理Ｌ２において検出されたＴＬＢミス例外にお
けるリプレース対象バンクのハードウェア指定手法が示
されている。この制御は制御回路５０がその論理構成に
従って一義的に行うものであり、ＭＭＵＣＲレジスタの
ビットＭＭＵＣＲ．ＲＣをランダムカウンタのような計
数手段として利用する。ここで、ＭＭＵＣＲ．ＲＣのビ
ット数の２のべき乗数が、上記ＴＬＢ１のバンクの数
（＝４）に一致される。制御回路５０は、上記ヒット信
号ｈｉｔ１〜ｈｉｔ４のいずれもがヒット状態を示さな
いことに応答して、ＴＬＢミスによるＴＬＢ１に対する
エントリの置換が必要と判断する。このように判断する
と、制御回路５０は、ＭＭＵＣＲ．ＲＣを１インクリメ
ント（＋１）し、インデックスされた４個のエントリの
中に、無効なエントリが有るか否かを調べる。これは、
インデックスされた４個のエントリのそれぞれにおける
Ｖビットを調べることによって達成される。Ｖビットを
調べた結果として、無効なエントリがない（インデック
スされた各バンクのエントリは、全て有効なデータ”Ｖ
＝１”を保持している）場合には、そのインクリメント
された結果を置換すべきバンク番号とし、ＭＭＵＣＲ．
ＲＣに対してはノー・オペレーションとする。無効なエ
ントリが存在する（各バンクでインデックスされた何れ
かのエントリが、Ｖ＝０を示し、有効なデータを保持し
ていない）場合には、無効なエントリを有するバンクの
バンク番号をＭＭＵＣＲ．ＲＣにセットし、且つセット
された番号のバンクを置換すべきバンクとする。また、
上記ＭＭＵＣＲ．ＲＣの各ビットは、ＣＰＵ３によるソ
フトウェアの実行によって、任意にその値を変更するこ
とが可能である。そのため、上述の様にして、このレジ
スタに設定されたバンク番号を、更に、ソフトウエアに
よって変更することもできる。そのため、任意のバンク
をリプレースの対象にすることができる。
【００５２】図１６には、上記ＴＬＢミス例外に対処す
るために、ＴＬＢエントリを更新するためのＴＬＢミス
ハンドラによる処理手順が示されている。ＴＬＢ１のエ
ントリの更新にはロードＴＬＢインストラクションが利
用される。このロードＴＬＢインストラクション（ＬＤ
ＴＬＢとも表す）が、ＣＰＵ３によって実行されること
により、次の処理が行われる。すなわち、ＰＴＥＨ，Ｐ
ＴＥＬの各レジスタ５１，５２の値を、ＴＬＢ１のエン
トリへ書き込む処理が行われる。この場合、書き込み対
象のエントリは、特に制限されないが、ＭＭＵＣＲ．Ｒ
Ｃにセットされているバンク番号により指示されるバン
ク内のエントリであって、ＰＴＥＨレジスタ５１内に保
持されている論理アドレス（ビット１２ービット１６）
をインデックスアドレスとして指示されるエントリであ
る。上記ＴＬＢミス例外が検出されると、ＣＰＵ３から
出力されているところの、その時の論理アドレスの一部
（ビット１０からビット３１）は、上記ＰＴＥＨレジス
タ５１に保持される。これにより、ＴＬＢミス例外が発
生した時のインデックスアドレスと同じ値のインデック
スアドレスによって、リプレースの際のエントリが指示
される。但し、リプレースに使われるバンクは、ＭＭＵ
ＣＲ．ＲＣにセットされているバンク番号によって決定
されることになる。
るために、ＴＬＢエントリを更新するためのＴＬＢミス
ハンドラによる処理手順が示されている。ＴＬＢ１のエ
ントリの更新にはロードＴＬＢインストラクションが利
用される。このロードＴＬＢインストラクション（ＬＤ
ＴＬＢとも表す）が、ＣＰＵ３によって実行されること
により、次の処理が行われる。すなわち、ＰＴＥＨ，Ｐ
ＴＥＬの各レジスタ５１，５２の値を、ＴＬＢ１のエン
トリへ書き込む処理が行われる。この場合、書き込み対
象のエントリは、特に制限されないが、ＭＭＵＣＲ．Ｒ
Ｃにセットされているバンク番号により指示されるバン
ク内のエントリであって、ＰＴＥＨレジスタ５１内に保
持されている論理アドレス（ビット１２ービット１６）
をインデックスアドレスとして指示されるエントリであ
る。上記ＴＬＢミス例外が検出されると、ＣＰＵ３から
出力されているところの、その時の論理アドレスの一部
（ビット１０からビット３１）は、上記ＰＴＥＨレジス
タ５１に保持される。これにより、ＴＬＢミス例外が発
生した時のインデックスアドレスと同じ値のインデック
スアドレスによって、リプレースの際のエントリが指示
される。但し、リプレースに使われるバンクは、ＭＭＵ
ＣＲ．ＲＣにセットされているバンク番号によって決定
されることになる。
【００５３】ＴＬＢミス例外に対処するために、図２２
に示されている様な外部メモリＲＡＭに、予め、ページ
テーブルが、ユーザによって形成される。このページテ
ーブルには、特に制限されないが、複数の論理アドレス
に各々対応した複数の変換情報（ページテーブルエント
リ）が、所定の規則にしたがって、格納される。このペ
ージテーブルのアドレス、例えば、その開始アドレス
は、ベースアドレスとして、レジスタＴＴＢ５３に、予
め格納される。このページテーブルは、特に制限されな
いが、開始アドレスとしての上記ベースアドレスと論理
アドレスとに基づいて、当該論理アドレスに対応したペ
ージテーブルエントリ（対応する物理ページ番号ｐｐ
ｎ、バリッドビットｖ、プロテクションビットｐｒ、サ
イズビットｓｚ、キャッシャブルビットｃ、ダーテイビ
ットｄ、ステータスｓｈを含む）を検索することができ
るような規則で、複数の論理アドレスに各々対応した複
数のページテーブルエントリが、配置されている。
に示されている様な外部メモリＲＡＭに、予め、ページ
テーブルが、ユーザによって形成される。このページテ
ーブルには、特に制限されないが、複数の論理アドレス
に各々対応した複数の変換情報（ページテーブルエント
リ）が、所定の規則にしたがって、格納される。このペ
ージテーブルのアドレス、例えば、その開始アドレス
は、ベースアドレスとして、レジスタＴＴＢ５３に、予
め格納される。このページテーブルは、特に制限されな
いが、開始アドレスとしての上記ベースアドレスと論理
アドレスとに基づいて、当該論理アドレスに対応したペ
ージテーブルエントリ（対応する物理ページ番号ｐｐ
ｎ、バリッドビットｖ、プロテクションビットｐｒ、サ
イズビットｓｚ、キャッシャブルビットｃ、ダーテイビ
ットｄ、ステータスｓｈを含む）を検索することができ
るような規則で、複数の論理アドレスに各々対応した複
数のページテーブルエントリが、配置されている。
【００５４】上記ＴＬＢミスハンドラは、ユーザによっ
て、記述される。ＴＬＢミス例外が検出されると、ＣＰ
Ｕ３によって、このＴＬＢミスハンドラが起動される。
これにより、ＰＴＥＨレジスタ５１にはＴＬＢミス発生
時の論理アドレスの情報ｖｐｎ（１０ー３１）が格納さ
れる。この時に、ＰＴＥＨレジスタ５１には、ＴＬＢミ
ス発生時の空間番号ａｓｉｄも格納されるようにしても
良い。また、ＣＰＵ３は、レジスタＴＴＢ５３に格納さ
れているベースアドレスと、ＴＬＢミス発生時の論理ア
ドレスとを用いて、外部メモリ上の上記ベーステーブル
を検索する。この検索によって、ＴＬＢミス発生時の論
理アドレスに対応するページテーブルエントリが、発見
されると、この発見されたページテーブルエントリの内
容は、ＰＴＥＬレジスタ５２にロードされる。次いで、
ロードＴＬＢインストラクションが発行されてＰＴＥ
Ｈ，ＰＴＥＬの各レジスタ５１，５２の値によってＴＬ
Ｂ１のエントリが更新される。従って、ＰＴＥＨレジス
タ５１に保持されているところの、ＴＬＢミス発生時の
論理アドレスの情報ｖｐｎ，ａｓｉｄは、ＴＬＢエント
リの一部ＶＰＮ，ＡＳＩＤとして採用されることにな
る。また、この時、リプレースされるエントリは、上記
したように、、ＭＭＵＣＲ．ＲＣにセットされているバ
ンク番号によって指示されているバンク内のエントリで
あって、ＴＬＢミス発生時のインデックスアドレスと同
じインデックスアドレスによって指示されるエントリで
ある。
て、記述される。ＴＬＢミス例外が検出されると、ＣＰ
Ｕ３によって、このＴＬＢミスハンドラが起動される。
これにより、ＰＴＥＨレジスタ５１にはＴＬＢミス発生
時の論理アドレスの情報ｖｐｎ（１０ー３１）が格納さ
れる。この時に、ＰＴＥＨレジスタ５１には、ＴＬＢミ
ス発生時の空間番号ａｓｉｄも格納されるようにしても
良い。また、ＣＰＵ３は、レジスタＴＴＢ５３に格納さ
れているベースアドレスと、ＴＬＢミス発生時の論理ア
ドレスとを用いて、外部メモリ上の上記ベーステーブル
を検索する。この検索によって、ＴＬＢミス発生時の論
理アドレスに対応するページテーブルエントリが、発見
されると、この発見されたページテーブルエントリの内
容は、ＰＴＥＬレジスタ５２にロードされる。次いで、
ロードＴＬＢインストラクションが発行されてＰＴＥ
Ｈ，ＰＴＥＬの各レジスタ５１，５２の値によってＴＬ
Ｂ１のエントリが更新される。従って、ＰＴＥＨレジス
タ５１に保持されているところの、ＴＬＢミス発生時の
論理アドレスの情報ｖｐｎ，ａｓｉｄは、ＴＬＢエント
リの一部ＶＰＮ，ＡＳＩＤとして採用されることにな
る。また、この時、リプレースされるエントリは、上記
したように、、ＭＭＵＣＲ．ＲＣにセットされているバ
ンク番号によって指示されているバンク内のエントリで
あって、ＴＬＢミス発生時のインデックスアドレスと同
じインデックスアドレスによって指示されるエントリで
ある。
【００５５】上記ＴＬＢインバリッド例外は、ＴＬＢヒ
ットにおけるページフォルトの場合に発生する。この例
外に対しては、例えば、先ず、外部メモリ上のページテ
ーブルエントリを回復し、そのページテーブルエントリ
内のＶビットを論理値１にする。この後、当該ページテ
ーブルエントリを外部メモリからＰＴＥＬレジスタ５２
にロードし、上述のロードＴＬＢインストラクションを
発行して、ＰＴＥＨ，ＰＴＥＬの各レジスタ５１，５２
の値によってＴＬＢ１の該当エントリを更新する。
ットにおけるページフォルトの場合に発生する。この例
外に対しては、例えば、先ず、外部メモリ上のページテ
ーブルエントリを回復し、そのページテーブルエントリ
内のＶビットを論理値１にする。この後、当該ページテ
ーブルエントリを外部メモリからＰＴＥＬレジスタ５２
にロードし、上述のロードＴＬＢインストラクションを
発行して、ＰＴＥＨ，ＰＴＥＬの各レジスタ５１，５２
の値によってＴＬＢ１の該当エントリを更新する。
【００５６】上記ＴＬＢイニシャルページライト例外に
ついては、それが検出されると、外部メモリ上の対応す
るページテーブルエントリのＤビットを論理値１にし、
当該ページテーブルエントリを外部メモリからＰＴＥＬ
レジスタ５２にロードした後、上述のロードＴＬＢイン
ストラクションを発行してＰＴＥＨ，ＰＴＥＬの各レジ
スタ５１，５２の値によってＴＬＢ１の該当エントリを
更新する。尚、例外要因とされた論理アドレスの情報ｖ
ｐｎ，ａｓｉｄはＰＴＥＨレジスタ５１に保持されてい
る。Ｄ＝１にされるべき状況は、メインメモリ上の物理
ページ領域に最初に書込みが行われるときに発生され
る。仮想記憶において、ページ入れ換えの際に補助記憶
装置とメインメモリ（例えば図２２の外部メモリ）相互
間でのデータの整合を図るため、メインメモリの入れ換
え対象ページの内容を補助記憶装置にコピーバックする
か否かの判定が必要とされる。ダーティービットＤは、
この判定のために、利用される。
ついては、それが検出されると、外部メモリ上の対応す
るページテーブルエントリのＤビットを論理値１にし、
当該ページテーブルエントリを外部メモリからＰＴＥＬ
レジスタ５２にロードした後、上述のロードＴＬＢイン
ストラクションを発行してＰＴＥＨ，ＰＴＥＬの各レジ
スタ５１，５２の値によってＴＬＢ１の該当エントリを
更新する。尚、例外要因とされた論理アドレスの情報ｖ
ｐｎ，ａｓｉｄはＰＴＥＨレジスタ５１に保持されてい
る。Ｄ＝１にされるべき状況は、メインメモリ上の物理
ページ領域に最初に書込みが行われるときに発生され
る。仮想記憶において、ページ入れ換えの際に補助記憶
装置とメインメモリ（例えば図２２の外部メモリ）相互
間でのデータの整合を図るため、メインメモリの入れ換
え対象ページの内容を補助記憶装置にコピーバックする
か否かの判定が必要とされる。ダーティービットＤは、
この判定のために、利用される。
【００５７】上記ＴＬＢプロテクト違反例外が検出され
ると、例外要因とされる論理アドレスの論理ページ番号
ｖｐｎがＰＴＥＨレジスタ５１に、そしてその論理アド
レスがＴＥＡレジスタ５４に書き込まれた後に、そのプ
ロテクト違反を解決するためのハンドラが起動される。
ると、例外要因とされる論理アドレスの論理ページ番号
ｖｐｎがＰＴＥＨレジスタ５１に、そしてその論理アド
レスがＴＥＡレジスタ５４に書き込まれた後に、そのプ
ロテクト違反を解決するためのハンドラが起動される。
【００５８】上記のように、ＭＭＵＣＲ．ＲＣをカウン
タとして使う場合、上記のＴＬＢミス例外の対策の際に
は、新たなバンクへエントリを登録することができるよ
うにするために、上記のようにインクリメントすること
が望ましい。これに対して、上記ＴＬＢインバリッド例
外、上記ＴＬＢイニシャルページライト例外及び上記Ｔ
ＬＢプロテクト違反例外の対策においては、ＭＭＵＣ
Ｒ．ＲＣをインクリメントしないことが望ましい。これ
らの対策においては、Ｄビット、或いはＶビットの変更
だけが必要な場合があり、新たなバンクに登録せずに、
元のバンクに登録するようにしたほうが、ＴＬＢを有効
に使えるためである。勿論、本発明は、このようにする
ことに制限されるものではない。
タとして使う場合、上記のＴＬＢミス例外の対策の際に
は、新たなバンクへエントリを登録することができるよ
うにするために、上記のようにインクリメントすること
が望ましい。これに対して、上記ＴＬＢインバリッド例
外、上記ＴＬＢイニシャルページライト例外及び上記Ｔ
ＬＢプロテクト違反例外の対策においては、ＭＭＵＣ
Ｒ．ＲＣをインクリメントしないことが望ましい。これ
らの対策においては、Ｄビット、或いはＶビットの変更
だけが必要な場合があり、新たなバンクに登録せずに、
元のバンクに登録するようにしたほうが、ＴＬＢを有効
に使えるためである。勿論、本発明は、このようにする
ことに制限されるものではない。
【００５９】図１７及び図１８には、ＭＭＵＣＲレジス
タのビットＭＭＵＣＲ．ＳＶを０にセットして、多重仮
想記憶を指示した場合におけるＴＬＢ１に関する例外検
出フローの全体が示されている。図１７に従えば、論理
アドレスのｖｐｎや現在の空間番号ａｓｉｄに従って所
定の手法でＴＬＢ１のインデックスが行われる（Ｓ
１）。これによってインデックスされたエントリがＳＨ
＝０（非共有）を含む場合、ＡＳＩＤまたはＶＰＮが不
一致であれば（Ｓ３）、ＴＬＢミス例外（ＥＸ１）が検
出される。インデックスされたエントリがＳＨ＝１（共
有）を含む場合には、ＡＳＩＤは比較されずＶＰＮが不
一致であれば（Ｓ4）、ＴＬＢミス例外（ＥＸ１）が検
出される。ＴＬＢヒットの場合（Ｓ３，Ｓ４のＹＥＳ）
には、Ｖ＝１か否かが判定される（Ｓ５）。Ｖ＝０（イ
ンバリッド）であれば、ＴＬＢインバリッド例外（ＥＸ
２）が検出される。Ｖ＝１（バリッド）の場合には、図
１８に示されるように、ステータスレジスタのビットＳ
Ｒ．ＭＤからユーザモード（User）か特権モード（Priv
ileged）かが判定される（Ｓ６）。ＣＰＵ３がユーザモ
ードで動作しており、このモードで動作しているＣＰＵ
３によるアクセスによってリードされたところのエント
リが、特権モードでのアクセスを許容すること（ユーザ
モードでのアクセスの禁止）を示す情報ＰＲを有してい
る場合（ＰＲ＝００又は０１）、ＴＬＢプロテクト違反
例外（ＥＸ３）が検出される。また、ユーザモードでの
アクセスにより、リードされたエントリ内の情報ＰＲ
が、１０であると判定された場合、このアクセスが、リ
ードのアクセスタイプかライトのアクセスタイプかが更
に判定される。図９に示されているように、情報ＰＲ
が、１０の場合、ユーザアクセスは、リードのアクセス
タイプのみが許容される。そのため、上記アクセスが、
ライトのアクセスタイプで有る場合には、アクセスタイ
プが相違される（Ｓ７のｗｒｉｔｅ）ため、ＴＬＢプロ
テクト違反例外（ＥＸ３）が検出される。
タのビットＭＭＵＣＲ．ＳＶを０にセットして、多重仮
想記憶を指示した場合におけるＴＬＢ１に関する例外検
出フローの全体が示されている。図１７に従えば、論理
アドレスのｖｐｎや現在の空間番号ａｓｉｄに従って所
定の手法でＴＬＢ１のインデックスが行われる（Ｓ
１）。これによってインデックスされたエントリがＳＨ
＝０（非共有）を含む場合、ＡＳＩＤまたはＶＰＮが不
一致であれば（Ｓ３）、ＴＬＢミス例外（ＥＸ１）が検
出される。インデックスされたエントリがＳＨ＝１（共
有）を含む場合には、ＡＳＩＤは比較されずＶＰＮが不
一致であれば（Ｓ4）、ＴＬＢミス例外（ＥＸ１）が検
出される。ＴＬＢヒットの場合（Ｓ３，Ｓ４のＹＥＳ）
には、Ｖ＝１か否かが判定される（Ｓ５）。Ｖ＝０（イ
ンバリッド）であれば、ＴＬＢインバリッド例外（ＥＸ
２）が検出される。Ｖ＝１（バリッド）の場合には、図
１８に示されるように、ステータスレジスタのビットＳ
Ｒ．ＭＤからユーザモード（User）か特権モード（Priv
ileged）かが判定される（Ｓ６）。ＣＰＵ３がユーザモ
ードで動作しており、このモードで動作しているＣＰＵ
３によるアクセスによってリードされたところのエント
リが、特権モードでのアクセスを許容すること（ユーザ
モードでのアクセスの禁止）を示す情報ＰＲを有してい
る場合（ＰＲ＝００又は０１）、ＴＬＢプロテクト違反
例外（ＥＸ３）が検出される。また、ユーザモードでの
アクセスにより、リードされたエントリ内の情報ＰＲ
が、１０であると判定された場合、このアクセスが、リ
ードのアクセスタイプかライトのアクセスタイプかが更
に判定される。図９に示されているように、情報ＰＲ
が、１０の場合、ユーザアクセスは、リードのアクセス
タイプのみが許容される。そのため、上記アクセスが、
ライトのアクセスタイプで有る場合には、アクセスタイ
プが相違される（Ｓ７のｗｒｉｔｅ）ため、ＴＬＢプロ
テクト違反例外（ＥＸ３）が検出される。
【００６０】特権モードでのアクセスにおいてもＰＲ＝
００又は１０が判定された場合、リード／ライトのアク
セスタイプがＰＲの内容に対して反している（Ｓ８のｗ
ｒｉｔｅ）と、ＴＬＢプロテクト違反例外（ＥＸ４）が
検出される。すなわち、CPU３が、ユーザモードで動作
しているか、特権モードで動作しているかにより、ＰＲ
により許容されるアクセス権は、異なるが、何れの場合
であっても、ＰＲにより許容される以外のアクセスタイ
プでアクセスをした場合には、ＴＬＢプロテクト違反例
外（ＥＸ３，４）が検出される。アクセスタイプが、Ｐ
Ｒによって許容されたライト（Ｓ９，Ｓ１０のｗｒｉｔ
ｅ）である場合、エントリ内の情報Ｄが、０（未書込み
のページ）ならば、ＴＬＢイニシャルライト例外（ＥＸ
５）が検出される。また、エントリ内の情報Ｄが、１の
場合、エントリ内の情報Ｃが、１ならば、キャッシュメ
モリ４がアクセスされ、Ｃ＝０ならばメインメモリ（例
えば、図２２の外部メモリＲＡＭ，ＲＯＭ）がアクセス
されることになる。アクセスタイプが、ＰＲによって許
容されたリード（Ｓ７〜Ｓ１０のｒｅａｄ）である場合
には、Ｃ＝１ならばキャッシュメモリ４がアクセスさ
れ、Ｃ＝０のときはメインメモリがアクセスされること
になる。
００又は１０が判定された場合、リード／ライトのアク
セスタイプがＰＲの内容に対して反している（Ｓ８のｗ
ｒｉｔｅ）と、ＴＬＢプロテクト違反例外（ＥＸ４）が
検出される。すなわち、CPU３が、ユーザモードで動作
しているか、特権モードで動作しているかにより、ＰＲ
により許容されるアクセス権は、異なるが、何れの場合
であっても、ＰＲにより許容される以外のアクセスタイ
プでアクセスをした場合には、ＴＬＢプロテクト違反例
外（ＥＸ３，４）が検出される。アクセスタイプが、Ｐ
Ｒによって許容されたライト（Ｓ９，Ｓ１０のｗｒｉｔ
ｅ）である場合、エントリ内の情報Ｄが、０（未書込み
のページ）ならば、ＴＬＢイニシャルライト例外（ＥＸ
５）が検出される。また、エントリ内の情報Ｄが、１の
場合、エントリ内の情報Ｃが、１ならば、キャッシュメ
モリ４がアクセスされ、Ｃ＝０ならばメインメモリ（例
えば、図２２の外部メモリＲＡＭ，ＲＯＭ）がアクセス
されることになる。アクセスタイプが、ＰＲによって許
容されたリード（Ｓ７〜Ｓ１０のｒｅａｄ）である場合
には、Ｃ＝１ならばキャッシュメモリ４がアクセスさ
れ、Ｃ＝０のときはメインメモリがアクセスされること
になる。
【００６１】図２２には、図７に示した各レジスタと中
央処理装置CPUとの接続関係が主に示されている。上記
各レジスタには、それぞれ固有のアドレスが割り当てら
れている。中央処理装置ＣＰＵ３により形成された論理
アドレスは、内部論理アドレスバスＶＡＢＵＳを介し
て、制御回路（ＴＬＢＣ）５０内の選択回路に供給され
る。この選択回路は、上記論理アドレスをデコードし、
論理アドレスが、レジスタに割り当てられた固有のアド
レスであった場合、レジスタを選択するための選択信号
を形成する。例えば、論理アドレスが、ＰＴＥＬレジス
タ５２に割り当てられたアドレスであった場合、選択回
路は、選択信号Ｃ４を形成して、該レジスタを選択す
る。同様にして、他のレジスタ（ＰＴＥＨ，ＭＭＵＣ
Ｒ，ＴＥＡ，ＴＴＢ）の選択も行われる。言い替えるな
らば、これらのレジスタは、アドレスマップされてい
る。選択されたレジスタに対する、中央処理装置からの
リード／ライトは、図示されていない内部制御バスを介
して、中央処理装置から各レジスタへ供給されるリード
／ライト制御信号によって、指示される。勿論、この図
面に示されているように、各レジスタと中央処理装置Ｃ
ＰＵ３とは、内部データバスＤＢＵＳを介して互いに接
続されている。各レジスタは、図７に示した制御回路５
０及びＴＬＢ１とも接続されているが、図面が複雑にな
るのを避けるため、図２２には示されていない。中央処
理装置は、ソフトウエアを実行することにより、レジス
タにデータを書き込むことができる。すなわち、ソフト
ウエアの実行により、中央処理装置は、レジスタに割り
当てられた論理アドレスをバスＶＡＢＵＳへ出力し、デ
ータをバスＤＢＵＳへ出力し、リード／ライト制御信号
でライトを指示することにより、レジスタへデータを書
き込むことができる。同様に、ソウトウエアの実行によ
って、中央処理装置３は、レジスタからデータを読み出
すことも可能である。このようにソウフトウエアの実行
により、ＰＴＥＨレジスタ５１に対しては、論理空間番
号、ＴＬＢミスの際の論理アドレスを書き込むことが可
能であり、ＰＴＥＬレジスタ５２に対しては、リプレー
スの際のテーブルエントリを書き込むことが可能であ
り、ＴＴＢレジスタ５３に対しては、ベースアドレス
を、ＴＥＡレジスタ５４に対しては、プロテクト違反例
外の際に論理アドレスを書き込むことが可能である。ま
た、ＭＭＵＣＲレジスタ５５に対しては、図６に示され
ている種々の制御データを書き込むことが可能であり、
特定のビットをカウンタの様に使うこともできる。
央処理装置CPUとの接続関係が主に示されている。上記
各レジスタには、それぞれ固有のアドレスが割り当てら
れている。中央処理装置ＣＰＵ３により形成された論理
アドレスは、内部論理アドレスバスＶＡＢＵＳを介し
て、制御回路（ＴＬＢＣ）５０内の選択回路に供給され
る。この選択回路は、上記論理アドレスをデコードし、
論理アドレスが、レジスタに割り当てられた固有のアド
レスであった場合、レジスタを選択するための選択信号
を形成する。例えば、論理アドレスが、ＰＴＥＬレジス
タ５２に割り当てられたアドレスであった場合、選択回
路は、選択信号Ｃ４を形成して、該レジスタを選択す
る。同様にして、他のレジスタ（ＰＴＥＨ，ＭＭＵＣ
Ｒ，ＴＥＡ，ＴＴＢ）の選択も行われる。言い替えるな
らば、これらのレジスタは、アドレスマップされてい
る。選択されたレジスタに対する、中央処理装置からの
リード／ライトは、図示されていない内部制御バスを介
して、中央処理装置から各レジスタへ供給されるリード
／ライト制御信号によって、指示される。勿論、この図
面に示されているように、各レジスタと中央処理装置Ｃ
ＰＵ３とは、内部データバスＤＢＵＳを介して互いに接
続されている。各レジスタは、図７に示した制御回路５
０及びＴＬＢ１とも接続されているが、図面が複雑にな
るのを避けるため、図２２には示されていない。中央処
理装置は、ソフトウエアを実行することにより、レジス
タにデータを書き込むことができる。すなわち、ソフト
ウエアの実行により、中央処理装置は、レジスタに割り
当てられた論理アドレスをバスＶＡＢＵＳへ出力し、デ
ータをバスＤＢＵＳへ出力し、リード／ライト制御信号
でライトを指示することにより、レジスタへデータを書
き込むことができる。同様に、ソウトウエアの実行によ
って、中央処理装置３は、レジスタからデータを読み出
すことも可能である。このようにソウフトウエアの実行
により、ＰＴＥＨレジスタ５１に対しては、論理空間番
号、ＴＬＢミスの際の論理アドレスを書き込むことが可
能であり、ＰＴＥＬレジスタ５２に対しては、リプレー
スの際のテーブルエントリを書き込むことが可能であ
り、ＴＴＢレジスタ５３に対しては、ベースアドレス
を、ＴＥＡレジスタ５４に対しては、プロテクト違反例
外の際に論理アドレスを書き込むことが可能である。ま
た、ＭＭＵＣＲレジスタ５５に対しては、図６に示され
ている種々の制御データを書き込むことが可能であり、
特定のビットをカウンタの様に使うこともできる。
【００６２】内部論理アドレスバスＶＡＢＵＳは、制御
回路（ＣＴＲＬ）５０、ＴＬＢ１にも接続されている。
制御回路（ＣＴＲＬ）５０には、上記したように論理ア
ドレスのオフセットを保持するためのラッチ回路が設け
られており、内部論理アドレスバスＶＡＢＵＳからの論
理アドレスのオフセットが保持される。また、この内部
論理アドレスバスＶＡＢＵＳを介して、ＣＰＵ３から論
理アドレスが、ＴＬＢ１に供給され、インデックスアド
レス、検索用のアドレスとして使われる。勿論、制御回
路（ＣＴＲＬ）５０に設けられる上記ラッチ回路は、オ
フセットアドレスだけでなく、論理アドレスの全てを保
持する様にしても良い。
回路（ＣＴＲＬ）５０、ＴＬＢ１にも接続されている。
制御回路（ＣＴＲＬ）５０には、上記したように論理ア
ドレスのオフセットを保持するためのラッチ回路が設け
られており、内部論理アドレスバスＶＡＢＵＳからの論
理アドレスのオフセットが保持される。また、この内部
論理アドレスバスＶＡＢＵＳを介して、ＣＰＵ３から論
理アドレスが、ＴＬＢ１に供給され、インデックスアド
レス、検索用のアドレスとして使われる。勿論、制御回
路（ＣＴＲＬ）５０に設けられる上記ラッチ回路は、オ
フセットアドレスだけでなく、論理アドレスの全てを保
持する様にしても良い。
【００６３】この図面には、上記ＰＴＥＨレジスタ５１
と上記ＴＬＢ１との接続だけが、明示的に示されてい
る。ＴＬＢ１のミス／ヒットの判定のための空間番号
は、このレジスタにセットされ、このレジスタから上記
ＴＬＢ１へ供給される。また、ＴＬＢ１のミス例外につ
いての対策においても、このレジスタから、上記したよ
うに論理アドレス等が上記ＴＬＢ１へ供給される。
と上記ＴＬＢ１との接続だけが、明示的に示されてい
る。ＴＬＢ１のミス／ヒットの判定のための空間番号
は、このレジスタにセットされ、このレジスタから上記
ＴＬＢ１へ供給される。また、ＴＬＢ１のミス例外につ
いての対策においても、このレジスタから、上記したよ
うに論理アドレス等が上記ＴＬＢ１へ供給される。
【００６４】内部データバスＤＢＵＳ及び内部物理アド
レスバスＰＡＢＵＳは、このデータ処理装置に設けられ
た外部端子ＴＤ及びＴＡを介して、外部データバスＤＢ
ＵＳ及び外部アドレスバスＡＢＵＳに接続される。これ
らの外部バスには、例えば、同図に示されている様に、
外部メモリＲＡＭ，ＲＯＭが接続される。特に制限され
ないが、外部メモリＲＡＭは、揮発性メモリであり、上
記したような種々のテーブル等が形成される。また、外
部メモリＲＯＭは、不揮発性のメモリであり、種々のプ
ログラム（例えば、上記したハンドラ等のソフトウエ
ア）を格納している。
レスバスＰＡＢＵＳは、このデータ処理装置に設けられ
た外部端子ＴＤ及びＴＡを介して、外部データバスＤＢ
ＵＳ及び外部アドレスバスＡＢＵＳに接続される。これ
らの外部バスには、例えば、同図に示されている様に、
外部メモリＲＡＭ，ＲＯＭが接続される。特に制限され
ないが、外部メモリＲＡＭは、揮発性メモリであり、上
記したような種々のテーブル等が形成される。また、外
部メモリＲＯＭは、不揮発性のメモリであり、種々のプ
ログラム（例えば、上記したハンドラ等のソフトウエ
ア）を格納している。
【００６５】以下においては、本実施例のマイクロコン
ピュータにおける仮想記憶の作用効果をその特徴点毎に
説明する。
ピュータにおける仮想記憶の作用効果をその特徴点毎に
説明する。
【００６６】《複数ページサイズのサポート》 図５及
び図６に示されるように、ページテーブルエントリ及び
ＴＬＢエントリは、上記サイズビットＳＺを有し、論理
ページのサイズが、ページ毎に設定可能とされる。４ウ
ェイ・セットアソシアティブ形式のアドレス変換バッフ
ァ１は、そのサイズが可変に設定可能にされる複数の論
理ページに対して共通利用される。本実施例では、マイ
クロコンピュータがサポートする論理ページサイズは１
ＫＢと４ＫＢの２種類とされる。そしてＴＬＢ１に対す
るインデックス用アドレスの指定方法は、４ＫＢと１Ｋ
Ｂの双方において共通化されおり、本実施例において
は、図２及び図３に示されるように中央処理装置３で形
成される全部で３２ビットの論理アドレスの内、ビット
１２〜ビット１６即ちｖｐｎ（１６−１２）がＴＬＢ１
のインデックスに利用される。インデックスアドレスは
５ビットであるから１バンク（ウエイ）当たり最大３２
個のエントリを保有できる。ＴＬＢ１は４個のバンク１
１〜１４を持つから、一つのインデックスアドレスにつ
き、最大４個のエントリを保有できる。上記インデック
スアドレスは、ページサイズが４ＫＢの場合には当該論
理ページ番号ｖｐｎの最下位から５ビットｖｐｎ（１６
−１２）とされるので、ページサイズ４ＫＢのときは、
任意の論理ページ番号のエントリを各バンクに最大３２
エントリ（全体で１２８エントリ）保有することができ
る。一方、ページサイズが１ＫＢの場合、当該論理ペー
ジ番号ｖｐｎの最下位から２ビットｖｐｎ（１１−１
０）はインデックスに利用されない。このため、論理ペ
ージサイズが１ＫＢで、バンクの数が一つの場合におけ
るインデックスを考えると、インデックスされたエント
リは、５ビットのインデックスアドレスによって選ばれ
た４個の論理ページ番号（それぞれが１ＫＢのページサ
イズを持つ）の内のいずれかを指す。インデックスに利
用されない２ビット（ビット１０，１１）は、この選ば
れた４個の論理ページ番号の内の何れか一つを指すため
に使われるものである。したがって、バンクの数が１個
しか存在しない場合には、連続する４個の論理ページに
対して、１個しかエントリが割り当てられない。本実施
例においては、論理ページの最大サイズが最小サイズに
対して２のＮ乗倍とされ、バンクの数も２のＮ乗個設け
られている。すなわち、論理ページサイズの最小サイズ
は１ＫＢとされ、最大サイズは、その２の２乗倍である
４ＫＢとされ、バンク数は２の２乗個である数（４個）
設けられている。このようにすることにより、４ＫＢペ
ージサイズの場合とほぼ同様に、アドレス変換バッファ
１には、全体としては１ＫＢページサイズの、任意論理
ページ番号のエントリを、１２８個保有することができ
る。但し、一つのバンクに保有できるエントリの論理ペ
ージ番号は４ＫＢ毎という制約を受ける。この制限は、
アドレス変換バッファ１の保有するエントリの論理ペー
ジ番号が連続的であれば、ＴＬＢ１のヒット率には何等
影響を与えない。分散的である場合にはある程度ヒット
率に影響を受ける。この場合でも、１ＫＢの論理ページ
を２ＫＢ毎にアドレスマッピングすればその影響を小さ
くでき、４ＫＢ毎にアドレスマッピングすれば全く影響
を受けないようにすることができる。例えば、１ＫＢペ
ージサイズの変換情報をアドレス変換バッファ１へ設定
する（書き込む）際、４個のバンク１１，１２，１３，
１４のそれぞれから、５ビットのインデックスアドレス
によって指示される４個のエントリに、２ビットｖｐｎ
（１１−１０）が”００”のときの変換情報、２ビット
ｖｐｎ（１１−１０）が”０１”のときの変換情報、２
ビットｖｐｎ（１１−１０）が”１０”のときの変換情
報、２ビットｖｐｎ（１１−１０）が”１１”のときの
変換情報を、各々設定する。このようにすれば、ヒット
率の低下を防ぐことが可能となる。
び図６に示されるように、ページテーブルエントリ及び
ＴＬＢエントリは、上記サイズビットＳＺを有し、論理
ページのサイズが、ページ毎に設定可能とされる。４ウ
ェイ・セットアソシアティブ形式のアドレス変換バッフ
ァ１は、そのサイズが可変に設定可能にされる複数の論
理ページに対して共通利用される。本実施例では、マイ
クロコンピュータがサポートする論理ページサイズは１
ＫＢと４ＫＢの２種類とされる。そしてＴＬＢ１に対す
るインデックス用アドレスの指定方法は、４ＫＢと１Ｋ
Ｂの双方において共通化されおり、本実施例において
は、図２及び図３に示されるように中央処理装置３で形
成される全部で３２ビットの論理アドレスの内、ビット
１２〜ビット１６即ちｖｐｎ（１６−１２）がＴＬＢ１
のインデックスに利用される。インデックスアドレスは
５ビットであるから１バンク（ウエイ）当たり最大３２
個のエントリを保有できる。ＴＬＢ１は４個のバンク１
１〜１４を持つから、一つのインデックスアドレスにつ
き、最大４個のエントリを保有できる。上記インデック
スアドレスは、ページサイズが４ＫＢの場合には当該論
理ページ番号ｖｐｎの最下位から５ビットｖｐｎ（１６
−１２）とされるので、ページサイズ４ＫＢのときは、
任意の論理ページ番号のエントリを各バンクに最大３２
エントリ（全体で１２８エントリ）保有することができ
る。一方、ページサイズが１ＫＢの場合、当該論理ペー
ジ番号ｖｐｎの最下位から２ビットｖｐｎ（１１−１
０）はインデックスに利用されない。このため、論理ペ
ージサイズが１ＫＢで、バンクの数が一つの場合におけ
るインデックスを考えると、インデックスされたエント
リは、５ビットのインデックスアドレスによって選ばれ
た４個の論理ページ番号（それぞれが１ＫＢのページサ
イズを持つ）の内のいずれかを指す。インデックスに利
用されない２ビット（ビット１０，１１）は、この選ば
れた４個の論理ページ番号の内の何れか一つを指すため
に使われるものである。したがって、バンクの数が１個
しか存在しない場合には、連続する４個の論理ページに
対して、１個しかエントリが割り当てられない。本実施
例においては、論理ページの最大サイズが最小サイズに
対して２のＮ乗倍とされ、バンクの数も２のＮ乗個設け
られている。すなわち、論理ページサイズの最小サイズ
は１ＫＢとされ、最大サイズは、その２の２乗倍である
４ＫＢとされ、バンク数は２の２乗個である数（４個）
設けられている。このようにすることにより、４ＫＢペ
ージサイズの場合とほぼ同様に、アドレス変換バッファ
１には、全体としては１ＫＢページサイズの、任意論理
ページ番号のエントリを、１２８個保有することができ
る。但し、一つのバンクに保有できるエントリの論理ペ
ージ番号は４ＫＢ毎という制約を受ける。この制限は、
アドレス変換バッファ１の保有するエントリの論理ペー
ジ番号が連続的であれば、ＴＬＢ１のヒット率には何等
影響を与えない。分散的である場合にはある程度ヒット
率に影響を受ける。この場合でも、１ＫＢの論理ページ
を２ＫＢ毎にアドレスマッピングすればその影響を小さ
くでき、４ＫＢ毎にアドレスマッピングすれば全く影響
を受けないようにすることができる。例えば、１ＫＢペ
ージサイズの変換情報をアドレス変換バッファ１へ設定
する（書き込む）際、４個のバンク１１，１２，１３，
１４のそれぞれから、５ビットのインデックスアドレス
によって指示される４個のエントリに、２ビットｖｐｎ
（１１−１０）が”００”のときの変換情報、２ビット
ｖｐｎ（１１−１０）が”０１”のときの変換情報、２
ビットｖｐｎ（１１−１０）が”１０”のときの変換情
報、２ビットｖｐｎ（１１−１０）が”１１”のときの
変換情報を、各々設定する。このようにすれば、ヒット
率の低下を防ぐことが可能となる。
【００６７】ヒット判定のためのアドレス比較のビット
数は、図１２に基づいて説明したように論理ページサイ
ズに応じて変化されなければならない。論理ページサイ
ズが１ＫＢの場合には、４ＫＢの場合に比べてｖｐｎ
（１１−１０）をＶＰＮ（１１−１０）と比較しなけれ
ばならない。ＴＬＢ１はそのような比較対象のビット数
を全てカバーできるようにＶＰＮ（３１−１７）とＶＰ
Ｎ（１１−１０）の記憶領域を備え、且つ、物理ページ
番号ＰＰＮに対しても２２ビットの記憶領域を備えてい
る。ＴＬＢ１は、各エントリのデータ部にそれがサポー
トする論理ページサイズを示すサイズビットＳＺを有し
ており、その値に応じてヒット判定のためのアドレス比
較のビット数が変化される。図１２で説明したように、
サイズビットＳＺ＝１（論理ページサイズ＝４ＫＢ）の
場合には、ＶＰＮ（３１−１７）が論理アドレスの対応
ビットとの比較対象とされ、サイズビットＳＺ＝０（論
理ページサイズ＝１ＫＢ）の場合には、ＶＰＮ（３１−
１７）とＶＰＮ（１１−１０）とが論理アドレスの対応
ビットとの比較対象とされる。
数は、図１２に基づいて説明したように論理ページサイ
ズに応じて変化されなければならない。論理ページサイ
ズが１ＫＢの場合には、４ＫＢの場合に比べてｖｐｎ
（１１−１０）をＶＰＮ（１１−１０）と比較しなけれ
ばならない。ＴＬＢ１はそのような比較対象のビット数
を全てカバーできるようにＶＰＮ（３１−１７）とＶＰ
Ｎ（１１−１０）の記憶領域を備え、且つ、物理ページ
番号ＰＰＮに対しても２２ビットの記憶領域を備えてい
る。ＴＬＢ１は、各エントリのデータ部にそれがサポー
トする論理ページサイズを示すサイズビットＳＺを有し
ており、その値に応じてヒット判定のためのアドレス比
較のビット数が変化される。図１２で説明したように、
サイズビットＳＺ＝１（論理ページサイズ＝４ＫＢ）の
場合には、ＶＰＮ（３１−１７）が論理アドレスの対応
ビットとの比較対象とされ、サイズビットＳＺ＝０（論
理ページサイズ＝１ＫＢ）の場合には、ＶＰＮ（３１−
１７）とＶＰＮ（１１−１０）とが論理アドレスの対応
ビットとの比較対象とされる。
【００６８】このように複数ページサイズを選択的にサ
ポートするマクロコンピュータは、システムに実装され
る実メモリの全記憶容量が少ないような場合に、論理ペ
ージのサイズを比較的小さくして各プロセスによるメモ
リ利用効率を向上させたいという要求にも容易に対応で
きる。このとき、最大論理ページサイズが最小サイズの
２のべき乗数倍にされ、そのセットアソシアティブ方式
のＴＬＢ１のバンクの数をその２のべき乗数以上にする
ことにより、インデックスアドレスの指定手法を最大論
理ページサイズのものに統一化しても、選ばれている論
理ページサイズが最大であっても最小であっても、原理
的にはどの論理ページ番号のエントリについてもアドレ
ス変換バッファ１に保有可能にすることができる。論理
ページ番号に対応させて、論理ページのサイズを示すた
めの情報を設け、このサイズを用いてヒット判定のため
のアドレス比較のビット数を変化させることにより、ア
ドレス変換バッファ１を連想的に検索するための比較対
象情報のビット数やビット位置を、論理ページのサイズ
によって変化させることを容易に実現できる。複数ペー
ジサイズをサポートするアドレス変換バッファ１をセッ
トアソシアティブ形式のキャッシュメモリで実現するこ
とは、これをＣＡＭで構成する場合に比べてチップ専有
面積と消費電力を共に半減させることができる。
ポートするマクロコンピュータは、システムに実装され
る実メモリの全記憶容量が少ないような場合に、論理ペ
ージのサイズを比較的小さくして各プロセスによるメモ
リ利用効率を向上させたいという要求にも容易に対応で
きる。このとき、最大論理ページサイズが最小サイズの
２のべき乗数倍にされ、そのセットアソシアティブ方式
のＴＬＢ１のバンクの数をその２のべき乗数以上にする
ことにより、インデックスアドレスの指定手法を最大論
理ページサイズのものに統一化しても、選ばれている論
理ページサイズが最大であっても最小であっても、原理
的にはどの論理ページ番号のエントリについてもアドレ
ス変換バッファ１に保有可能にすることができる。論理
ページ番号に対応させて、論理ページのサイズを示すた
めの情報を設け、このサイズを用いてヒット判定のため
のアドレス比較のビット数を変化させることにより、ア
ドレス変換バッファ１を連想的に検索するための比較対
象情報のビット数やビット位置を、論理ページのサイズ
によって変化させることを容易に実現できる。複数ペー
ジサイズをサポートするアドレス変換バッファ１をセッ
トアソシアティブ形式のキャッシュメモリで実現するこ
とは、これをＣＡＭで構成する場合に比べてチップ専有
面積と消費電力を共に半減させることができる。
【００６９】《複数のインデックス方法をサポート》
複数のプロセスが存在し、夫々のプロセスが夫々のアド
レス変換情報を有し、プロセス番号ａｓｉｄによって、
それぞれのプロセスが区別されるところの多重仮想記憶
をサポートする場合、ＴＬＢ１のインデックスアドレス
を指定する手法として、図２に示されるように論理アド
レスの一部（インデックスアドレス）のみをデコードす
る手法と、図３に示されるように排他的論理和ゲートＸ
ＯＲによってその論理アドレスの一部（インデックスア
ドレス）を現在のプロセス番号ａｓｉｄの一部によって
修飾した結果をデコードする手法とを、レジスタＭＭＵ
ＣＲのビットＭＭＵＣＲ．ＩＸの論理値にしたがって指
示することができる。これによれば、多重仮想記憶にお
いて多くのプロセスが並列的に起動される利用形態にお
いてヒット率の低下を抑えることができるように、その
利用形態に応じてインデックス方法を選択可能にするこ
とができる。また、論理アドレスの一部を当該論理アド
レスを利用するプロセスの番号ａｓｉｄによって修飾
し、これを以てバッファメモリをインデックスすること
により、多重仮想記憶において多くのプロセスが並列的
に起動される利用形態においてヒット率の低下を抑える
ことができる。
複数のプロセスが存在し、夫々のプロセスが夫々のアド
レス変換情報を有し、プロセス番号ａｓｉｄによって、
それぞれのプロセスが区別されるところの多重仮想記憶
をサポートする場合、ＴＬＢ１のインデックスアドレス
を指定する手法として、図２に示されるように論理アド
レスの一部（インデックスアドレス）のみをデコードす
る手法と、図３に示されるように排他的論理和ゲートＸ
ＯＲによってその論理アドレスの一部（インデックスア
ドレス）を現在のプロセス番号ａｓｉｄの一部によって
修飾した結果をデコードする手法とを、レジスタＭＭＵ
ＣＲのビットＭＭＵＣＲ．ＩＸの論理値にしたがって指
示することができる。これによれば、多重仮想記憶にお
いて多くのプロセスが並列的に起動される利用形態にお
いてヒット率の低下を抑えることができるように、その
利用形態に応じてインデックス方法を選択可能にするこ
とができる。また、論理アドレスの一部を当該論理アド
レスを利用するプロセスの番号ａｓｉｄによって修飾
し、これを以てバッファメモリをインデックスすること
により、多重仮想記憶において多くのプロセスが並列的
に起動される利用形態においてヒット率の低下を抑える
ことができる。
【００７０】《リプレースの自由度》 上述の如くＴＬ
Ｂ１は、夫々のインデックスアドレスが共通化された複
数バンク１１〜１４を持つ４ウェイ・セットアソシアテ
ィブ方式のキャッシュメモリとして構成されている。キ
ャッシュミスなどにおいて、その複数バンク（ウエイ）
の中から記憶情報を置換すべき場合に、当該置換される
べきバンクは、中央処理装置３によるソフトウェアの実
行によって任意に指定可能にされる。図６に示されるレ
ジスタＭＭＵＣＲの内、ビットＭＭＵＣＲ．ＲＣは、上
記バンクを任意に指定するための２ビットの情報が設定
される領域である。これに設定された値が、図４のデコ
ーダ１７によって解読されることにより、４個のバンク
１１〜１４の中から一つを選ぶ信号（ＢＳＬ１〜ＢＳＬ
４）が形成される。これにより、インデックスアドレス
２で指定された４個のバンク１１〜１４内のエントリの
内の一つが、上記選択信号（ＢＳＬ１〜ＢＳＬ４）によ
って選択され、置換対象とされる。ビットＭＭＵＣＲ．
ＲＣはランダムカウンタのような計数手段として使うこ
ともできる。ＭＭＵＣＲ．ＲＣのビット数の２のべき乗
数は上記バッファメモリ１のバンクの数（＝４）に一致
される。制御回路（ＣＴＲＬ）５０は、図１５に基づい
て説明したように、ＴＬＢ１に対する記憶情報の置換が
必要になった（ＴＬＢミス）場合、そのＭＭＵＣＲ．Ｒ
Ｃを１インクリメントし、何れのバンクもインデックス
された記憶領域に有効なデータを保持している（インデ
ックスされた各エントリ内の変換情報Ｖが１を保有す
る）と、そのインクリメントされた結果を置換すべきバ
ンク番号とし、インデックスされた記憶領域に有効なデ
ータを保持していない（インデックスされた何れかのエ
ントリはＶ＝０を保有する）バンクがある場合には、そ
のバンク番号をＭＭＵＣＲ．ＲＣにセットし且つセット
された番号のバンクを置換すべきバンクとする、という
一定の規則に従って置換すべきバンクを指定する。この
とき、ＭＭＵＣＲ．ＲＣの各ビットは中央処理装置３に
よるソフトウェアの実行によって任意に値が変更可能な
対象とされる。すなわち、ＭＭＵＣＲ．ＲＣはＴＬＢミ
スの発生によって＋１される動作に限定されない。特定
の値を除外するようにＭＭＵＣＲ．ＲＣを更新してもよ
い。さらに、ＣＰＵ３が実行するソフトウェアのアルゴ
リズム次第で、種々の置換が可能である。例えば、ラン
ダム、最初にロードされたものからリプレースするＦＩ
ＦＯ、又は最後に参照されたものからリプレースするＬ
ＲＵ（Least Recentry Used）などのリプレースを、Ｍ
ＭＵＣＲ．ＲＣの更新方法を変えることに容易に実現で
きる。そのため、リプレースの自由度も保証できる。
Ｂ１は、夫々のインデックスアドレスが共通化された複
数バンク１１〜１４を持つ４ウェイ・セットアソシアテ
ィブ方式のキャッシュメモリとして構成されている。キ
ャッシュミスなどにおいて、その複数バンク（ウエイ）
の中から記憶情報を置換すべき場合に、当該置換される
べきバンクは、中央処理装置３によるソフトウェアの実
行によって任意に指定可能にされる。図６に示されるレ
ジスタＭＭＵＣＲの内、ビットＭＭＵＣＲ．ＲＣは、上
記バンクを任意に指定するための２ビットの情報が設定
される領域である。これに設定された値が、図４のデコ
ーダ１７によって解読されることにより、４個のバンク
１１〜１４の中から一つを選ぶ信号（ＢＳＬ１〜ＢＳＬ
４）が形成される。これにより、インデックスアドレス
２で指定された４個のバンク１１〜１４内のエントリの
内の一つが、上記選択信号（ＢＳＬ１〜ＢＳＬ４）によ
って選択され、置換対象とされる。ビットＭＭＵＣＲ．
ＲＣはランダムカウンタのような計数手段として使うこ
ともできる。ＭＭＵＣＲ．ＲＣのビット数の２のべき乗
数は上記バッファメモリ１のバンクの数（＝４）に一致
される。制御回路（ＣＴＲＬ）５０は、図１５に基づい
て説明したように、ＴＬＢ１に対する記憶情報の置換が
必要になった（ＴＬＢミス）場合、そのＭＭＵＣＲ．Ｒ
Ｃを１インクリメントし、何れのバンクもインデックス
された記憶領域に有効なデータを保持している（インデ
ックスされた各エントリ内の変換情報Ｖが１を保有す
る）と、そのインクリメントされた結果を置換すべきバ
ンク番号とし、インデックスされた記憶領域に有効なデ
ータを保持していない（インデックスされた何れかのエ
ントリはＶ＝０を保有する）バンクがある場合には、そ
のバンク番号をＭＭＵＣＲ．ＲＣにセットし且つセット
された番号のバンクを置換すべきバンクとする、という
一定の規則に従って置換すべきバンクを指定する。この
とき、ＭＭＵＣＲ．ＲＣの各ビットは中央処理装置３に
よるソフトウェアの実行によって任意に値が変更可能な
対象とされる。すなわち、ＭＭＵＣＲ．ＲＣはＴＬＢミ
スの発生によって＋１される動作に限定されない。特定
の値を除外するようにＭＭＵＣＲ．ＲＣを更新してもよ
い。さらに、ＣＰＵ３が実行するソフトウェアのアルゴ
リズム次第で、種々の置換が可能である。例えば、ラン
ダム、最初にロードされたものからリプレースするＦＩ
ＦＯ、又は最後に参照されたものからリプレースするＬ
ＲＵ（Least Recentry Used）などのリプレースを、Ｍ
ＭＵＣＲ．ＲＣの更新方法を変えることに容易に実現で
きる。そのため、リプレースの自由度も保証できる。
【００７１】このようにＴＬＢ１のエントリを置き換え
るためのリプレースメントアルゴリズムを固定化せず、
置き換えるべきバンクをソフトウェアで任意に決定可能
にすることにより、データ処理の都合上、常に特定の変
換対をアドレス変換バッファ１にエントリとして格納し
ておきたいという要求や、特定のエントリをリプレース
対象にしたくないという要求に容易に答えることができ
るようになる。
るためのリプレースメントアルゴリズムを固定化せず、
置き換えるべきバンクをソフトウェアで任意に決定可能
にすることにより、データ処理の都合上、常に特定の変
換対をアドレス変換バッファ１にエントリとして格納し
ておきたいという要求や、特定のエントリをリプレース
対象にしたくないという要求に容易に答えることができ
るようになる。
【００７２】《単一仮想記憶と多重仮想記憶のサポー
ト》 本実施例のマイクロコンピュータにおいては、実
行されるべき複数のプロセスの夫々が論理空間の全域に
わたるアドレス変換情報を有する場合、プロセス番号ａ
ｓｉｄによって、その論理アドレスを修飾或いは拡張す
る多重仮想記憶を、また、実行されるべき複数のプロセ
スに論理アドレス空間の一部が排他的に割り当てられ、
夫々のプロセスがそれに割り当てられた論理アドレス空
間のアドレス変換情報を有する場合、プロセス番号ａｓ
ｉｄによって論理アドレスを修飾或いは拡張しない単一
仮想記憶を、選択することが可能とされる。そのような
仮想記憶についての制御は、図６に例示されるＭＭＵＣ
Ｒ．ＳＶの値によって指示される。ＭＭＵＣＲ．ＳＶの
値は中央処理装置３がソフトウェアを実行することによ
って任意に設定される。単一仮想記憶と多重仮想記憶と
の概念的な相違は図２０で説明した通りであり、その他
の代表的な相違点については図１９に例示されている。
図５に示されるようにＴＬＢ１は論理ページ番号ＶＰＮ
と物理ページＰＰＮ番号と共にプロセス番号ＡＳＩＤの
フィールドを有する。このフィールドの値は、単一仮想
記憶か多重仮想記憶かでその処理内容が相違されること
になる。あるＴＬＢエントリに含まれるプロセス番号に
対応される論理ページが、他のプロセスと共有不可能で
あると設定されているとき、多重仮想記憶においては、
そのプロセス番号ＡＳＩＤは図１７で説明したようにＴ
ＬＢ１のＴＬＢヒット／ミスの判定に用いられる。した
がって、ＴＬＢ１に格納されているエントリの論理ペー
ジ番号ＶＰＮが論理ページアドレスｖｐｎに一致すると
共に当該エントリのプロセス番号ＡＳＩＤが現在のプロ
セスの番号ａｓｉｄに一致していなければＴＬＢヒット
とはされない。単一仮想記憶においては、プロセス番号
ＡＳＩＤはメモリ保護情報（ドメイン番号）として使用
される。ユーザモードにおいて、非共有ページに対す
る、他プロセスによる当該ページへのアクセスは、ＴＬ
Ｂプロテクト違反例外としてソフトウェアにより処理さ
れる。
ト》 本実施例のマイクロコンピュータにおいては、実
行されるべき複数のプロセスの夫々が論理空間の全域に
わたるアドレス変換情報を有する場合、プロセス番号ａ
ｓｉｄによって、その論理アドレスを修飾或いは拡張す
る多重仮想記憶を、また、実行されるべき複数のプロセ
スに論理アドレス空間の一部が排他的に割り当てられ、
夫々のプロセスがそれに割り当てられた論理アドレス空
間のアドレス変換情報を有する場合、プロセス番号ａｓ
ｉｄによって論理アドレスを修飾或いは拡張しない単一
仮想記憶を、選択することが可能とされる。そのような
仮想記憶についての制御は、図６に例示されるＭＭＵＣ
Ｒ．ＳＶの値によって指示される。ＭＭＵＣＲ．ＳＶの
値は中央処理装置３がソフトウェアを実行することによ
って任意に設定される。単一仮想記憶と多重仮想記憶と
の概念的な相違は図２０で説明した通りであり、その他
の代表的な相違点については図１９に例示されている。
図５に示されるようにＴＬＢ１は論理ページ番号ＶＰＮ
と物理ページＰＰＮ番号と共にプロセス番号ＡＳＩＤの
フィールドを有する。このフィールドの値は、単一仮想
記憶か多重仮想記憶かでその処理内容が相違されること
になる。あるＴＬＢエントリに含まれるプロセス番号に
対応される論理ページが、他のプロセスと共有不可能で
あると設定されているとき、多重仮想記憶においては、
そのプロセス番号ＡＳＩＤは図１７で説明したようにＴ
ＬＢ１のＴＬＢヒット／ミスの判定に用いられる。した
がって、ＴＬＢ１に格納されているエントリの論理ペー
ジ番号ＶＰＮが論理ページアドレスｖｐｎに一致すると
共に当該エントリのプロセス番号ＡＳＩＤが現在のプロ
セスの番号ａｓｉｄに一致していなければＴＬＢヒット
とはされない。単一仮想記憶においては、プロセス番号
ＡＳＩＤはメモリ保護情報（ドメイン番号）として使用
される。ユーザモードにおいて、非共有ページに対す
る、他プロセスによる当該ページへのアクセスは、ＴＬ
Ｂプロテクト違反例外としてソフトウェアにより処理さ
れる。
【００７３】ＭＭＵＣＲ．ＳＶの値をＣＰＵ３を介して
設定することにより単一仮想記憶と多重仮想記憶の双方
を選択的にサポート可能にすることにより、アドレス変
換機構の使い勝手を向上させることができる。多重仮想
記憶におけるプロセス番号ＡＳＩＤを単一仮想記憶にお
けるメモリ保護情報として使用することにより、その場
合におけるメモリ保護の完全化を容易に実現することが
できる。
設定することにより単一仮想記憶と多重仮想記憶の双方
を選択的にサポート可能にすることにより、アドレス変
換機構の使い勝手を向上させることができる。多重仮想
記憶におけるプロセス番号ＡＳＩＤを単一仮想記憶にお
けるメモリ保護情報として使用することにより、その場
合におけるメモリ保護の完全化を容易に実現することが
できる。
【００７４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００７５】例えば、上記実施例においてＴＬＢのウェ
イ数、即ちバンクの数を５以上例えば８にすることも可
能である。例えばページサイズを１ＫＢと８ＫＢにする
場合にはＬＴＢのウェイ数（バンク数）は８以上とすれ
ばよい。また、ページサイズを４ＫＢと１６ＫＢにする
場合にはＬＴＢのウェイ数（バンク数）は４以上であれ
ばよい。それらによっても上記実施例と同様の効果を得
ることができる。要はサポートするページの最大サイズ
が最小サイズの２のべき乗数倍にされ、そのセットアソ
シアティブ方式のバッファメモリのセットの数がその２
のべき乗数以上であればよい。マイクロコンピュータが
サポートするアドレス空間のサイズは４ＧＢに限定され
ず、それに応じて論理アドレスのビット数も制限されな
い。サポートするページサイズも適宜のサイズに、且つ
サポートする種類の数も適宜変更可能である。また、Ｔ
ＬＢエントリとして保有する論理ページ番号ＶＰＮは上
記実施例のようにインデックスに利用される対応ビット
を除いたものとする構成に限定されず、論理ページ番号
の全ビットをＴＬＢエントリとして保有することもでき
る。
イ数、即ちバンクの数を５以上例えば８にすることも可
能である。例えばページサイズを１ＫＢと８ＫＢにする
場合にはＬＴＢのウェイ数（バンク数）は８以上とすれ
ばよい。また、ページサイズを４ＫＢと１６ＫＢにする
場合にはＬＴＢのウェイ数（バンク数）は４以上であれ
ばよい。それらによっても上記実施例と同様の効果を得
ることができる。要はサポートするページの最大サイズ
が最小サイズの２のべき乗数倍にされ、そのセットアソ
シアティブ方式のバッファメモリのセットの数がその２
のべき乗数以上であればよい。マイクロコンピュータが
サポートするアドレス空間のサイズは４ＧＢに限定され
ず、それに応じて論理アドレスのビット数も制限されな
い。サポートするページサイズも適宜のサイズに、且つ
サポートする種類の数も適宜変更可能である。また、Ｔ
ＬＢエントリとして保有する論理ページ番号ＶＰＮは上
記実施例のようにインデックスに利用される対応ビット
を除いたものとする構成に限定されず、論理ページ番号
の全ビットをＴＬＢエントリとして保有することもでき
る。
【００７６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに利用した場合について説明したが、本
発明はそれに限定されず、例えばＭＭＵ（メモリマネー
ジメントユニット）用のコントローラチップなどにも広
く適用することができる。
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに利用した場合について説明したが、本
発明はそれに限定されず、例えばＭＭＵ（メモリマネー
ジメントユニット）用のコントローラチップなどにも広
く適用することができる。
【００７７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００７８】すなわち、チップ専有面積と電力消費量を
増大させることなく、複数のページサイズをサポートで
きるデータ処理装置を実現することができる。インデッ
クス方法を選択できるアドレス変換機構を実現すること
ができる。アドレス変換対のリプレース対象に自由度を
持たせることができる。また、サポートできる仮想記憶
形式についても自由度を持たせることができる。これら
により、ユーザの要求仕様に応えることができて使い勝
手の良好なアドレス変換機構を備えたデータ処理装置を
実現することができる。
増大させることなく、複数のページサイズをサポートで
きるデータ処理装置を実現することができる。インデッ
クス方法を選択できるアドレス変換機構を実現すること
ができる。アドレス変換対のリプレース対象に自由度を
持たせることができる。また、サポートできる仮想記憶
形式についても自由度を持たせることができる。これら
により、ユーザの要求仕様に応えることができて使い勝
手の良好なアドレス変換機構を備えたデータ処理装置を
実現することができる。
【図１】本発明の一実施例に係るマイクロコンピュータ
における複数ページサイズをサポートする構成の説明図
である。
における複数ページサイズをサポートする構成の説明図
である。
【図２】論理ページアドレスの一部をそのまま利用して
ＴＬＢをインデックスする手法の説明図である。
ＴＬＢをインデックスする手法の説明図である。
【図３】論理ページアドレスの一部とプロセス番号の一
部を用いてＴＬＢをインデックスする手法の説明図であ
る。
部を用いてＴＬＢをインデックスする手法の説明図であ
る。
【図４】ＴＬＢエントリのリプレース対象バンクをソフ
トウェアで任意に決定可能とする構成の説明図である。
トウェアで任意に決定可能とする構成の説明図である。
【図５】ページサイズの異なる論理アドレスとそれらを
サポートするためのＴＬＢエントリのフォーマットの一
例を説明するための説明図である。
サポートするためのＴＬＢエントリのフォーマットの一
例を説明するための説明図である。
【図６】ＴＬＢのための各種レジスタの一例を説明する
ための説明図である。
ための説明図である。
【図７】本発明の一実施例に係るマイクロコンピュータ
の要部を示す全体ブロック図である。
の要部を示す全体ブロック図である。
【図８】本実施例のマイクロコンピュータがサポートす
るアドレスマップの一例を（Ａ）及び（Ｂ）にて示す説
明図である。
るアドレスマップの一例を（Ａ）及び（Ｂ）にて示す説
明図である。
【図９】記憶保護に利用されるプロテクションビットＰ
Ｒによって規定されるアクセス権の説明図である。
Ｒによって規定されるアクセス権の説明図である。
【図１０】アドレス変換の制御メインフローチャートで
ある。
ある。
【図１１】ＴＬＢのインデックス手法選択のための制御
フローチャートである。
フローチャートである。
【図１２】論理アドレスとそれによってインデックスさ
れたタグとのアドレス比較の制御フローチャートであ
る。
れたタグとのアドレス比較の制御フローチャートであ
る。
【図１３】単一仮想記憶においてＡＳＩＤをメモリ保護
に利用する制御を含んだプロテクション制御の部分的な
フローチャートである。
に利用する制御を含んだプロテクション制御の部分的な
フローチャートである。
【図１４】ページサイズに従った物理アドレス生成手順
を示すフローチャートである。
を示すフローチャートである。
【図１５】リプレース対象バンクをハードウェア的に指
定するための制御フローチャートである。
定するための制御フローチャートである。
【図１６】ＴＬＢミスにより生じる例外によって、起動
されるところの ＴＬＢエントリを更新するためのＴＬ
Ｂミスハンドラによる処理の一例を示すフローチャート
である。
されるところの ＴＬＢエントリを更新するためのＴＬ
Ｂミスハンドラによる処理の一例を示すフローチャート
である。
【図１７】単一仮想記憶におけるＴＬＢに関する例外検
出処理の前半を示すフローチャートである。
出処理の前半を示すフローチャートである。
【図１８】単一仮想記憶におけるＴＬＢに関する例外検
出処理の後半を示すフローチャートである。
出処理の後半を示すフローチャートである。
【図１９】単一仮想記憶と多重仮想記憶との全体的な相
違を示す説明図である。
違を示す説明図である。
【図２０】単一仮想記憶と多重仮想記憶との概念を
（Ａ）及び（Ｂ）にて示す説明図である。
（Ａ）及び（Ｂ）にて示す説明図である。
【図２１】ＴＬＢの各バンクにおけるヒット信号に反映
すべきアドレス比較結果を制御する制御ロジックの一例
を示す論理回路図である。
すべきアドレス比較結果を制御する制御ロジックの一例
を示す論理回路図である。
【図２２】図７の一部を更に詳細に示したブロック図で
ある。
ある。
１ アドレス変換バッファ（バッファメモリ） ＶＰＮ 論理ページ番号 ＰＰＮ 物理ページ番号 ＡＳＩＤ，ａｓｉｄ 空間番号（プロセス番号） ｖｐｎ 論理ページアドレス（論理ページ番号） ｐｐｎ 物理ページアドレス（物理ページ番号） ＰＲ プロテクションキー １１〜１４ バンク １５ 比較手段 １５１〜１５３ コンパレータ １５４ 制御ロジック ２ インデックス用アドレス ＸＯＲ 排他的論理和ゲート ３ 中央処理装置 ４ キャッシュメモリ ５ ＴＬＢコントローラ ５０ 制御回路 ５１ ＰＴＥＨレジスタ ５２ ＰＴＥＬレジスタ ５３ ＴＴＢレジスタ ５４ ＴＥＡレジスタ ５５ ＭＭＵＣＲレジスタ ＳＶ シングルバーチャルビット ＳＺ サイズビット ＩＸ インデックスモードビット ＲＣ ランダムカウンタ ＭＤ モードビット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 成田 進 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (26)
- 【請求項１】 論理アドレス空間を、複数の論理ページ
に分割し、ページ単位に論理アドレスを物理アドレスへ
変換する仮想記憶機能をサポートするデータ処理装置で
あって 論理ページのサイズがページ毎に設定可能とされ、且
つ、サイズが設定可能にされる複数の論理ページに対し
て共通に利用されるバッファメモリを有し、上記バッフ
ァメモリは、論理ページ番号と物理ページ番号との対応
情報を記憶するための記憶領域を夫々有し、共通のイン
デックスアドレスによってアクセスされる複数バンクを
有するものであることを特徴とするデータ処理装置 - 【請求項２】 上記設定可能にされる論理ページの最大
サイズは、最小サイズの２のべき乗数倍にされ、上記バ
ッファメモリのバンクの数は上記２のべき乗数以上にさ
れて成るものであることを特徴とする請求項１記載のデ
ータ処理装置。 - 【請求項３】 上記バッファメモリは、論理ページのサ
イズに拘わらずに、設定可能な複数のページのサイズの
うち最大サイズの論理ページアドレスにおける下位側複
数ビットがインデックスアドレスとされるものであるこ
とを特徴とする請求項２記載のデータ処理装置。 - 【請求項４】 上記バッファメモリは、論理ページ番号
に対応する論理ページのサイズを示すための記憶領域を
備え、そのサイズに応じてヒット判定に反映されるべき
アドレス比較のビット数を変化させる制御回路を備えて
成るものであることを特徴とする請求項３記載のデータ
処理装置。 - 【請求項５】 前記論理ページ番号と物理ページ番号と
の対応情報を記憶する記憶領域は、最大論理ページサイ
ズにおける論理ページ番号と最小論理ページサイズにお
ける論理ページ番号との差ビットを保有する領域を有
し、前記制御回路は論理ページのサイズ情報に応じて前
記差ビットに対するアドレス比較をヒット判定に反映さ
せるか否かを制御するものであることを特徴路する請求
項４記載のデータ処理装置。 - 【請求項６】 仮想記憶をサポートするデータ処理装置
であって、 論理ページ番号と物理ページ番号との対応情報を記憶す
るための記憶領域を夫々有し、共通のインデックスアド
レスによって、アクセスされる複数バンクを持つセット
アソシアティブ方式のキャッシュメモリによって構成さ
れたバッファメモリと、 上記バッファメモリに対するインデックスアドレスの生
成手法を可変とする手段と、を備えて成るものであるこ
とを特徴とするデータ処理装置。 - 【請求項７】 上記可変とする手段は、論理アドレスの
一部を当該論理アドレスを利用するプロセスの番号の情
報によって修飾する手段と、この手段によって得られた
結果又は当該論理アドレスの一部のみの何れをインデッ
クス用アドレスに採用するかを指示する手段と、を備え
て成るものであることを特徴とする請求項６記載のデー
タ処理装置。 - 【請求項８】 仮想記憶をサポートするデータ処理装置
であって、 論理ページ番号と物理ページ番号との対応情報を記憶す
るための記憶領域を夫々有し、共通のインデックスアド
レスによって、アクセスされる複数バンクを持つセット
アソシアティブ方式のキャッシュメモリによって構成さ
れたバッファメモリと、 上記バッファメモリの複数バンクの中から記憶情報を置
換すべきバンクをソフトウェアの実行によって任意に指
定することが可能にする中央処理装置と、を備えて成る
ものであることを特徴とするデータ処理装置。 - 【請求項９】 記憶情報を置換すべきバンクを任意に指
定するための情報が上記中央処理装置によるソフトウェ
アの実行によって設定されるレジスタを更に備えて成る
ものであることを特徴とする請求項８記載のデータ処理
装置。 - 【請求項１０】 仮想記憶をサポートするデータ処理装
置は、 論理ページ番号と物理ページ番号との対応情報を記憶す
るための記憶領域を夫々有し、共通のインデックスアド
レスによって、アクセスされる複数バンクを持つセット
アソシアティブ方式のキャッシュメモリによって構成さ
れたバッファメモリと、 上記複数バンクの中から記憶情報を置換すべきバンクの
指定を、一定の規則に従って行うハードウェア手段と、 当該ハードウェア手段によるバンクの指定をソフトウェ
アの実行によって任意に変更することが可能な中央処理
装置と、を備えて成るものであることを特徴とするデー
タ処理装置。 - 【請求項１１】 上記ハードウェア手段は、計数手段を
有し、その計数手段のビット数の２のべき乗数が上記バ
ッファメモリのバンクの数に一致され、 上記置換すべきバンクを指定する一定の規則は、バッフ
ァメモリに対する記憶情報の置換が必要になった場合
に、その計数手段を１インクリメントし、何れのバンク
もインデックスされた記憶領域に有効なデータを保持し
ている場合にはそのインクリメントされた結果を置換す
べきバンク番号とし、何れかのバンクがインデックスさ
れた記憶領域に有効なデータを保持していない場合に
は、そのバンクの番号を計数手段にセットし、セットさ
れた番号のバンクを置換すべきバンクとするものであ
り、 上記ソフトウェアの実行によって任意に値が変更される
対象は、上記計数手段の各ビットとされるものであるこ
とを特徴とする請求項１０記載のデータ処理装置。 - 【請求項１２】 仮想記憶をサポートするデータ処理装
置であって、論理アドレス空間を論理ページに分割し
て、論理ページ単位で、論理アドレスを物理アドレスへ
変換するアドレス変換機構を備えたデータ処理装置であ
って、 実行されるべき複数のプロセスの夫々が、論理空間の全
域にわたる各々のアドレス変換情報を有するとき、プロ
セス番号によって論理アドレスを修飾或いは拡張する多
重仮想記憶と、実行されるべき複数のプロセスに論理ア
ドレス空間の一部が排他的に割り当てられ、夫々のプロ
セスがそれに割り当てられた論理アドレス空間のアドレ
ス変換情報を有するとき、プロセス番号によって論理ア
ドレスを修飾或いは拡張しない単一仮想記憶とを有し、
上記多重仮想記憶と上記単一仮想記憶とを選択するため
の選択回路を有して成るものであることを特徴とするデ
ータ処理装置。を含む。 - 【請求項１３】 上記多重仮想記憶におけるプロセス番
号は、単一仮想記憶におけるメモリ保護情報として使用
されるものであることを特徴とする請求項１２記載のデ
ータ処理装置。 - 【請求項１４】 多重仮想記憶と単一仮想記憶との何れ
を選択するかの情報を保持するレジスタを更に含み、 上記レジスタの情報は、中央処理装置がソフトウェアを
実行することによって任意に設定されるものであること
を特徴とする請求項１３記載のデータ処理装置。 - 【請求項１５】 中央処理装置の論理アドレス空間を論
理ページ単位に分割して、ページ単位で、論理アドレス
を物理アドレスへ変換する、仮想記憶をサポートするデ
ータ処理装置であって、 上記中央処理装置の動作モードとして特権モード又はユ
ーザモードを指示するモードビットと、 複数のプロセスの夫々が論理空間の全域にわたる各々の
アドレス変換情報を有するときにはプロセス番号によっ
て論理アドレスを修飾或いは拡張する多重仮想記憶を、
また、複数のプロセスに論理アドレス空間の一部が排他
的に割り当てられ夫々のプロセスがそれに割り当てられ
た論理アドレス空間のアドレス変換情報を有するときに
はプロセス番号によって論理アドレスを修飾或いは拡張
しない単一仮想記憶を指示する制御ビットと、 プロセス番号、該プロセス番号に対応される論理ページ
番号と物理ページ番号との対応情報、及び該プロセス番
号に対応される論理ページ番号が他のプロセスと共有可
能である否かを示す共有ビットを記憶するための記憶領
域を夫々有し、共通のインデックスアドレスによって、
アクセスされる複数バンクを持つセットアソシアティブ
方式のキャッシュメモリによって構成されたアドレス変
換バッファと、 前記共有ビットが非共有を指示するときは、プロセス番
号を考慮してアドレス変換バッファにおけるヒット判定
を行い、前記制御ビットで指示される単一仮想記憶にお
いて中央処理装置がユーザモードとされ且つ共有ビット
が非共有を指示しているときは、プロセス番号をメモリ
保護情報として考慮する、前記アドレス変換バッファの
制御回路と、を有するものであることを特徴とするデー
タ処理装置。 - 【請求項１６】 論理アドレス空間を、複数の論理ペー
ジ単位に分割して、ページ単位で、論理アドレスを物理
アドレスへ変換する仮想記憶機能をサポートするデータ
処理装置であって、 インデックスアドレス、比較アドレス及びオフセットア
ドレスとを有するところの論理アドレスを形成する処理
装置、及び上記処理装置によって形成された上記論理ア
ドレスを物理アドレスへ変換するアドレス変換バッファ
を含み、 上記アドレス変換バッファは、 各々が、論理ページ番号と、その論理ページのサイズを
表すサイズ情報と、その論理ページ番号に対応した物理
ページ番号とを含む複数のエントリを、各々、含む複数
のバンク、 上記インデックスアドレスを受け、上記複数のバンクの
各々から、上記インデックスアドレスによって指示され
たエントリを選択する選択回路、及び選択されたエント
リからの論理ページ番号と上記比較アドレスとを比較す
る回路であって、比較すべき論理ページ番号のビット数
が、選択されたエントリ内のサイズ情報によって決定さ
れる比較回路、を含み、エントリ内の物理ページ番号と
上記オフセットアドレスとから、上記物理アドレスを形
成するものであることを特徴とするデータ処理装置。 - 【請求項１７】 上記処理装置、及び上記アドレス変換
バッファは、１つの半導体チップに形成されて成るもの
であることを特徴とする請求項１６記載のデータ処理装
置。 - 【請求項１８】 上記サイズ情報によって表される論理
ページの複数のサイズの内、第１のサイズは、上記サイ
ズ情報によって表される論理ページの第２のサイズに対
して、２のＮ乗倍であり、上記バンクの数は、上記２の
Ｎ乗個以上であることを特徴とする請求項１７記載のデ
ータ処理装置。 - 【請求項１９】 上記処理装置によって、その内容を設
定することが可能な第１制御ビットを更に有し、 上記データ処理装置は、更に、上記論理アドレスに含ま
れる論理ページ番号によって指定される領域を使用する
プロセスを特定するためのプロセス番号を出力するレジ
スタを有し、 上記選択回路は、上記第１制御ビットが第１の状態へ設
定されているとき、上記インデックスアドレスを上記プ
ロセス番号の一部で修飾し、修飾されたインデックスア
ドレスを用いてエントリを選択し、上記第１制御ビット
が第２の状態へ設定されているとき、上記インデックス
アドレスを用いてエントリを選択するものであることを
特徴とする請求項１７記載のデータ処置装置。 - 【請求項２０】 上記選択回路は、上記インデックスア
ドレスと上記プロセス番号の一部とを受ける排他的論理
回路と、上記第１制御ビットの内容に従って、上記排他
的論理回路の出力又は上記インデックスアドレスをデコ
ードするデコーダとを有して成るものであることを特徴
とする請求項１９記載のデータ処理装置。 - 【請求項２１】 上記エントリは、上記プロセス番号と
比較されるべきプロセス番号を、更に有するものである
ことを特徴とする請求項１９記載のデータ処理装置。 - 【請求項２２】 上記処理装置によって、その内容が設
定可能な第２制御ビットを更に有し、 上記インデックスアドレスによって選択されたところの
各々のエントリに、上記論理アドレスに対応する有効な
論理アドレスが保持されていないとき、上記第２制御ビ
ットによって、上記複数のバンクの内のバンクを指定す
る選択回路を含み、 上記選択回路によって指定されたバンクにおいて、上記
インデックスアドレスによって指定されるエントリに、
上記論理アドレスに対応する物理アドレスを書き込み、
アドレス変換バッファのリプレースを行うものであるこ
とを特徴とする請求項１７記載のデータ処理装置。 - 【請求項２３】 上記データ処理装置は、更に、上記論
理アドレスに含まれる論理ページ番号によって指定され
る領域を使用するプロセスを特定するためのプロセス番
号を保持することが可能なレジスタを有し、 上記エントリは、更に、それに含まれる論理ページ番号
によって指定される領域を使用するプロセスを特定する
ためのプロセス番号を保持することが可能なフィールド
と、上記領域が複数のプロセス間で共用されるか否かを
示す共用情報とを有し、 上記比較回路における比較に、上記レジスタの内容と上
記フィールドの内容との比較を取り込むか否かが、上記
共用情報によって決定されるものであることを特徴とす
る請求項１７記載のデータ処理装置。 - 【請求項２４】 論理アドレス空間を、複数の論理ペー
ジ単位に分割して、ページ単位で、論理アドレスを物理
アドレスへ変換する仮想記憶機能をサポートするデータ
処理装置であって、 インデックスアドレス、比較アドレス及びオフセットア
ドレスとを有するところの論理アドレスを形成する処理
装置、 プロセスを特定するためのプロセス番号を出力する回
路、 上記処理装置によって、その内容が設定され、設定され
た内容に従ってインデックスを特定するための情報を出
力する回路、及び上記処理装置によって形成された上記
論理アドレスを物理アドレスへ変換するアドレス変換バ
ッファを含み、 上記アドレス変換バッファは、 各々が、論理ページ番号と、その論理ページ番号に対応
した物理ページ番号とを含む複数のエントリを、各々、
含む複数のバンク、 上記インデックスアドレス、上記プロセス番号、及び上
記インデックス特定情報を受け、上記インデックス特定
情報の内容に従って、上記インデックスアドレス、又は
上記インデックスアドレスを上記プロセス番号の一部で
修飾することにより得られたインデックスアドレスによ
って、上記複数のバンクの各々から、エントリを選択す
る選択回路、及び選択されたエントリからの論理ページ
番号と上記比較アドレスとを比較する比較回路、を含
み、エントリ内の物理ページ番号と上記オフセットアド
レスとから、上記物理アドレスを形成するものであるこ
とを特徴とするデータ処理装置。 - 【請求項２５】 論理アドレス空間を、複数の論理ペー
ジ単位に分割して、ページ単位で、論理アドレスを物理
アドレスへ変換する仮想記憶機能をサポートするデータ
処理装置であって、 インデックスアドレス、比較アドレス及びオフセットア
ドレスとを有するところの論理アドレスを形成する処理
装置、 上記処理装置によって、その内容が設定されるバンク指
示回路、及び上記処理装置によって形成された上記論理
アドレスを物理アドレスへ変換するアドレス変換バッフ
ァを含み、 上記アドレス変換バッファは、 各々が、論理ページ番号と、その論理ページ番号に対応
した物理ページ番号とを含む複数のエントリを、各々、
含む複数のバンク、 上記インデックスアドレスを受け、上記複数のバンクの
各々から、上記インデックスアドレスによって指示され
たエントリを選択する選択回路、 選択されたエントリからの論理ページ番号と上記比較ア
ドレスとを比較する比較回路、及び上記比較回路によっ
て、選択されたエントリに、上記論理アドレスに対応す
る有効な論理アドレスが保持されていないことが判明し
たとき、上記バンク指示回路により指示されているバン
クを、エントリのリプレースのために指示する選択回路
を含み、エントリ内の物理ページ番号と上記オフセット
アドレスとから、上記物理アドレスを形成するものであ
ることを特徴とするデータ処理装置。 - 【請求項２６】 論理アドレス空間を、複数の論理ペー
ジ単位に分割して、ページ単位で、論理アドレスを物理
アドレスへ変換する仮想記憶機能をサポートするデータ
処理装置であって、 インデックスアドレス、比較アドレス及びオフセットア
ドレスとを有するところの論理アドレスを形成する処理
装置、 プロセスを特定するためのプロセス番号が設定可能なレ
ジスタ、及び上記処理装置によって形成された上記論理
アドレスを物理アドレスへ変換するアドレス変換バッフ
ァを含み、 上記アドレス変換バッファは、 各々が、論理ページ番号と、その論理ページ番号に対応
した物理ページ番号と、上記論理ページ番号によって指
定される領域を使用するプロセスを特定するためのプロ
セス番号を保持することが可能なフィールドと、上記領
域が複数のプロセス間で共用されるか否かを示す共用情
報とを含む複数のエントリを、各々、含む複数のバン
ク、 上記インデックスアドレスを受け、上記複数のバンクの
各々から、インデックスアドレスによって指示されたエ
ントリを選択する選択回路、及び選択されたエントリか
らの論理ページ番号と上記比較アドレスとを比較する回
路であって、上記レジスタの内容と上記フィールドの内
容との比較も行うか否かが、上記共用情報によって決定
される比較回路、を含み、エントリ内の物理ページ番号
と上記オフセットアドレスとから、上記物理アドレスを
形成するものであることを特徴とするデータ処理装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24087195A JP3740195B2 (ja) | 1994-09-09 | 1995-08-25 | データ処理装置 |
| DE69520718T DE69520718T2 (de) | 1994-09-09 | 1995-09-01 | Datenprozessor mit Adressübersetzungsmechanismus |
| EP95113771A EP0701211B1 (en) | 1994-09-09 | 1995-09-01 | Data processor with address translation mechanism |
| EP99120560A EP0977123A3 (en) | 1994-09-09 | 1995-09-01 | Data processor with address translation mechanism |
| KR1019950029114A KR100368196B1 (ko) | 1994-09-09 | 1995-09-06 | 데이타처리장치 |
| US08/524,561 US5796978A (en) | 1994-09-09 | 1995-09-07 | Data processor having an address translation buffer operable with variable page sizes |
| US08/657,231 US5907867A (en) | 1994-09-09 | 1996-06-03 | Translation lookaside buffer supporting multiple page sizes |
| US09/007,249 US6047354A (en) | 1994-09-09 | 1998-01-14 | Data processor for implementing virtual pages using a cache and register |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-241993 | 1994-09-09 | ||
| JP24199394 | 1994-09-09 | ||
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