JPH10333971A

JPH10333971A - データ演算装置

Info

Publication number: JPH10333971A
Application number: JP9138333A
Authority: JP
Inventors: Masuyoshi Kurokawa; 益義黒川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-05-28
Filing date: 1997-05-28
Publication date: 1998-12-18
Also published as: US6378057B1; KR19980087428A

Abstract

(57)【要約】【課題】メモリをラインFIFOとして使用できるように
する。【解決手段】ライトポート変換生成部５２およびリー
ドポート変換生成部５３では、種々の値の保持、加算、
および比較を行う。ライトポート変換生成部５２からの
値と、プログラムメモリからのアドレスを、アドレス修
飾回路５５において比較、加算、選択を行い、データメ
モリ部４に、修飾されたアドレスを供給する。また、同
様な動作を、リードポート変換生成部５３、およびアド
レス修飾回路５６，５７においても行っている。ライト
ポート変換生成部５２とリードポート変換生成部５３か
らの出力は、フラグ生成回路５４にも供給される。デー
タメモリ部４に書き込み、または読み出しを行う際に、
このフラグの検査を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ演算装置に
関して、特に、メモリにアクセスするためのアドレスを
変更することにより、メモリをラインＦＩＦＯとして使
用できるようにした、データ演算装置に関する。

【０００２】

【従来の技術】従来のデータ演算装置としては、IEEE 1
990 CUSTOM INTEGRATED CIRCUITS CONFERENCE ,P17. 3.
1 に記載のSVP(Serial Video Processsor)と呼ばれるプ
ロセッサがある。このSVPは、映像信号をリアルタイム
でデジタル処理するプロセッサで、１０２４個のプロセ
ッサを１チップに収めたものである。そしてこのSVP
は、SIMD（Single Instruction stream/Multiple Data
stream）構造で、水平走査線の画素データを並列処理可
能である。ここで、SIMDとは、コンピュータのデータ処
理方式の１つで、データは異なるが、同一の仕事を同時
処理するものである。

【０００３】図１１は、従来のSIMD形式の並列プロセッ
サの構成例を示している。このSIMD制御並列プロセッサ
は、プログラム制御装置１、入力SAM（Serial Access M
emory)部３、データメモリ部４、演算回路部５、およ
び、出力SAM部６で構成されている。

【０００４】入力SAM部３、データメモリ部４、演算回
路部５、および、出力SAM部６は、リニアアレイ（直線
配列）型に並列化された要素プロセッサ郡を構成してい
る。これらの要素プロセッサ２は、プログラム制御装置
１が有する１つのプログラムに従って、連動して制御さ
れる（即ち、SIMD制御される）。プログラム制御装置１
は、プログラムメモリや、そのプログラムを進行させる
シーケンス制御回路などを有し、プログラムメモリに予
め書き込まれたプログラムに従って、各種制御信号を発
生して、各種回路を制御する。

【０００５】なお、入力SAM部３、データメモリ部４、
出力SAM部６は、主にメモリで構成されいる。詳細に説
明は省略するが、図１の装置においては、これらのメモ
リのための「ロウ(ROW)」アドレスデコーダは、プログ
ラム制御装置１に含まれているものとする。

【０００６】並列化された要素プロセッサ２（単一エレ
メント分）は、図１１において斜線で示した部分に対応
し、複数の要素プロセッサ２が、図中において横方向に
配列されている。即ち、図１１の斜線の部分だけで、１
つのプロセッサに対応する構成要素を有している。

【０００７】次に、図１１の画像処理用のリニアアレイ
型並列プロセッサの動作に付いて説明する。

【０００８】入力データ（１画素分の画像データ）は、
プログラム制御装置１からの制御信号により、入力SAM
部３に供給される。このデータは、図中の左端の要素プ
ロセッサ２から右端の要素プロセッサ２に向けて順次移
動するので、入力データは、左端の要素プロセッサ２の
入力SAM部３（入力SAMセル）から、右側の要素プロセッ
サ２の入力SAMセルに順次供給される。

【０００９】要素プロセッサ２の数は、画像信号の１水
平走査期間の画素数Ｈ以上に設計されているので、画像
信号の１水平走査期間分の画素データを、入力SAM部３
に蓄積することができる。このような入力動作は、水平
走査期間毎に繰り返される。

【００１０】プログラム制御装置１は、このようにして
画像信号の１水平走査期間のデータが入力SAM部３に蓄
積されるごとに、プログラムに従って入力SAM部３、デ
ータメモリ部４、演算回路部５、および出力SAM部６を
以下のようにSIMD制御して処理を実行する。また、SIMD
制御であるから、以下の動作は全ての要素プロセッサ２
において並列して同様に実行される。

【００１１】入力SAM部２に蓄積された１水平走査期間
分の入力データは、次の水平走査期間において、必要に
応じて入力SAM部３からデータメモリ部４へ転送され、
その後の演算処理に使われる。

【００１２】入力SAM部３からデータメモリ部４へのデ
ータの転送においては、プログラム制御装置１は、入力
SAM読み出し信号により入力SAM部３の所定のビットのデ
ータを選択してアクセスした後、メモリアクセス信号を
出して、そのデータを、データメモリ部４の所定のメモ
リセルへ書き込んでいく。

【００１３】次に、プログラム制御装置１は、プログラ
ムに応じて、各要素プロセッサ２の演算回路部５に、そ
の要素プロセッサ２のデータメモリ部４に保持されてい
るデータを供給し、そのデータに対して算術演算あるい
は論理演算を行わせる。そして、その演算結果は、デー
タメモリ部４の所定のアドレスに書き込まれる。

【００１４】図１２は、演算回路部５の構成例を示して
いる。データメモリ部４からのデータは、セレクタ（se
l）２０を介してレジスタ（reg）２４に供給され、セレ
クタ（sel）２１を介してレジスタ（reg）２５に供給さ
れ、さらにセレクタ（sel）２２を介してレジスタ（re
g）２６に供給される。セレクタ２０は、予め設定され
ている値１、データメモリ部４からのデータ、およびレ
ジスタ２４に保持されているデータの中から、１つのデ
ータを選択し、レジスタ２４に供給するようになされて
いる。またセレクタ２１，２２は、予め設定されている
値０、１、およびデータメモリ部４からのデータの中か
ら、１つのデータを選択し、セレクタ２１はレジスタ２
５に、セレクタ２２はレジスタ２６に供給するようにな
されている。このセレクタ２０，２１，２２が、３つの
入力のいずれかを選択するかは、プログラム制御装置１
からの信号により指示される。また、レジスタ（reg）
２３は、全加算器３１の出力するキャリーオーバーのデ
ータを保持するようになされている。

【００１５】論理積回路２８は、レジスタ２４とレジス
タ２５に保持されているデータの論理積を演算するよう
になされている。排他的論理和回路２９は、論理積回路
２８の出力と、プログラム制御装置１から供給されるデ
ータとの排他的論理和を演算し、その演算結果を全加算
器３１に出力している。全加算器３１はまた、レジスタ
２６とレジスタ２７に保持されているデータが供給され
ている。全加算器３１は、これらの３つの入力の加算を
行い、その演算結果生成された和（sum）とキャリーオ
ーバーとを、セレクタ（sel）３２に出力するようにな
されている。このうちキャリーオーバーはセレクタ（se
l）２３にも供給されている。

【００１６】セレクタ３０は、排他的論理和回路２９か
ら供給されるデータと、レジスタ２６から供給されるデ
ータの一方を選択し、セレクタ３２に出力している。セ
レクタ３２は、セレクタ３０からの入力、全加算器３１
からの２つの入力の、合計３つの入力のうちのいずれか
１つを選択し、データメモリ部４に出力している。セレ
クタ３０とセレクタ３２の選択は、プログラム制御装置
１からの信号により制御されている。

【００１７】例えば、プログラム制御装置１からの信号
により、セレクタ２０を制御し、そこに入力されている
値１を選択させ、レジスタ２４に保持させる。その結
果、論理積回路２８の一方の入力に、レジスタ２４に保
持されている論理１が入力されるので、データメモリ部
４により供給され、レジスタ２５に保持されているデー
タは、そのまま論理積回路２８を通過し、排他的論理和
回路２９を介して、全加算器３１に入力される。全加算
器３１は、排他的論理和回路２９より入力されるデータ
（レジスタ２５から供給されたデータ）、データメモリ
部４より供給され、レジスタ２６に保持されたデータ、
およびレジスタ２７に保持されている前回の演算時に発
生したキャリーオーバーのデータを加算し、その加算結
果と、新たに生成したキャリーオーバーのデータをセレ
クタ３２に出力する。キャリーオーバーはまた、レジス
タ２７に供給され、保持される。

【００１８】プログラム制御装置１はまた、セレクタ３
２を制御して、全加算器３１の出力するキャリーオーバ
ーを選択し、データメモリ部４に出力させることができ
る。あるいはまた、セレクタ３０で排他的論理和解路２
９またはレジスタ２６からより供給されたデータの一方
を選択し、これをさらにセレクタ３２で選択させて、デ
ータメモリ部４に供給することができる。

【００１９】プログラム制御装置１は、論理積回路２８
より出力されるデータの論理を反転して、全加算器３１
に供給したいとき、排他的論理和回路２９の一方の入力
に論理１を出力する。このようにすると、排他的論理和
回路２９は、論理積回路２８より論理１が出力されたと
き、論理０を出力し、論理積回路２８より論理０が入力
されたとき、論理１を出力する。

【００２０】また、プログラム制御装置１は、新たに入
力されたデータと、前回のデータとの論理積を演算させ
る場合には、セレクタ２０がレジスタ２４の保持してい
るデータを再び選択する。こうすることで、レジスタ２
５に次のデータが保持されるので、論理積回路２８に
は、現在のデータと直前のデータとが入力され、その論
理積が演算される。セレクタ２０によるレジスタ２４の
出力の選択を繰り返すことにより、新たな入力データと
過去の入力データの演算が可能となる。

【００２１】以上のようにして１水平走査期間に割り当
てられている演算が終了すると、その水平走査期間のう
ちに、その水平走査期間に演算したデータは、出力SAM
部６に転送される。

【００２２】このように、１水平走査期間のうちに、入
力SAM部３に蓄積された入力データのデータメモリ部４
への転送、演算回路部５による演算、および、出力SAM
部６へのデータの転送が、ビットを単位とするSIMD制御
プログラムに従って実行される。そして、この処理は、
水平走査期間を単位として、順次繰り返される。

【００２３】そして、出力SAM部６に転送された出力デ
ータは、さらに次の水平走査期間において、出力SAM部
６から出力される。

【００２４】以上のように、入力データを入力SAM部３
に書き込む入力処理、プログラム制御部１による、入力
SAM部３に蓄積された入力データのデータメモリ部４へ
の転送、演算回路部５による演算、および、出力SAM部
６への出力データの転送の演算処理、並びに、出力デー
タを出力SAM部６から出力させる出力処理の３つの処理
が、各入力データに対して行われる。なお、これらの３
つの処理は、画像信号の１水平走査期間を単位とするパ
イプライン処理として実行される。

【００２５】１つの水平走査期間の入力データに注目す
れば、そのデータに対する３つの処理には、各処理にお
いて１水平走査期間に対応する時間が経過するので、合
計水平走査期間の３倍に対応する時間がかかるが、３つ
の処理がパイプライン処理として並列に実行されるの
で、平均して、１水平走査期間分の入力データあたり１
水平走査期間に対応する時間で処理を行うことができ
る。

【００２６】

【発明が解決しようとする課題】しかしながら、上述し
た従来の装置では、ライン数の変換などの処理を行うと
き、入力SAM部からの読み出しタイミングと、出力SAM部
への書き込みタイミングが、異なってしまうことがあ
る。勿論、この信号処理装置の前にフレームメモリなど
を用いて、タイミングのずれを吸収してしまうことは可
能だが、搭載するにはコスト高となる課題がある。

【００２７】フレームメモリを搭載しないでこの問題を
解決するには、入力SAM部からの読み出しリクエスト
と、出力SAM部からの書き込みリクエストとが出された
ときに、演算処理を中止して、そのリクエストに応えな
くてはならなかった。

【００２８】本発明はこのような状況に鑑みてなされた
ものであり、データを読み出したときに、１ライン前の
データの演算が終了していないとき、読み出したデータ
をメモリ内に一時保存を可能し、このデータを書き込ん
だ順に、読み出すことができるようにする（FIFO）もの
であり、低コスト化を可能にするものである。

【００２９】

【課題を解決するための手段】本発明のデータ演算装置
の制御部は、プログラムに対応して発生された、記憶部
にアクセスするためのアドレスを変更する変更手段と、
この変更手段におけるアドレスの変更を制御する制御情
報を、プログラムからの指令に対応して生成する生成手
段とを備えることを特徴とする。

【００３０】本発明のデータ演算装置においては、変更
手段が、プログラムに対応して発生された、記憶部にア
クセスするためのアドレスを変更し、生成手段が、変更
手段におけるアドレスの変更を制御する制御情報を、プ
ログラムからの指令に対応して生成する。

【００３１】

【発明の実施の形態】以下に本発明の実施の形態を説明
するが、特許請求の範囲に記載の発明の各手段と以下の
実施の形態との対応関係を明らかにするために、各手段
の後の括弧内に、対応する実施の形態（但し一例）を付
加して本発明の特徴を記述すると、次のようになる。但
し勿論この記載は、各手段を記載したものに限定するこ
とを意味するものではない。また、従来の場合と対応す
る部品には同一の符号を付してあり、その説明は適宣省
略する。

【００３２】請求項１に記載のデータ演算装置は、入力
されたデータを記憶する記憶部（例えば、図１１のデー
タメモリ部４）と、記憶部に記憶されたデータを演算す
る演算部（例えば、図１１の演算回路部５）と、記憶部
と演算部の動作をプログラムに対応して制御する制御部
（例えば、図１１のプログラム制御装置１）とを備える
データ演算装置において、制御部は、プログラムに対応
して発生された、記憶部にアクセスするためのアドレス
を変更する変更手段（例えば、図１のアドレス修飾回路
５５）と、変更手段におけるアドレスの変更を制御する
制御情報を、プログラムからの指令に対応して生成する
生成手段（例えば、図１のライトポート変換情報生成部
５２）とを備えることを特徴とする。

【００３３】請求項２に記載のデータ演算装置の変更手
段は、プログラムにより生成されたアドレスに、所定の
加算値を加算する加算手段（例えば、図２の加算器９
１）を備えることを特徴とする。

【００３４】請求項３に記載のデータ演算装置の生成手
段は、変更するアドレスの範囲を保持する第１の保持手
段（例えば、図２のレジスタ８０）と、加算値を保持す
る第２の保持手段（例えば、図２のレジスタ８４）と、
アドレスの変更の幅を保持する第３の保持手段（例え
ば、図２のレジスタ８１）と、アドレスの変更の回数を
保持する第４の保持手段（例えば、図２のレジスタ８
６）と、アドレスの変更の最大の回数を保持する第５の
保持手段（例えば、図２のレジスタ８２）とを備えるこ
とを特徴とする。

【００３５】請求項４に記載のデータ演算装置の生成手
段は、第２の保持手段により保持されている加算値、第
４の保持手段により保持されている変更の回数、または
第５の保持手段により保持されている変更の最大の回数
に基づいて、フラグを生成するフラグ生成手段（例え
ば、図１のフラグ生成回路５４）をさらに備え、プログ
ラムは、フラグに対応して生成手段を制御することを特
徴とする。

【００３６】図１は、本発明のデータ演算装置の構成例
を示している。プログラム制御装置１は、プログラムを
格納するプログラムメモリ５０と、そのプログラムメモ
リ５０に記憶されているプログラムに従って動くシーケ
ンサ５１と、データメモリ部４にアクセスするためのア
ドレスを変更するアドレス修飾回路５５乃至５７、およ
びこれらのアドレス修飾回路におけるアドレスの変更を
制御する情報を生成する、ライトポート変換情報生成部
５２とリードポート変換情報生成部５３から構成されて
いる。

【００３７】プログラムメモリ５０のフィールドには、
シーケンス制御フィールド、演算回路制御フィールド、
およびメモリアドレス制御フィールドといった制御機能
が割り当てられおり、この信号処理装置の全機能を制御
している。

【００３８】シーケンサ５１は、シーケンス制御フィー
ルドに記述されたコードに従って、アドレスのインクリ
メント、指定されたアドレスへのジャンプ、およびスタ
ックレジスタを使用してのサブルーチンなどの操作を行
う。

【００３９】演算回路制御フィールドは、要素プロセッ
サ２が、加減算、論理演算などの所望の演算を行えるよ
うに制御コードを記述する。

【００４０】メモリアドレス制御フィールドは、図１１
のデータメモリ部４の２リード１ライトのポートそれぞ
れのためのアドレスを生成する。

【００４１】プログラムメモリ５０は、アドレス修正回
路５５乃至５７、演算回路５、およびシーケンサ５２に
接続している。シーケンサ５１は、ライトポート変換情
報生成部５２、リードポート変換生成部５３、およびプ
ログラムメモリ５０に接続している。ライトポート変換
情報生成部５２は、アドレス修正回路５５に接続し、ア
ドレス修正回路５５は、データメモリ部４に接続されて
いる。リードポート変換情報生成部５３は、アドレス修
正回路５６，５７に接続し、アドレス修正回路５６，５
７は、データメモリ部４に接続されている。また、ライ
トポート変換情報生成部５２とリードポート変換情報生
成部５３は、フラグ生成回路５４にも接続され、フラグ
生成回路５４は、シーケンサ５１に接続されている。

【００４２】図２は、図１のライトポート変換情報生成
部５２とアドレス修飾回路５５の構成例を示している。
プログラムメモリ５０からのアドレスは、比較器９０、
加算器９１、およびセレクタ９２に入力される。比較器
９０は、前記アドレスと、特定範囲の上限と下限を保持
したレジスタ８０の値が入力される。この比較結果は、
セレクタ９２を制御する。加算器９１は、前記アドレス
と、加算値を保持するレジスタ８４の値が入力される。
この加算結果と、前記アドレスはセレクタ９２に入力さ
れ、セレクタ９２の選択結果は、データメモリ部４に出
力される。

【００４３】特定範囲のアドレス幅を保持するレジスタ
８１は、加算器８９に接続されている。加算器８９の加
算結果は、セレクタ８３に入力される。セレクタ８３に
は、前記加算結果の他に加算値を保持するレジスタ８４
の値と、０が入力されており、この選択結果は、レジス
タ８４に出力される。

【００４４】加算の最大回数を保持するレジスタ８２
は、比較器８７に接続されている。比較器８７の比較結
果は、セレクタ８５，８３を制御している。また、前記
比較結果は、加算器８８にも入力される。加算器８８の
加算結果は、セレクタ８５に入力される。セレクタ８５
には、前記加算結果の他に、加算回数を保持するレジス
タ８６の値と、０が入力されており、この選択結果は、
レジスタ８６に出力される。

【００４５】次に、図３のデータメモリ部４の使用領域
を説明する図を参照して、その動作について説明する。
いま、図３に示すように、各要素プロセッサ２のデータ
メモリ部４は、アドレス０からアドレス２５５までの領
域を有しており、この内のアドレス０乃至アドレス１５
の領域を特定領域とし、この特定領域を含む特定領域の
３倍の領域、すなわちアドレス０乃至アドレス４７の領
域をＦＩＦＯ領域として使用するものとする。このと
き、ライトポート変換情報生成部５２と、リードポート
変換情報生成部５３のレジスタ８０は、特定領域のアド
レスの上限としてアドレス１５が、また下限としてアド
レス０が設定される。そして、レジスタ８１には、特定
領域に幅である１６が設定される。さらにまた、特定領
域の３倍の領域をＦＩＦＯ領域とするので、レジスタ８
２には、アドレスの変更の最大の回数Ｎ_MAXとして３が
設定される。

【００４６】次に、プログラムメモリ５０に記憶されて
いるプログラムに従って、シーケンサ５１は、図４のフ
ローチャートに示す処理を実行する。最初にステップＳ
１において、リードポート変換情報生成部５３のレジス
タ８４に保持されている加算値Ｎ_RADDが０に初期設定さ
れ、ステップＳ２において、ライトポート変換情報生成
部５２のレジスタ８４に保持されている加算値Ｎ_WADDが
０に初期設定される。

【００４７】次に、ステップＳ３とステップＳ４におい
て、書込、読出のいずれかを実行するのかを判定する。
ステップＳ４において、書込を実行すると判定した場
合、ステップＳ５に進み、特定領域への書込であるか否
かを判定する。例えば、演算回路部５における演算が終
了しているタイミングにおいて、入力SAM部３から新た
なデータが転送されてきたとき、特定領域への書込を行
う必要がない。そこで、この場合には、ステップＳ６に
進み、プログラムメモリ５０は、所定のアドレス（この
アドレスとしては、ＦＩＦＯ領域のアドレスとして指定
されるアドレス０乃至アドレス４８の使用が禁止され
る。従って、アドレス４９乃至アドレス２５５のいずれ
かのアドレスとされる）が、比較器９０に入力される。
比較器９０は、入力されたアドレスとレジスタ８０に保
持されているアドレスとを比較する。入力されたアドレ
スは、レジスタ８０に保持されているアドレスの範囲外
のアドレスであるので、比較器９０は、セレクタ９２を
制御し、プログラムメモリ５０より供給されるアドレス
を選択させ、データメモリ部４に供給させる。その結
果、データメモリ部４のプログラムメモリ５０に指定さ
れたアドレスにデータが書き込まれる。

【００４８】一方、例えば、演算回路部５における演算
がまだ終了されていないタイミングにおいて、データメ
モリ部４に新たなデータを記憶する必要が生じた場合、
この新たなデータは、データメモリ部４のＦＩＦＯ領域
に一旦保持するようにする。この場合、ステップＳ５に
おいて、特定領域への書込であると判定される。この場
合、ステップＳ７に進み、フルフラグＦ_Fがオンされて
いるか否かが判定される。このフルフラグＦ_Fは、ＦＩ
ＦＯ領域にいっぱいにデータが記録されているときオン
され、空きがあるときオフされている（その処理の詳細
は、図５のフローチャートを参照して後述する）。

【００４９】そこで、フルフラグＦ_Fがオフしている場
合には、ステップＳ８に進み、シーケンサ５１は、書込
アドレスとして特定範囲のアドレス（すなわち、図３に
示すアドレス０乃至アドレス１５のいずれかのアドレ
ス）を出力する。このアドレスは、比較器９０において
レジスタ８０に保持されているアドレスと比較される。
いまの場合、プログラムメモリ５０より入力されたアド
レスは、レジスタ８０に保持されているアドレスの範囲
内のアドレスであるので、比較器９０は、セレクタ９２
を制御し、加算器９１の出力を選択させる。

【００５０】加算器９１には、プログラムメモリ５０の
出力するアドレスと、レジスタ８４に保持されている加
算値Ｎ_WADDが供給されている。ただし、いまの場合、加
算値Ｎ_WADDは０であるから、加算器９１は、プログラム
メモリ５０より供給されたアドレスに０を加算すること
になるので、結局、実質的には、プログラムメモリ５０
より供給されたアドレスが、そのままセレクタ９２によ
り選択され、データメモリ部４に供給される。その結
果、新たに入力されたデータが、例えば、アドレス０に
書き込まれる。

【００５１】次に、ステップＳ９に進み、シーケンサ５
１は、ライトポート変換情報生成部５２に対して書込イ
ンクリメントを指令する。この指令に対応して、後述す
るように、レジスタ８４の更新値Ｎ_WADDと、レジスタ８
６に保持されている変更回数Ｎ_WNの値が更新される（そ
の詳細については、図６のフローチャートを参照して後
述する）。

【００５２】次に、図５のフローチャートを参照して、
フルフラグの処理について説明する。この処理は、図１
におけるフラグ生成回路５４により、ライトポート変換
情報生成部５２の出力と、リードポート変換情報生成部
５３の出力に対応して行われる。

【００５３】最初に、ステップＳ３１において、ライト
ポート変換情報生成部５２のレジスタ８４に保持されて
いる書込時の加算値Ｎ_WADDが、リードポート変換情報生
成部５３のレジスタ８４に保持されている読出値の加算
値Ｎ_RADDからＷ_ADRを減算した値と等しいか否かが判定
される。いまの場合、Ｎ_WADDとＮ_RADDはいずれも０であ
るから、この条件は満足されない。そこで、この場合、
ステップＳ３３に進む。リードポート変換情報生成部５
３のレジスタ８６に保持されていている読出時の変更回
数Ｎ_RNが０であり、かつ、ライトポート変換情報生成部
５２のレジスタ８６に保持されている書込時の変更回数
Ｎ_WNが、レジスタ８２に保持されている最大変更回数Ｎ
_MAX−１と等しいか否かが判定される。いまの場合、Ｎ
_RNは０であるが、Ｎ_WNも０であり、Ｎ_MAX−１と等しく
ないので、ステップＳ３４に進み、フルフラグＦ_Fがオ
フされる。

【００５４】これに対して、ステップＳ３１において、
加算値Ｎ_WADDが、加算値Ｎ_RADDから１を減算した値と等
しいと判定された場合、または、ステップＳ３３におい
て、読出時の変更回数Ｎ_RNが０であり、かつ、書込時の
アドレス変更回数Ｎ_RNが、最大回数Ｎ_MAX−１と等しい
と判定された場合、ステップＳ３２に進み、フルフラグ
Ｆ_Fがオンされる。すなわち、これらの場合には、ＦＩ
ＦＯ領域のすべての領域にデータが書き込まれており、
空き領域が存在しないものとして、フルフラグＦ_Fがオ
ンされる。

【００５５】次に、図６のフローチャートを参照して、
書込インクリメント指令時の処理について説明する。こ
の処理は、シーケンサ５１から書込インクリメント指令
が出力されたとき、ライトポート変換情報生成部５２に
おいて実行される。

【００５６】最初にステップＳ４１において、比較器８
７は、レジスタ８６に保持されている書込時のアドレス
変更回数Ｎ_WNが、レジスタ８２に保持されている最大回
数Ｎ_MAX−１と等しいか否かを判定する。両者の値が等
しいと判定された場合、比較器８７は、ステップＳ４２
において、セレクタ８５を制御し、加算器８８の出力を
選択させる。加算器８８は、レジスタ８６に保持されて
いる変更回数Ｎ_WN（いまの場合、Ｎ_WN＝０）に値１を加
算し、出力する。セレクタ８５により、この加算器８８
の出力が選択され、レジスタ８６に転送されるので、結
局、レジスタ８６の書込時の変更回数Ｎ_WNが１だけイン
クリメントされることになる（いまの場合、Ｎ_WN＝１と
される）。

【００５７】比較器８７は、さらにセレクタ８３を制御
し、加算器８９の出力を選択し、レジスタ８４に転送
し、保持させる。加算器８９は、レジスタ８４に保持さ
れている書込時の加算値Ｎ_WADD（いまの場合、Ｎ_WADD＝
０）と、レジスタ８１に保持されている特定領域の幅Ｗ
_ADRとを加算し、出力する。その結果、レジスタ８４の
加算値Ｎ_WADDが、幅Ｗ_ADRだけインクリメントされる。
いまの場合、幅Ｗ_ADR＝１６であるので、加算値Ｎ_WADD
＝１６となる。この処理がステップＳ４３で行われる。

【００５８】ＦＩＦＯ領域への書込が、上述した場合と
同様にして、さらに２回行われ、合計２回行われると、
図６のステップＳ４２において、Ｎ_WN＝２とされ、ステ
ップＳ４３において、Ｎ_WADD＝３２とされる。このと
き、図５のフルフラグ処理のステップＳ３３において、
Ｎ_RN＝０であり、かつ、Ｎ_WN＝Ｎ_MAX（＝３）−１と判
定されるので、ステップＳ３２において、フルフラグＦ
_Fがオンさせれる。

【００５９】その結果、第３回目のＦＩＦＯ領域への書
込が指令された場合、図４のステップＳ７において、フ
ルフラグＦ_Fがオンであると判定され、ステップＳ１０
に進み、ＦＩＦＯ領域への書込が禁止される。

【００６０】一方、図６のステップＳ４１において、ラ
イトポート変換情報生成部５２のレジスタ８６に保持さ
れている書込時の加算回数Ｎ_WNが、レジスタ８２に保持
されている最大変更回数Ｎ_MAX−１と等しいと、比較器
８７で判定された場合、ステップＳ４４とステップＳ４
５において、比較器８７は、セレクタ８５とセレクタ８
３をそれぞれ制御し、０を選択させ、レジスタ８６とレ
ジスタ８４に転送させる。これにより、Ｎ_WN＝０とさ
れ、また、Ｎ_WADD＝０とされる。なお、このステップＳ
４１，Ｓ４４，Ｓ４５の処理は、後述するように、ＦＩ
ＦＯ領域の読出が行われ、フルフラグＦ_Fが一旦オフさ
れた後、再び、ＦＩＦＯ領域の書込が指令され、ＦＩＦ
Ｏ領域の書込が行われたとき、図４のステップＳ９で発
生される書込インクリメント指令に対応して実行され
る。

【００６１】以上の書込時におけるアドレス修飾回路５
５と、ライトポート変換情報生成部５２における処理を
簡単にまとめると、図７のフローチャートに示すように
なる。

【００６２】すなわち、最初にステップＳ６１におい
て、プログラムメモリ５０より入力されたメモリアドレ
スが、レジスタ８０に保持されている特定領域のアドレ
スと等しいか否かが判定され、等しくない場合には、ス
テップＳ６２に進み、比較器９０よりセレクタ９２を制
御し、プログラムメモリ５０の出力をそのまま選択させ
る。これに対して、ステップＳ６１において、プログラ
ムメモリ５０より入力されたメモリアドレスが、レジス
タ８０に保持しているアドレスと等しいと判定された場
合、ステップＳ６３に進み、比較器９０によりセレクタ
９２を制御し、加算器９１の出力を選択させる。その結
果、プログラムメモリ５０より入力されたメモリアドレ
スに、レジスタ８４に保持している加算値Ｎ_WADDを加算
した値が、セレクタ９２からデータメモリ部４に出力さ
れる。

【００６３】次に、図４のフローチャートの読出時の動
作について説明する。ステップＳ４において、データメ
モリ部４に保持されているデータを読み出す処理である
と判定された場合、ステップＳ１１に進み、プログラム
メモリ５０より入力された読出アドレスが、特定領域の
アドレスであるか否かが判定される。すなわち、アドレ
ス修飾回路５６の比較器９０において、プログラムメモ
リ５０より入力されたメモリアドレスが、リードポート
変換情報生成部５３のレジスタ８０に保持されているア
ドレスと一致するか否かが判定され、一致しない場合に
は、ステップＳ１２に進み、入力されたメモリアドレス
が、そのまま出力される処理が実行される。すなわち、
比較器９０は、セレクタ９２を制御し、プログラムメモ
リ５０より入力されたメモリアドレスを選択させ、デー
タメモリ部４に出力させる。これにより、データメモリ
部４のアドレス４９乃至アドレス２５５のいずれかに記
憶されているデータが読み出される。

【００６４】一方、ステップＳ１１において、プログラ
ムメモリ５０より入力されたメモリアドレスが、リード
ポート変換情報生成部５３のレジスタ８０に保持されて
いる特定領域のアドレスと等しいと判定された場合、ス
テップＳ１３に進み、シーケンサ５１は、エンプティフ
ラグＦ_Eがオンしているか否かが判定される。エンプテ
ィフラグの処理については、図８のフローチャートを参
照して後述するが、このエンプティフラグＦ_Eは、ＦＩ
ＦＯ領域にデータが全く記録されていないときオンさ
れ、記録されているときオフされる。エンプティフラグ
Ｆ_Eがオンされている場合、ＦＩＦＯ領域は空であり、
データが何も記録されていないので、ステップＳ１６に
進み、読出禁止処理が実行される。

【００６５】これに対して、ステップＳ１３において、
エンプティフラグＦ_Eがオフされていると判定された場
合、ＦＩＦＯ領域にデータが記録されていることになる
ので、ステップＳ１４に進み、プログラムメモリ５０
は、読出アドレスとして、特定領域のアドレス（アドレ
ス０乃至アドレス１５）を出力する。アドレス修飾回路
５６の比較器９０は、このアドレスとリードポート５３
のレジスタ８０に保持されている特定領域のアドレスと
を比較し、両者が一致すると判定するので、セレクタ９
２を制御し、加算器９１の出力を選択させる。その結
果、リードポート５３のレジスタ８４に保持されている
加算値Ｎ_RADDが、プログラムメモリ５０より入力された
読出アドレスに加算されて、データメモリ部４に出力さ
れる。ただし、いまの場合、Ｎ_RADD＝０であるので、プ
ログラムメモリ５０より入力された読出アドレスが、そ
のままデータメモリ部４に供給される。その結果、特定
領域に記録されているデータの読出が行われる。

【００６６】次にステップＳ１５に進み、シーケンサ５
１は、読出インクリメントを指令する。この読出インク
リメント指令時の処理の詳細は、図９のフローチャート
を参照して後述するが、リードポート５３のレジスタ８
４の加算値Ｎ_RADDと、レジスタ８６に保持されている読
出時のアドレス変更回数Ｎ_RNがインクリメントされる。

【００６７】次に、図１８のフローチャートを参照し
て、エンプティフラグ処理について説明する。この処理
は、フラグ生成回路５４が、ライトポート変換情報生成
部５２の出力と、リードポート変換情報生成部５３の出
力とをモニタして、適宜行うものである。

【００６８】最初にステップＳ７１において、リードポ
ート変換情報生成部５３のレジスタ８４に保持されてい
る加算値Ｎ_RADDと、ライトポート変換情報生成部５２の
レジスタ８４に保持されている加算値Ｎ_WADDの値が等し
いか否かが判定される。両者が等しい場合、ステップＳ
７２に進み、エンプティフラグＦ_Eがオンされ、両者が
等しくない場合、ステップＳ７３に進み、エンプティフ
ラグＦ_Eがオフされる。例えば、初期状態においては、
加算値Ｎ_RADDとＮ_WADDはいずれも０とされるので、エン
プティフラグＦ_Eがオンされることになる。

【００６９】次に、図９のフローチャートを参照して、
読出インクリメント指令が出力された場合の処理につい
て説明する。この処理は、図４のステップＳ１５におい
て、シーケンサ５１が、読出インクリメント指令を出力
したとき、リードポート変換情報生成部５３において実
行される。

【００７０】最初に、ステップＳ８１において、リード
ポート変換情報生成部５３のレジスタ８６に保持されて
いる変更回数Ｎ_RNが、レジスタ８０に保持されている最
大回数Ｎ_MAX−１と等しいか否かが判定され、等しくな
いと判定された場合、ステップＳ８２に進み、Ｎ_RNを１
だけインクリメントする処理が実行される。

【００７１】すなわち、比較器８７は、レジスタ８６に
保持されている変更回数Ｎ_RNと、レジスタ８０に保持さ
れている最大回数Ｎ_MAXと比較し、両者が等しくないと
判定された場合、セレクタ８５を制御し、加算器８８の
出力を選択し、レジスタ８６に転送し、保持させる。加
算器８８は、レジスタ８６に保持されている回数Ｎ_RNに
１を加算して出力するので、結局、レジスタ８６の加算
回数Ｎ_RNが、１だけインクリメントされることになる。

【００７２】次に、ステップＳ８３に進み、リードポー
ト５３の変換情報生成部５３のレジスタ８４に保持され
ている加算値Ｎ_RADDを、レジスタ８１に保持されている
幅Ｗ_ADRだけインクリメントする処理が実行される。す
なわち、比較器８７は、Ｎ_RN＝Ｎ_MAX−１が成立しない
とき、セレクタ８３を制御し、加算器８９の出力を選択
させ、レジスタ８４に転送し、保持させる。加算器８９
は、レジスタ８４に保持されている加算値Ｎ_WADDに、レ
ジスタ８１に保持されている幅Ｗ_ADRを加算して出力す
るので、結局レジスタ８４に保持されている加算値Ｎ
_RADDが、幅Ｗ_ADRだけインクリメントされることにな
る。

【００７３】すなわち、ＦＩＦＯ領域から１回の読出が
指令されたとき、Ｎ_RN＝１とされ、Ｎ_RADD＝Ｗ_ADR＝１
６とされる。２回目の読出が完了した時点においては、
Ｎ_RN＝２となり、Ｎ_RADD＝３２となる。

【００７４】第３回目のＦＩＦＯ領域からの読出が指令
された場合には、ステップＳ８１において、Ｎ_RN＝Ｎ
_MAX（＝３）−１と判定される。この場合、ステップＳ
８４に進み、Ｎ_RN＝０とされ、ステップＳ８５におい
て、Ｎ_RADD＝０とされる。

【００７５】すなわち、リードポート変換情報生成部５
３の比較器８７は、レジスタ８６に保持されている変更
回数Ｎ_RNの値と、レジスタ８２に保持されている最大回
数Ｎ_MAX−１が等しい場合、セレクタ８５とセレクタ８
３を制御し、それぞれ０を選択して、レジスタ８６とレ
ジスタ８４に転送し、記憶させる。

【００７６】なお、ＦＩＦＯ領域への書込が２回しか行
われておらず、２回読出が行われたような場合、リード
ポート変換情報生成部５３のレジスタ８４に保持されて
いる加算値Ｎ_RADDと、ライトポート変換情報生成部５２
のレジスタ８４に保持されている加算値Ｎ_WADDが等しく
なるので、図８のステップＳ７１からステップＳ７２に
進み、エンプティフラグＦ_Eがオンされる。その結果、
図２のステップＳ１３からステップＳ１６に進み、それ
以降の読出が禁止される。

【００７７】以上の読出時におけるアドレス修飾回路５
６と、リードポート変換情報生成部５３における処理を
まとめると、図１０のフローチャートに示すようにな
る。

【００７８】すなわち、最初にステップＳ９１におい
て、プログラムメモリ５０より入力されたメモリアドレ
スが、レジスタ８０に保持されている特定領域のアドレ
スであるか否かが判定され、特定領域のアドレスでない
と判定された場合、ステップＳ９２に進み、セレクタ９
２により、プログラムメモリ５０からのメモリアドレス
が選択され、そのままデータメモリ４に供給される。こ
れに対して、プログラムメモリ５０より入力されたメモ
リアドレスが、レジスタ８０に保持している特定領域の
アドレスであると判定された場合、ステップＳ９３にお
いて、セレクタ９２や加算器９１の出力を選択し、プロ
グラムメモリ５０より入力されたメモリアドレスにレジ
スタ８４に保持されている加算値Ｎ_RADDを加算したアド
レスをデータメモリ部４に出力する。

【００７９】なお、データメモリ部４は、２個のリード
ポートを有しているので、図１のプログラム制御装置１
は、アドレス修飾回路５６以外にアドレス修飾回路５７
を有しているが、その動作は、アドレス修飾回路５６に
おける場合と同様であるので、その説明は省略する。

【００８０】以上のように、プログラム制御装置１に、
プログラムメモリ５０とシーケンサ５１以外に、ハード
的にライトポート変換情報生成部５２、リードポート変
換情報生成部５３、フラグ生成回路５４、アドレス修飾
回路５５乃至５７を設けるようにしたので、プログラム
メモリ５０に記憶するプログラムの作成に手間がかかる
ようなことが防止される。

【００８１】

【発明の効果】以上の如く、請求項１に記載のデータ演
算装置によれば、プログラムに対応して発生されたアド
レスを、プログラムからの指令に対応して生成した制御
情報に対応して変更するようにしたので、プログラムの
記述が複雑になることが防止される。

【図面の簡単な説明】

【図１】本発明を適用したデータ演算装置の構成例を示
すブロック図である。

【図２】図１のライトポート変換情報生成部５２とアド
レス修飾回路５５の構成例を示すブロック図である。

【図３】図１のデータメモリ部４の使用領域を説明する
図である。

【図４】図１のシーケンサ５１における処理を説明する
フローチャートである。

【図５】図１のフラグ生成回路５４のフルフラグ生成処
理を説明するフローチャートである。

【図６】図２のライトポート変換情報生成部５２の書込
インクリメント指令時の動作を説明するフローチャート
である。

【図７】図２のアドレス修飾回路５５とライトポート変
換情報生成部５２の書込時の動作を説明するフローチャ
ートである。

【図８】図１のフラグ生成回路５４のエンプティフラグ
生成処理を説明するフローチャートである。

【図９】図２のアドレス修飾回路５６と、リードポート
変換情報生成部５３の読出インクリメント指令時の動作
を説明するフローチャートである。

【図１０】図２のアドレス修飾回路５６とリードポート
変換情報生成部５３の読出時の動作を説明するフローチ
ャートである。

【図１１】従来のデータ演算装置の構成例を示すブロッ
ク図である。

【図１２】図１１の演算回路部５の構成例を示すブロッ
ク図である。

【符号の説明】

５０プログラムメモリ，５１シーケンサ，５２
ライトポート変換生成部（生成手段），５３リー
ドポート変換生成部（生成手段），５４フラグ生成
回路，５５乃至５７アドレス修飾回路（変更手
段），８０乃至８２，８４，８６レジスタ（保持手
段），８３，８５，９２セレクタ（選択手段），
８７，９０比較器（比較手段），８８，８９，９１
加算器（加算手段）

Claims

【特許請求の範囲】

【請求項１】入力されたデータを記憶する記憶部と、前記記憶部に記憶されたデータを演算する演算部と、前記記憶部と演算部の動作をプログラムに対応して制御
する制御部とを備えるデータ演算装置において、前記制御部は、前記プログラムに対応して発生された、前記記憶部にア
クセスするためのアドレスを変更する変更手段と、前記変更手段におけるアドレスの変更を制御する制御情
報を、前記プログラムからの指令に対応して生成する生
成手段とを備えることを特徴とするデータ演算装置。
【請求項２】前記変更手段は、前記プログラムにより
生成されたアドレスに、所定の加算値を加算する加算手
段を備えることを特徴とする請求項１に記載のデータ演
算装置。
【請求項３】前記生成手段は、変更する前記アドレスの範囲を保持する第１の保持手段
と、前記加算値を保持する第２の保持手段と、前記アドレスの変更の幅を保持する第３の保持手段と、前記アドレスの変更の回数を保持する第４の保持手段
と、前記アドレスの変更の最大の回数を保持する第５の保持
手段とを備えることを特徴とする請求項２に記載のデー
タ演算装置。
【請求項４】前記生成手段は、前記第２の保持手段に
より保持されている加算値、前記第４の保持手段により
保持されている変更の回数、または前記第５の保持手段
により保持されている変更の最大の回数に基づいて、フ
ラグを生成するフラグ生成手段をさらに備え、前記プログラムは、前記フラグに対応して前記生成手段
を制御することを特徴とする請求項３に記載のデータ演
算装置。