JPH1115801A

JPH1115801A - データ演算装置および方法、並びに伝送媒体

Info

Publication number: JPH1115801A
Application number: JP16707697A
Authority: JP
Inventors: Masuyoshi Kurokawa; 益義黒川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-06-24
Filing date: 1997-06-24
Publication date: 1999-01-22

Abstract

(57)【要約】【課題】データ演算装置の処理を容易にする。【解決手段】Ｎ個のプロセッサエレメント１５のう
ち、第１番目のプロセッサエレメント１５にセレクタ６
０Ａを設置し、第Ｎ番目のプロセッサエレメント１５に
セレクタ６０Ｂを設置する。セレクタ６０Ａには、第１
番目のプロセッサエレメント１５のデータメモリ１２の
データと、数値０および数値１が供給され、セレクタ６
０Ｂには、第Ｎ番目のプロセッサエレメント１５のデー
タメモリ１２のデータと、数値０および数値１が供給さ
れており、プログラム制御回路１７は、セレクタ６０Ａ
およびセレクタ６０Ｂのデータを選択して出力させるこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ演算装置お
よび方法、並びに伝送媒体に関し、特に、SIMD並列制御
を行う場合に用いて好適なデータ演算装置および方法、
並びに伝送媒体に関する。

【０００２】

【従来の技術】従来のデータ演算装置としては、特願平
07-230743号に開示されたものや、IEEE（The Institute
of Electrical and Electronics Engineers, Inc.）19
90 CUSTOM INTEGRATED CIRCUITS CONFERENCE ,P17. 3.1
に記載のSVP(Serial Video Processsor)と呼ばれるプ
ロセッサがある。このSVPは、映像信号をリアルタイム
でデジタル処理するプロセッサで、１０２４個のプロセ
ッサを１チップに収めたものである。そしてこのSVP
は、SIMD（Single Instruction stream/Multiple Datas
tream）構造で、水平走査線の画素データを並列処理可
能である。ここで、SIMDとは、コンピュータのデータ処
理方式の１つで、データは異なるが、同一の仕事を同時
処理するものである。

【０００３】図１２は、このような従来のデータ演算装
置の一構成例を示している。このデータ演算装置は、上
述のSIMD制御並列プロセッサである。このデータ演算装
置において、入力シリアルアクセスメモリ１１、データ
メモリ１２、演算回路１３、および、出力シリアルアク
セスメモリ１４は、リニアアレイ（直線配列）型に並列
化されたプロセッサエレメント群を構成している。これ
らのプロセッサエレメント１５は、プログラム制御回路
１７が有する１つのプログラムに従って、連動して制御
される。プログラムメモリ１８は、各種回路を制御する
ためのプログラムを記憶しており、プログラム制御回路
１７に供給するようになされている。

【０００４】プログラム制御回路１７は、プログラムメ
モリ１８のアドレスを制御するシーケンス制御回路を内
蔵し、プログラムメモリ１７に記憶されているプログラ
ムに従って、プログラムメモリ１８のアドレスを更新し
ていくとともに、各種制御信号を発生して、各種回路を
制御する。

【０００５】なお、入力シリアルアクセスメモリ１１、
データメモリ１２、出力シリアルアクセスメモリ１４
は、主にメモリで構成されいる。図１２の装置において
は、これらのメモリのためのロウ(ROW)アドレスデコー
ダは、プログラム制御回路１７に含まれているものとす
る。また、データメモリ１２は、２リード、１ライトの
３ポートを有しているメモリであり、データの書き込み
または読み出しのためのビット線は、この場合は縦に走
っており、このビット線端に演算回路１３が接続されて
いる。

【０００６】並列化されたプロセッサエレメント１５
（単一エレメント分）は、図において斜線で示した部分
に対応し、複数のプロセッサエレメント１５が、図中に
おいて横方向に配列されている。即ち、図の斜線の部分
だけで、１つのプロセッサに対応する構成要素を有して
いる。なお、要素演算回路１６は、演算回路１３の単一
エレメント分の回路である。

【０００７】図１３は、単一エレメント分のデータメモ
リ１２および要素演算回路１６の一構成例を示してい
る。各プロセッサエレメントにおける演算の際に、自ら
に割り当てられたデータ以外に、近傍のプロセッサエレ
メント１５に割り当てられたデータを用いて演算を行う
場合がある。そのため、データメモリ１２には、セレク
タ７０およびセレクタ７１が設けられており、隣接した
プロセッサエレメント１５のデータメモリに供給されて
いるデータを、プログラム制御回路１７の制御により適
宜読み出すことができるようになされている。

【０００８】例えば、セレクタ７０には、図に示されて
いるデータメモリ１２のデータと、左側および右側に隣
接している図示せぬプロセッサエレメント１５のデータ
メモリ１２のデータが供給されている。この３つの入力
のうちの１つが、プログラム制御回路１７の制御により
選択されて、セレクタ８０およびセレクタ８１に供給さ
れる。また、セレクタ７１についても同様である。

【０００９】ただし、プロセッサエレメント１５のう
ち、左端および右端のプロセッサエレメント１５は、そ
の片側にだけにしか、隣接しているデータメモリ１２が
存在しないため、例えば、各プロセッサエレメント１５
における演算の際に、左側に隣接したデータメモリ１２
のデータを読み出すような制御が行われたとき、左端の
プロセッサエレメント１５は、その左側からデータを読
み出すことはできない。そのため、その場合の入力デー
タとして、０または１を固定しておくことが考えられ
る。

【００１０】セレクタ７０からのデータは、セレクタ８
０を介してレジスタ８４に供給されるとともに、セレク
タ８１を介してレジスタ８５に供給される。セレクタ７
１からのデータは、セレクタ８２を介してレジスタ８６
に供給される。セレクタ８０は、予め設定されている値
１または０、データメモリ１２からのデータ、およびレ
ジスタ８４から帰還されるデータの中から、１つのデー
タを選択し、レジスタ８４に供給するようになされてい
る。また、レジスタ８７は、フルアダー９１からセレク
タ８３を介して供給されるキャリーオーバーのデータを
保持するようになされている。

【００１１】論理積回路８８は、レジスタ８４とレジス
タ８５に保持されているデータの論理積を演算するよう
になされている。排他的論理和回路８９は、論理積回路
８８の出力と、プログラム制御回路１７から供給される
データとの排他的論理和を演算し、その演算結果をフル
アダー９１に供給している。フルアダー９１は、さらに
レジスタ８６とレジスタ８７とに保持されているデータ
が供給されている。フルアダー９１は、これらの３つの
入力の加算を行い、その演算の結果生成された和（su
m）とキャリーオーバーとを、セレクタ９２に出力する
ようになされている。このうちキャリーオーバーはセレ
クタ８３にも供給されている。

【００１２】セレクタ９０はレジスタ８４の値によっ
て、排他的論理和回路８９、レジスタ８６から供給され
るデータを選択し、セレクタ９２に出力している。セレ
クタ９２は、プログラム制御回路１７の制御信号によ
り、セレクタ９０の入力、フルアダー９１からの２つの
入力の、合計３つの入力のうちのいずれか１つを選択
し、データメモリ１２に出力している。セレクタ９３
は、プログラム制御回路１７からの信号により制御さ
れ、レジスタ８５および論理積回路８８の値を選択す
る。

【００１３】例えば、プログラム制御回路１７からの信
号により、セレクタ９３を制御し、データメモリ１２に
より供給されレジスタ８５に保持されているデータが排
他的論理和回路８９を介して、フルアダー９１に入力さ
れる。フルアダー９１は、排他的論理和回路８９より入
力されるデータ（レジスタ８５から供給されたデー
タ）、データメモリ１２より供給され、レジスタ８６に
保持されたデータ、およびレジスタ８７に保持されてい
る前回の演算時に発生したキャリーオーバーのデータを
加算し、その加算結果と、新たに生成したキャリーオー
バーのデータをセレクタ９２に出力する。キャリーオー
バーはまた、レジスタ８７に供給され、保持される。

【００１４】また、プログラム制御回路１７は、セレク
タ９２を制御して、フルアダー９１の出力するキャリー
オーバーを選択し、データメモリ１２に出力させること
ができる。あるいはまた、セレクタ９０で排他的論理和
回路８９またはレジスタ８６から供給されたデータの一
方を選択し、これをさらにセレクタ９２で選択させて、
データメモリ１２に供給することができる。

【００１５】プログラム制御回路１７は、論理積回路８
８より出力されるデータの論理を反転して、フルアダー
９１に供給したいとき、排他的論理和回路８９の一方の
入力に論理１を出力する。このようにすると、排他的論
理和回路８９は、論理積回路８８より論理１が出力され
たとき、論理０を出力し、論理積回路８８より論理０が
入力されたとき、論理１を出力することがきる。

【００１６】また、プログラム制御回路１７は、新たに
入力されたデータと、前回のデータとの論理積を演算さ
せる場合には、セレクタ８０にレジスタ８４の保持して
いるデータを再び選択させる。こうすることで、レジス
タ８５に次のデータが保持されるので、論理積回路８８
には、現在のデータと直前のデータとが入力され、その
論理積が演算される。セレクタ８０によるレジスタ８４
の出力の選択を繰り返すことにより、新たな入力データ
と過去の入力データの演算が可能となる。

【００１７】以上のようにして１水平走査期間に割り当
てられている演算が終了すると、その水平走査期間のう
ちに、その水平走査期間に演算したデータは、出力シリ
アルアクセスメモリ１４に転送される。

【００１８】このように、１水平走査期間のうちに、入
力シリアルアクセスメモリ１１に蓄積された入力データ
のデータメモリ１２への転送、演算回路１３による演
算、および、出力シリアルアクセスメモリ１４へのデー
タの転送が、ビットを単位とするSIMD制御プログラムに
従って実行される。そして、この処理は、水平走査期間
を単位として、順次繰り返される。

【００１９】そして、出力シリアルアクセスメモリ１４
に転送された出力データは、さらに次の水平走査帰線期
間において、出力シリアルアクセスメモリ１４から出力
される。

【００２０】以上のように、入力データを入力シリアル
アクセスメモリ１１に取り込む入力処理、プログラム制
御回路１７による、入力シリアルアクセスメモリ１１に
蓄積された入力データのデータメモリ１２への転送、演
算回路１３による演算、および、出力シリアルアクセス
メモリ１４への出力データの転送の演算処理、並びに、
出力データを出力シリアルアクセスメモリ１４から読み
出す出力処理の３つの処理が、各プロセッサエレメント
１５の各入力データに対して行われる。なお、これらの
３つの処理は、画像信号の１水平走査期間を単位とする
パイプライン処理として実行される。すなわち、データ
演算装置において、割り当てられた１水平走査期間分の
画素データに対して、３つの処理が一括して行われてい
る。

【００２１】このようなデータ演算装置において、間引
きフィルタ演算、補間フィルタ演算などを行うような場
合は、画素データ毎に異なる演算、あるいは、異なる係
数での演算が必要とされる。そのため、各プロセッサエ
レメント１５ごとに、その位置を示す情報となる番号を
付し、さらに、所定の演算および所定の係数を選択させ
るためのフラグを生成し、所定の番号が付されたプロセ
ッサエレメント１５毎に、フラグを用いて所定の演算を
行う。このような演算は、プログラムメモリ１８におけ
るプログラムをそのように規定し、プログラム制御回路
１７が、そのプログラムに基づいて制御することによっ
て可能となる。

【００２２】

【発明が解決しようとする課題】しかしながら、SIMD制
御のもとでは各プロセッサエレメント１５毎に番号を付
し、フラグを生成する処理は困難である課題があった。

【００２３】また、前述したように、隣接したプロセッ
サエレメント１５間のデータの授受において、左右両端
のプロセッサエレメント１５は、外側からデータを得る
ことができない。そこで、この場合における入力データ
として、０または１を固定しておくと、両端のプロセッ
サエレメントのＤＣゲインが変動してしまう。そのた
め、両端のプロセッサエレメント１５のデータを繰り返
して入力するなどの処理などが考えられる。しかしなが
ら、その分の処理を必要とし、プログラムのステップが
増加する課題があった。

【００２４】本発明は、このような状況に鑑みてなされ
たものであり、データ演算装置の処理を容易にすること
を目的とする。

【００２５】

【課題を解決するための手段】請求項１に記載のデータ
演算装置は、各プロセッサエレメントの動作を制御する
制御手段と、Ｎ個のプロセッサエレメントのうちの、第
１番目または第Ｎ番目のプロセッサエレメントの記憶手
段のデータと、数値０および数値１が供給され、制御手
段による制御に対応して、そのいずれかを選択する選択
手段とを備え、制御手段は、各プロセッサエレメントが
隣接したプロセッサエレメントの記憶手段からデータを
読み出す場合に、第１番目または第Ｎ番目のプロセッサ
エレメントが選択手段によって選択されたデータを読み
出すように制御することを特徴とする。

【００２６】請求項３に記載のデータ演算方法は、各プ
ロセッサエレメントの動作を制御する制御ステップと、
Ｎ個のプロセッサエレメントのうちの、第１番目または
第Ｎ番目のプロセッサエレメントの記憶手段のデータ
と、数値０および数値１が入力され、制御ステップにお
ける制御に対応して、そのいずれかを選択する選択ステ
ップとを備え、各プロセッサエレメントが隣接したプロ
セッサエレメントの記憶手段からデータを読み出す場合
に、第１番目または第Ｎ番目のプロセッサエレメントが
選択ステップで選択されたデータを読み出すように制御
することを特徴とする。

【００２７】請求項４に記載の伝送媒体は、各プロセッ
サエレメントの動作を制御する制御ステップと、Ｎ個の
プロセッサエレメントのうちの、第１番目または第Ｎ番
目のプロセッサエレメントの記憶手段のデータと、数値
０および数値１が入力され、制御ステップにおける制御
に対応して、そのいずれかを選択する選択ステップとを
有するコンピュータプログラムを伝送することを特徴と
する。

【００２８】請求項１に記載のデータ演算装置、請求項
３に記載のデータ演算方法、および請求項４に記載の伝
送媒体においては、Ｎ個のプロセッサエレメントのうち
の、第１番目または第Ｎ番目のプロセッサエレメントの
記憶手段のデータと、数値０および数値１のいずれかが
選択される。そして、各プロセッサエレメントが隣接し
たプロセッサエレメントに記憶されているデータを読み
出す場合に、第１番目または第Ｎ番目のプロセッサエレ
メントが選択されたデータを読み出すように制御する。
例えば、各プロセッサエレメントが左隣のプロセッサエ
レメントの記憶手段からデータを読み出すときに、第１
番目のプロセッサエレメントは、選択された数値０を読
み出すことができる。

【００２９】

【発明の実施の形態】以下に本発明の実施の形態を説明
するが、特許請求の範囲に記載の発明の各手段と以下の
実施の形態との対応関係を明らかにするために、各手段
の後の括弧内に、対応する実施の形態（但し一例）を付
加して本発明の特徴を記述すると、次のようになる。但
し勿論この記載は、各手段を記載したものに限定するこ
とを意味するものではない。

【００３０】請求項１に記載のデータ演算装置は、各プ
ロセッサエレメントの動作を制御する制御手段（例え
ば、図１のプログラム制御回路１７）と、Ｎ個のプロセ
ッサエレメントのうちの、第１番目または第Ｎ番目のプ
ロセッサエレメントの記憶手段のデータと、数値０およ
び数値１が入力され、制御手段による制御に対応して、
そのいずれかを選択する選択手段（例えば、図１のセレ
クタ６０Ａ、６０Ｂ）とを備え、制御手段は、各プロセ
ッサエレメントが隣接したプロセッサエレメントの記憶
手段からデータを読み出す場合に、第１番目または第Ｎ
番目のプロセッサエレメントが選択手段によって選択さ
れたデータを読み出すように制御することを特徴とす
る。

【００３１】図１は、本発明のデータ演算装置の一構成
例を示すブロック図であり、図１２に示した場合と対応
する部分には同一の符号が付されており、その説明は適
宜省略する。この構成例において、データ演算装置は、
Ｎ個のプロセッサエレメント１５により構成されてい
る。図の左端のプロセッサエレメント１５を第１番目と
し、右端のプロセッサエレメント１５を第Ｎ番目とする
と、セレクタ６０Ａは、第１番目のプロセッサエレメン
ト１５に対して設置され、セレクタ６０Ｂは、第Ｎ番目
のプロセッサエレメント１５に対して設置されている。
このセレクタ６０Ａおよびセレクタ６０Ｂの詳細な説明
は、図２および図３を用いて後述する。その他の構成
は、図１２における場合と同様である。

【００３２】次に、図１のデータ演算装置の動作につい
て説明する。入力データ（１画素分の画像データ）は、
プログラム制御回路１７からの制御信号により、入力シ
リアルアクセスメモリ１１に供給される。このデータ
は、第１番目のプロセッサエレメント１５から第Ｎ番目
のプロセッサエレメント１５に向けて順次移動するの
で、入力データは、第１番目のプロセッサエレメント１
５の入力シリアルアクセスメモリ１１のセルから、第Ｎ
番目のプロセッサエレメント１５の入力シリアルアクセ
スメモリ１１のセルに順次供給される。このような入力
動作は、水平走査期間毎に繰り返される。

【００３３】プログラム制御回路１７は、このようにし
て画像信号の１水平走査期間分のデータが入力シリアル
アクセスメモリ１１に蓄積されるごとに、プログラムメ
モリ１８に格納されているプログラムに従って入力シリ
アルアクセスメモリ１１、データメモリ１２、演算回路
１３、および出力シリアルアクセスメモリ１４を以下の
ようにSIMD制御して処理を実行する。この処理はSIMD制
御であるから、以下の動作は、全プロセッサエレメント
１５において並列して同様に実行される。

【００３４】入力シリアルアクセスメモリ１１に蓄積さ
れた１水平走査期間分の入力データは、次の水平走査帰
線期間において、必要に応じて入力シリアルアクセスメ
モリ１１からデータメモリ１２へ転送される。プログラ
ム制御回路１７は、プログラムに応じて、各プロセッサ
エレメント１５の要素演算回路１６に、各々のデータメ
モリ１２に保持されているデータを供給する。そのデー
タに対して算術演算あるいは論理演算を行わせる。そし
て、その演算結果は、データメモリ１２の所定のアドレ
スに書き込まれる。

【００３５】ここで、図２は、Ｎ個のプロセッサエレメ
ント１５の、データメモリ１２ー１乃至１２ーＮおよび要
素演算回路１６ー１乃至１６ーＮの一構成例を示してい
る。データメモリ１２-１乃至１２ーＮと、各要素演算回
路１６ー１乃至１６ーＮとの間に設けられているセレクタ
７０ー１乃至７０ーＮ、およびセレクタ７１ー１乃至７１ー
Ｎは、自分自身に対応するものと、左右に隣接している
ものとを含め、合計３つのプロセッサエレメント１５の
データメモリ１２のデータが入力されており、図１のプ
ログラム制御回路１７の制御によって、そのうちの１つ
を選択して、各要素演算回路１６に供給するようになさ
れている。

【００３６】ここで、Ｎ個のプロセッサエレメント１５
のうち、第１番目のプロセッサエレメント１５および第
Ｎ番目のプロセッサエレメント１５は、隣接しているプ
ロセッサエレメント１５が、片側にしか存在していな
い。そのため他方からの入力として、第１番目のプロセ
ッサエレメント１５のセレクタ７０ー１およびセレクタ
７１ー１には、セレクタ６０Ａが接続されており、第Ｎ
番目のプロセッサエレメント１５のセレクタ７０ーＮお
よびセレクタ７１ーＮには、セレクタ６０Ｂが接続され
ている。このようにすることにより、例えば、各プロセ
ッサエレメント１５が、左側に隣接しているプロセッサ
エレメント１５のデータメモリ１２のデータを読み出す
ように制御された場合に、第１番目のプロセッサエレメ
ント１５は、セレクタ６０Ａからデータを読み出すよう
にできる。

【００３７】セレクタ６０Ａには、数値０、数値１、お
よびデータメモリ１２ー１のデータが入力されており、
図１のプログラム制御回路１７の制御により、そのうち
の１つが選択され、セレクタ７０ー１およびセレクタ７
１ー１に供給される。セレクタ６０Ｂには、数値０、数
値１、およびデータメモリ１２ーＮのデータが入力され
ており、セレクタ６０Ａと同様に制御される。例えば、
第１番目のプロセッサエレメント１５および第Ｎ番目の
プロセッサエレメント１５において、同一データを繰り
返し用いて演算を行う場合に、セレクタ６０Ａおよびセ
レクタ６０Ｂに同一データを再入力しておき、次の演算
に用いることができる。

【００３８】図３は、第１番目のプロセッサエレメント
１５のデータメモリ１２ー１および要素演算回路１６ー１
の一構成例を示しており、図１３に示した場合と対応す
る部分には同一の符号が付してあり、その説明は適宜省
略する。この構成例において、セレクタ７０ー１および
セレクタ７１ー１には、データメモリ１２ー１のデータ、
右側に隣接しているプロセッサエレメント１５（図示せ
ず）のデータ、およびセレクタ６０Ａのデータが入力さ
れている。セレクタ７０ー１およびセレクタ７１ー１にお
いて選択されたデータは、要素演算回路１６ー１に供給
され、他のプロセッサエレメント１５の要素演算回路１
６と共通した制御により演算が行われる。

【００３９】ところで、各プロセッサエレメント１５に
おいて異なる処理を行う場合は、選択される可能性のあ
る全ての処理を、あらかじめ全プロセッサエレメント１
５に実行させ、それぞれの結果を、各プロセッサエレメ
ント１５のデータメモリ１２に格納しておき、あらかじ
め生成されたフラグをレジスタ８４に保持し、このフラ
グによって、各プロセッサエレメント１５のデータメモ
リ１２に格納されている演算結果の中から所定のものを
選択し出力する。

【００４０】さらに、各プロセッサエレメント１５毎
に、異なる係数を用いて演算を行う場合においても、同
様に、選択される可能性のある係数を生成し、データメ
モリ１２に格納しておき、フラグによって選択された係
数を用いて演算を行う。このフラグおよび係数が、外部
で生成され、供給される場合は、入力シリアルアクセス
メモリ１１から取り込み、データメモリ１２に格納して
おき、適宜読み出して用いるようにしてもよい。本発明
のデータ演算装置においては、プログラムメモリ１８の
プログラムに基づいて、プログラム制御回路１７がデー
タ演算装置を制御することにより、フラグおよび係数を
生成するものとする。

【００４１】図４は、各プロセッサエレメント１５に、
第１番目のプロセッサエレメント１５を区別するフラグ
を与える場合の処理を説明するフローチャートである。
まず、ステップＳ１０１において、プログラム制御回路
１７は、各プロセッサエレメント１５のデータメモリ１
２に、作業用アドレスを確保する。続いて、ステップＳ
１０２において、プログラム制御回路１７は、各プロセ
ッサエレメント１５のデータメモリ１２の作業用アドレ
スに、数値１を格納する。

【００４２】ステップＳ１０３において、プログラム制
御回路１７は、各プロセッサエレメント１５が、左隣の
プロセッサエレメント１５のデータメモリ１２から数値
（データ）を読み出すように制御された場合に、セレク
タ６０Ａが、数値０を選択して出力するように設定す
る。そして、ステップＳ１０４では、プログラム制御回
路１７は、各プロセッサエレメント１５が、左隣のプロ
セッサエレメント１５のデータメモリ１２の作業アドレ
スに格納されている数値を読み出すように制御する。こ
のとき、ステップＳ１０３における設定に対応して、第
１番目のプロセッサエレメント１５は、セレクタ６０Ａ
から数値０を読み出す。

【００４３】ステップＳ１０５において、プログラム制
御回路１７は、各プロセッサエレメント１５が読みだし
た数値を、フラグとしてデータメモリ１２の作業用アド
レスに格納する。これにより、結果として、第１番目の
プロセッサエレメント１５のみ、フラグとして数値０が
与えられ、他のプロセッサエレメント１５は、フラグと
して数値１が与えられたことになる。

【００４４】図５は、さらに、図４に示した処理を応用
して、各プロセッサエレメント１５に、任意のプロセッ
サエレメント１５を区別するフラグを与える場合の処理
を説明するフローチャートである。なお、この処理は、
図４の処理に継続して行われるものとする。ステップＳ
２０１において、プログラム制御回路１７は、各プロセ
ッサエレメント１５のデータメモリ１２の作業用アドレ
スに格納されている数値を反転する。

【００４５】次に、ステップＳ２０２において、プログ
ラム制御回路１７は、各プロセッサエレメント１５が、
左隣のプロセッサエレメント１５のデータメモリ１２の
作業用アドレスに格納されている数値を読み出すように
制御する。続いて、ステップＳ２０３において、プログ
ラム制御回路１７は、各プロセッサエレメント１５が読
み出した数値を、データメモリ１２の作業用アドレスに
格納する。

【００４６】ステップＳ２０４では、プログラム制御回
路１７は、ステップＳ２０２およびステップＳ２０３の
処理がＬ回行われたか否かを判定する。プログラム制御
回路１７は、処理がＬ回行われていないと判定した場合
は、ステップＳ２０２に戻り、処理がＬ回行われたと判
定した場合は、ステップＳ２０５に進む。

【００４７】ステップＳ２０５において、プログラム制
御回路１７は、各プロセッサエレメント１５のデータメ
モリ１２に最終的に格納されている数値を、フラグとす
る。このような制御によって、第（Ｌ＋１）番目のプロ
セッサエレメント１５のみ、フラグとして数値１を得、
その他のプロセッサエレメント１５は、フラグとして数
値０を得ることになる。即ち、第５０番目のプロセッサ
エレメント１５にフラグとして数値１を与えたい場合
は、この処理において、Ｌ＝４９すればよいことにな
る。

【００４８】また、図６と図７は、各プロセッサエレメ
ント１５に、任意のプロセッサエレメント１５を区別す
るフラグを与える場合の、他の処理を説明するフローチ
ャートである。まず、ステップＳ３０１において、プロ
グラム制御回路１７は、各プロセッサエレメント１５の
データメモリ１２に、作業用アドレスを確保する。次
に、ステップＳ３０２において、プログラム制御回路１
７は、各プロセッサエレメント１５のデータメモリ１２
の作業用アドレスに、数値１を格納する。

【００４９】ステップＳ３０３において、プログラム制
御回路１７は、各プロセッサエレメント１５が、左隣の
プロセッサエレメント１５のデータメモリ１２から数値
を読み出すように制御された場合に、セレクタ６０Ａ
が、数値０を選択して出力するように設定する。そし
て、ステップＳ３０４では、プログラム制御回路１７
は、各プロセッサエレメント１５が、左隣のプロセッサ
エレメント１５のデータメモリ１２の作業用アドレスか
ら数値を読み出すように制御する。

【００５０】ステップＳ３０５において、プログラム制
御回路１７は、各プロセッサエレメント１５が読みだし
た数値を、データメモリ１２の作業アドレスに格納す
る。続いて、ステップＳ３０６に進み、プログラム制御
回路１７は、各プロセッサエレメント１５が、左隣のプ
ロセッサエレメント１５のデータメモリ１２から数値を
読み出すように制御された場合に、セレクタ６０Ａが、
数値１を選択して出力するように設定する。

【００５１】そして、ステップＳ３０４において、プロ
グラム制御回路１７は、各プロセッサエレメント１５
が、左隣のプロセッサエレメント１５のデータメモリ１
２の作業用アドレスに格納されている数値を読み出すよ
うに制御する。このとき、第１番目のプロセッサエレメ
ント１５は、セレクタ６０Ａから、数値１を読み出す。

【００５２】ステップＳ３０５において、プログラム制
御回路１７は、各プロセッサエレメント１５が読みだし
た数値を、データメモリ１２の作業用アドレスに格納す
る。次にステップＳ３０６に進み、プログラム制御回路
１７は、各プロセッサエレメント１５が、左隣のプロセ
ッサエレメント１５のデータメモリ１２から数値を読み
出すように制御された場合に、セレクタ６０Ａが、数値
１を選択して出力するように設定する。

【００５３】ステップＳ３０７において、プログラム制
御回路１７は、各プロセッサエレメント１５が、左隣の
プロセッサエレメント１５のデータメモリ１２の作業用
アドレスに格納されている数値を読み出すように制御す
る。そして、ステップＳ３０８では、プログラム制御回
路１７は、各プロセッサエレメント１５が読みだした数
値を、作業用アドレスに格納する。

【００５４】ステップＳ３０９では、プログラム制御回
路１７は、ステップＳ３０７およびステップＳ３０８の
処理がＬ回行われたか否かを判定する。プログラム制御
回路１７は、処理がＬ回行われていないと判定した場合
は、ステップＳ３０７に戻り、処理がＬ回行われたと判
定した場合は、ステップＳ３１０に進む。

【００５５】ステップＳ３１０において、プログラム制
御回路１７は、各プロセッサエレメント１５のデータメ
モリ１２の作業用アドレスに最終的に格納されている数
値をフラグとする。これにより、任意のプロセッサエレ
メント１５に、フラグとして数値０が生成され、他のプ
ロセッサエレメント１５に、フラグとして数値１を与え
ることができる。

【００５６】図８と図９は、各プロセッサエレメント１
５に、任意のプロセッサエレメント１５を区別するフラ
グを与える場合の、さらに他の処理を説明するフローチ
ャートである。まず、ステップＳ４０１において、プロ
グラム制御回路１７は、各プロセッサエレメント１５の
データメモリ１２に、作業用アドレスを確保する。続い
てステップＳ４０２において、プログラム制御回路１７
は、各プロセッサエレメント１５のデータメモリ１２の
作業用アドレスに、数値１を格納する。

【００５７】ステップＳ４０３において、プログラム制
御回路１７は、各プロセッサエレメント１５が、左隣の
プロセッサエレメント１５のデータメモリ１２から数値
を読み出すように制御された場合に、セレクタ６０Ａ
が、数値０を選択して出力するように設定する。

【００５８】ステップＳ４０４において、プログラム制
御回路１７は、各プロセッサエレメント１５が、左隣の
プロセッサエレメント１５のデータメモリ１２の作業用
アドレスから数値を読み出すように制御する。そして、
ステップＳ４０５では、プログラム制御回路１７は、各
プロセッサエレメント１５が読みだした数値を、データ
メモリ１２の作業用アドレスに格納する。

【００５９】ステップＳ４０６では、プログラム制御回
路１７は、ステップＳ４０４およびステップＳ４０５の
処理がＬ−１回行われたか否かを判定する。プログラム
制御回路１７は、処理がＬ−１回行われていないと判定
した場合は、ステップＳ４０４に戻り、処理がＬ−１回
行われたと判定した場合は、ステップＳ４０７に進む。

【００６０】ステップＳ４０７において、プログラム制
御回路１７は、各プロセッサエレメント１５が、左隣の
プロセッサエレメント１５のデータメモリ１２の作業用
アドレスに格納されている数値を読み出すように制御す
る。そして、ステップＳ４０８では、プログラム制御回
路１７は、各プロセッサエレメント１５が読みだした数
値と、データメモリ１２の作業用アドレスに格納されて
いる数値との間で、排他的論理和演算を行う。続いてス
テップＳ４０９では、プログラム制御回路１７は、演算
の結果得られた数値を、フラグとしてデータメモリ１２
の作業用アドレスに格納する。これにより、第Ｌ番目の
プロセッサエレメント１５にフラグとして数値１が与え
られ、他のプロセッサエレメント１５には、フラグとし
て数値０が与えられることになる。

【００６１】次に、図１０は、各プロセッサエレメント
１５に番号を付する処理を説明するフローチャートであ
る。まず、ステップＳ５０１において、プログラム制御
回路１７は、各プロセッサエレメント１５のデータメモ
リ１２に、作業用アドレスを確保する。次にステップＳ
５０２では、プログラム制御回路１７は、各プロセッサ
エレメント１５が、左隣のプロセッサエレメント１５の
データメモリ１２から数値を読み出すように制御された
場合に、セレクタ６０Ａが、数値０を選択して出力する
ように設定する。

【００６２】ステップＳ５０３において、プログラム制
御回路１７は、各プロセッサエレメント１５が、左隣の
プロセッサエレメント１５のデータメモリ１２の作業用
アドレスに格納されている数値を読み出すように制御す
る。次に、ステップＳ５０４において、プログラム制御
回路１７は、各プロセッサエレメント１５が読みだした
数値に１を加算し、データメモリ１２の作業用アドレス
に格納する。

【００６３】ステップＳ５０５において、プログラム制
御回路１７は、ステップＳ５０３およびＳ５０４の処理
がＮ回行われたか否かを判定する。プログラム制御回路
１７は、ステップＳ５０３およびＳ５０４の処理がＮ回
行われていないと判定した場合は、ステップＳ５０３に
戻り、ステップＳ５０３およびＳ５０４の処理がＮ回行
われたと判定した場合は、処理を終了する。これによ
り、第１番目乃至第Ｎ番目のプロセッサエレメント１５
まで、順に、１乃至Ｎまでの番号を付することができ
る。

【００６４】ここで、図１０のフローチャートにおける
処理において、１を加算する処理を、所定の数値Ｈを加
算するようにすれば、係数として、所定の数値Ｈの等差
数値を各プロセッサエレメントに生成することができ
る。また、加算ではなく、減算してもよい。

【００６５】さらに、図１１は、各プロセッサエレメン
ト１５に、所定の数値の剰余系を与える処理を説明する
フローチャートである。まず、ステップＳ６０１におい
て、プログラム制御回路１７は、各プロセッサエレメン
ト１５のデータメモリ１２に、作業用アドレスを確保す
る。続いて、ステップＳ６０２において、プログラム制
御回路１７は、各プロセッサエレメント１５が、左隣の
プロセッサエレメント１５のデータメモリ１２から数値
を読み出すように制御された場合に、セレクタ６０Ａ
が、数値０を選択して出力するように設定する。

【００６６】ステップＳ６０３において、プログラム制
御回路１７は、各プロセッサエレメント１５が、左隣の
プロセッサエレメント１５のデータメモリ１２の作業用
アドレスに格納されている数値を読み出すように制御す
る。そして、ステップＳ６０４では、プログラム制御回
路１７は、各プロセッサエレメント１５が読みだした数
値に１を加算して得られた数値が、所定の数値Ｍに等し
いか否かを判定し、プログラム制御回路１７が、読み出
された数値と、所定の数値Ｍが等しいと判定した場合
は、ステップＳ６０５に進み、読み出された数値と、所
定の数値Ｍが等しくないと判定した場合は、ステップＳ
６０６に進む。

【００６７】ステップＳ６０５において、プログラム制
御回路１７は、データメモリ１２の作業用アドレスに数
値０を格納する。一方、ステップＳ６０６においては、
プログラム制御回路１７は、読み出された数値に１を加
算して得られた数値を、データメモリ１２の作業用アド
レスに格納する。

【００６８】ステップＳ６０７において、プログラム制
御回路１７は、ステップＳ６０３乃至ステップＳ６０６
の処理が、Ｌ回行われたか否かを判定する。ステップＳ
６０３乃至ステップＳ６０６の処理が、Ｌ回行われてい
ないと判定した場合は、ステップＳ６０３に戻り、ステ
ップＳ６０３乃至ステップＳ６０６の処理が、Ｌ回行わ
れたと判定した場合は、処理を終了する。これにより、
各プロセッサエレメントに、所定の数値Ｍのmod（modul
o：剰余系）を与えることができる。

【００６９】以上の説明において、各プロセッサエレメ
ントが、左隣のプロセッサエレメント１５のデータメモ
リ１２から数値を読み出す場合を示したが、各プロセッ
サエレメント１５が、右隣のプロセッサエレメント１５
のデータメモリ１２から数値を読み出す処理を行う場合
は、第Ｎ番目のプロセッサエレメント１５が、セレクタ
６０Ｂから数値を読み出すようにする。

【００７０】

【発明の効果】以上の如く、請求項１に記載のデータ演
算装置、請求項３に記載のデータ演算方法、および請求
項４に記載の伝送媒体によれば、各プロセッサエレメン
トの動作に対応して、Ｎ個のプロセッサエレメントのう
ちの第１番目のプロセッサエレメントおよび第Ｎ番目の
プロセッサエレメントが読み出すデータを、選択して出
力させるようにしたので、複雑な処理を必要とせずに、
各プロセッサエレメントに異なる情報を与えることがで
きる。また、画像信号の画素データの繰り返し処理を容
易に行うことができる。

【図面の簡単な説明】

【図１】本発明を適用したデータ演算装置の構成例を示
すブロック図である。

【図２】データメモリ１２-１乃至１２ーＮおよび要素演
算回路１６ー１乃至１６ーＮの構成例を示すブロック図で
ある。

【図３】データメモリ１２-１および要素演算回路１６ー
１のより詳細な構成例を示すブロック図である。

【図４】各プロセッサエレメント１５に、第１番目のプ
ロセッサエレメント１５を区別するフラグを与える処理
を説明するフローチャートである。

【図５】各プロセッサエレメント１５に、任意のプロセ
ッサエレメント１５を区別するフラグを生成する処理を
説明するフローチャートである。

【図６】各プロセッサエレメント１５に、任意のプロセ
ッサエレメント１５を区別するフラグを生成する他の処
理を説明するフローチャートである。

【図７】図６に続くフローチャートである。

【図８】各プロセッサエレメント１５に、任意のプロセ
ッサエレメント１５を区別するフラグを生成するさらに
他の処理を説明するフローチャートである。

【図９】図８に続くフローチャートである。

【図１０】各プロセッサエレメント１５に、番号を付す
る処理を説明するフローチャートである。

【図１１】各プロセッサエレメント１５に、数値Ｍの剰
余系を与える処理を説明するフローチャートである。

【図１２】従来のデータ演算装置の構成例を示すブロッ
ク図である。

【図１３】図１２のデータ演算装置のデータメモリ１２
および要素演算回路１６のより詳細な構成例を示すブロ
ック図である。

【符号の説明】

１１シリアルアクセスメモリ，１２データメモ
リ，１３演算回路，１４出力シリアルアクセスメ
モリ，１５プロセッサエレメント，１６要素演算
回路，１７プログラム制御回路，１８プログラ
ムメモリ，６０Ａ，６０Ｂセレクタ

Claims

【特許請求の範囲】

【請求項１】Ｎ個のプロセッサエレメントを有し、各プロセッサエレメントは、所定のデータを演算する演算手段と、前記演算手段に関するデータを記憶する記憶手段とを備
え、前記各プロセッサエレメントは、隣接した前記プロセッ
サエレメントの前記記憶手段に記憶されているデータを
読み出すことが可能なデータ演算装置において、前記各プロセッサエレメントの動作を制御する制御手段
と、Ｎ個の前記プロセッサエレメントのうちの、第１番目ま
たは第Ｎ番目のプロセッサエレメントの前記記憶手段の
データと、数値０および数値１が供給され、前記制御手
段による制御に対応して、そのいずれかを選択する選択
手段とを備え、前記制御手段は、前記各プロセッサエレメントが隣接し
た前記プロセッサエレメントの前記記憶手段からデータ
を読み出す場合に、前記第１番目または前記第Ｎ番目の
プロセッサエレメントが前記選択手段により選択された
データを読み出すように制御することを特徴とするデー
タ演算装置。
【請求項２】前記選択手段は、前記第１番目または前
記第Ｎ番目のプロセッサエレメントに対して設置されて
いることを特徴とする請求項１に記載のデータ演算装
置。
【請求項３】Ｎ個のプロセッサエレメントを有し、各プロセッサエレメントは、所定のデータを演算する演算手段と、前記演算手段に関するデータを記憶する記憶手段とを備
え、前記各プロセッサエレメントは、隣接した前記プロセッ
サエレメントの前記記憶手段に記憶されているデータを
読み出すことが可能なデータ演算装置におけるデータ演
算方法において、前記各プロセッサエレメントの動作を制御する制御ステ
ップと、Ｎ個の前記プロセッサエレメントのうちの、第１番目ま
たは第Ｎ番目のプロセッサエレメントの前記記憶手段の
データと、数値０および数値１が供給され、前記制御ス
テップにおける制御に対応して、そのいずれかを選択す
る選択ステップとを備え、前記制御ステップは、前記各プロセッサエレメントが隣
接した前記プロセッサエレメントの前記記憶手段からデ
ータを読み出す場合に、前記第１番目または前記第Ｎ番
目のプロセッサエレメントが前記選択ステップで選択さ
れたデータを読み出すように制御することを特徴とする
データ演算方法。
【請求項４】Ｎ個のプロセッサエレメントを有し、各プロセッサエレメントは、所定のデータを演算する演算手段と、前記演算手段に関するデータを記憶する記憶手段とを備
え、前記各プロセッサエレメントは、隣接した前記プロセッ
サエレメントの前記記憶手段に記憶されているデータを
読み出すことが可能なデータ演算装置を制御するコンピ
ュータプログラムを伝送する伝送媒体において、前記各プロセッサエレメントの動作を制御する制御ステ
ップと、Ｎ個の前記プロセッサエレメントのうちの、第１番目ま
たは第Ｎ番目のプロセッサエレメントの前記記憶手段の
データと、数値０および数値１が供給され、前記制御ス
テップにおける制御に対応して、そのいずれかを選択す
る選択ステップとを有するコンピュータプログラムを伝
送することを特徴とする伝送媒体。