JPH0512097A - メモリアクセス方法及び回路 - Google Patents
メモリアクセス方法及び回路Info
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- JPH0512097A JPH0512097A JP16664591A JP16664591A JPH0512097A JP H0512097 A JPH0512097 A JP H0512097A JP 16664591 A JP16664591 A JP 16664591A JP 16664591 A JP16664591 A JP 16664591A JP H0512097 A JPH0512097 A JP H0512097A
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Abstract
(57)【要約】
【目的】 演算を行った書き込みデータと、メモリのそ
のアドレスに既に記憶されているデータとが同じである
場合、その書き込み動作を行わないようにしてメモリへ
のアクセス時間を速めるようにしたメモリアクセス方法
及び回路を提供することを目的とする。 【構成】 演算回路１０４によりメモリより読み出した
所定アドレスの内容と、そのメモリに書き込むデータと
の間で所定の演算を行い、比較回路１１４によりその出
力値と読み出しデータの内容とを比較する。これらの値
が一致していることが検知されると、そのメモリへの書
き込みサイクルを行うことなく次の処理に進む。
のアドレスに既に記憶されているデータとが同じである
場合、その書き込み動作を行わないようにしてメモリへ
のアクセス時間を速めるようにしたメモリアクセス方法
及び回路を提供することを目的とする。 【構成】 演算回路１０４によりメモリより読み出した
所定アドレスの内容と、そのメモリに書き込むデータと
の間で所定の演算を行い、比較回路１１４によりその出
力値と読み出しデータの内容とを比較する。これらの値
が一致していることが検知されると、そのメモリへの書
き込みサイクルを行うことなく次の処理に進む。
Description
【０００１】
【産業上の利用分野】本発明は、メモリへの書き込み
時、リードモディファイによりデータを書き込むメモリ
アクセス方法及び回路に関するものである。
時、リードモディファイによりデータを書き込むメモリ
アクセス方法及び回路に関するものである。
【０００２】
【従来の技術】従来のメモリのアクセス回路は、例えば
図５に示すように構成されている。図５において、３０
１は図示しないＣＰＵより演算回路３０４に指示する演
算の種類を記憶するためのレジスタである。３０２はＣ
ＰＵデータバス３０５よりのデータをラッチするラッチ
回路、３０３はメモリ（図示せず）より読み出されたデ
ータ（３１２）をラッチするラッチ回路である。演算回
路３０４はこれらラッチ回路３０２と３０３との出力３
１０，３１１を入力し、レジスタ３０１に記憶されたコ
マンドに従って演算を実行し、その演算結果であるデー
タ３１３をメモリへの書き込みデータ３１３として出力
している。３０７はＣＰＵより出力される書き込みデー
タのラッチ信号（ＳＯＬＴ）、３０８はメモリよりの読
み出しデータのラッチ信号（ＤＳＬＴ）である。
図５に示すように構成されている。図５において、３０
１は図示しないＣＰＵより演算回路３０４に指示する演
算の種類を記憶するためのレジスタである。３０２はＣ
ＰＵデータバス３０５よりのデータをラッチするラッチ
回路、３０３はメモリ（図示せず）より読み出されたデ
ータ（３１２）をラッチするラッチ回路である。演算回
路３０４はこれらラッチ回路３０２と３０３との出力３
１０，３１１を入力し、レジスタ３０１に記憶されたコ
マンドに従って演算を実行し、その演算結果であるデー
タ３１３をメモリへの書き込みデータ３１３として出力
している。３０７はＣＰＵより出力される書き込みデー
タのラッチ信号（ＳＯＬＴ）、３０８はメモリよりの読
み出しデータのラッチ信号（ＤＳＬＴ）である。
【０００３】図５は図４に示す回路の動作タイミングを
示すタイミング図で、このメモリ・リード・モディファ
イ動作では、タイミングＴ１でラッチ回路３０３にメモ
リよりのリードデータ６０１がラッチされ、ラッチ回路
３０２にラッチされているＣＰＵよりのデータと演算さ
れる。こうしてタイミングＴ２において、書き込み信号
（ＷＥ）により書き込みデータ６０２がメモリに書き込
まれる。
示すタイミング図で、このメモリ・リード・モディファ
イ動作では、タイミングＴ１でラッチ回路３０３にメモ
リよりのリードデータ６０１がラッチされ、ラッチ回路
３０２にラッチされているＣＰＵよりのデータと演算さ
れる。こうしてタイミングＴ２において、書き込み信号
（ＷＥ）により書き込みデータ６０２がメモリに書き込
まれる。
【０００４】
【発明が解決しようとする課題】しかし、上記従来例で
は、メモリへの書き込み時に常にリード・モディファイ
ライト動作を行っている。即ち、図６のタイミング図に
示したように、常にメモリよりのデータ読み出しを行っ
た後、次のメモリへの書き込みサイクルでデータの書き
込みを行うようにしているため、１回のデータの書き込
みに要する時間が長くなるという問題があった。
は、メモリへの書き込み時に常にリード・モディファイ
ライト動作を行っている。即ち、図６のタイミング図に
示したように、常にメモリよりのデータ読み出しを行っ
た後、次のメモリへの書き込みサイクルでデータの書き
込みを行うようにしているため、１回のデータの書き込
みに要する時間が長くなるという問題があった。
【０００５】本発明は上記従来例に鑑みてなされたもの
で、演算を行った書き込みデータと、メモリのそのアド
レスに既に記憶されているデータとが同じである場合、
その書き込み動作を行わないようにしてメモリへのアク
セス時間を速めるようにしたメモリアクセス方法及び回
路を提供することを目的とする。
で、演算を行った書き込みデータと、メモリのそのアド
レスに既に記憶されているデータとが同じである場合、
その書き込み動作を行わないようにしてメモリへのアク
セス時間を速めるようにしたメモリアクセス方法及び回
路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明のメモリアクセス回路は以下の様な構成からな
る。即ち、メモリに記憶されているデータと書き込みデ
ータとの演算を行って、その演算結果を前記メモリに書
き込むメモリアクセス回路であって、メモリの所定アド
レスへの書き込みデータを記憶する記憶手段と、前記所
定アドレスの内容を読み出して記憶する読み出しデータ
記憶手段と、前記記憶手段と前記読み出しデータ記憶手
段のデータを入力して所定の演算を行う演算手段と、前
記演算手段の出力値と前記読み出しデータ記憶手段の内
容とを比較する比較手段と、前記比較手段により一致し
ていることが検知されると、前記メモリへの書き込みサ
イクルを禁止する手段とを有する。
に本発明のメモリアクセス回路は以下の様な構成からな
る。即ち、メモリに記憶されているデータと書き込みデ
ータとの演算を行って、その演算結果を前記メモリに書
き込むメモリアクセス回路であって、メモリの所定アド
レスへの書き込みデータを記憶する記憶手段と、前記所
定アドレスの内容を読み出して記憶する読み出しデータ
記憶手段と、前記記憶手段と前記読み出しデータ記憶手
段のデータを入力して所定の演算を行う演算手段と、前
記演算手段の出力値と前記読み出しデータ記憶手段の内
容とを比較する比較手段と、前記比較手段により一致し
ていることが検知されると、前記メモリへの書き込みサ
イクルを禁止する手段とを有する。
【０００７】上記目的を達成するために本発明のメモリ
アクセス方法は以下の様な構成からなる。即ち、メモリ
に記憶されているデータと書き込みデータとの演算を行
って、その演算結果を前記メモリに書き込むメモリアク
セス方法であって、メモリの所定アドレスへの書き込み
データと、前記所定アドレスの内容を読み出したデータ
とを用いて所定の演算を行う工程と、その演算結果の出
力値とメモリより読み出したデータとを比較し、一致し
ていることが検知されると、メモリへの書き込みサイク
ルを禁止する工程とを有する。
アクセス方法は以下の様な構成からなる。即ち、メモリ
に記憶されているデータと書き込みデータとの演算を行
って、その演算結果を前記メモリに書き込むメモリアク
セス方法であって、メモリの所定アドレスへの書き込み
データと、前記所定アドレスの内容を読み出したデータ
とを用いて所定の演算を行う工程と、その演算結果の出
力値とメモリより読み出したデータとを比較し、一致し
ていることが検知されると、メモリへの書き込みサイク
ルを禁止する工程とを有する。
【０００８】
【作用】以上の構成において、メモリの所定アドレスの
内容と、メモリに書き込むデータとの間で所定の演算を
行い、その出力値と読み出しデータの内容とを比較し、
一致していることが検知されると、そのメモリへの書き
込みサイクルを禁止するように動作する。
内容と、メモリに書き込むデータとの間で所定の演算を
行い、その出力値と読み出しデータの内容とを比較し、
一致していることが検知されると、そのメモリへの書き
込みサイクルを禁止するように動作する。
【０００９】
【実施例】以下、添付図面を参照して本発明の好適な実
施例を詳細に説明する。 ＜全体構成の説明 （図３）＞図３は本実施例のメモリ
アクセス回路１２を用いたメモリ回路の構成を示すブロ
ック図である。
施例を詳細に説明する。 ＜全体構成の説明 （図３）＞図３は本実施例のメモリ
アクセス回路１２を用いたメモリ回路の構成を示すブロ
ック図である。
【００１０】図において、１１はＣＰＵで、ＣＰＵ１１
の制御プログラムや各種データを記憶しているＲＯＭ２
１、ＣＰＵ１１のワークエリアとして使用され、各種デ
ータを記憶するためのＲＡＭ２２を備えている。１２は
本実施例のメモリアクセス回路で、この構成は図１及び
図２を参照して詳しく説明する。１３はメモリで、例え
ばビットマップデータが記憶されている。１４はＣＰＵ
１１よりメモリ１３にアドレスデータを出力するアドレ
スバス、１５は同じくＣＰＵ１１よりメモリ１３に出力
される読み出し信号（ＯＥ）、１６はＣＰＵ１１よりメ
モリ１３に出力される書き込み信号（ＷＥ）である。
の制御プログラムや各種データを記憶しているＲＯＭ２
１、ＣＰＵ１１のワークエリアとして使用され、各種デ
ータを記憶するためのＲＡＭ２２を備えている。１２は
本実施例のメモリアクセス回路で、この構成は図１及び
図２を参照して詳しく説明する。１３はメモリで、例え
ばビットマップデータが記憶されている。１４はＣＰＵ
１１よりメモリ１３にアドレスデータを出力するアドレ
スバス、１５は同じくＣＰＵ１１よりメモリ１３に出力
される読み出し信号（ＯＥ）、１６はＣＰＵ１１よりメ
モリ１３に出力される書き込み信号（ＷＥ）である。
【００１１】以上の構成において、ＣＰＵ１１がメモリ
１３にデータを書き込む場合は、まずデータバス１０５
に、どのような演算を行って書き込むかを示すコマンド
データを出力して、ラッチ信号（ＦＬＴ）を出力する。
これにより、メモリアクセス回路１２のレジスタに、こ
の命令がラッチされる。次に、メモリ１３に書き込み先
となるアドレスデータをアドレスバス１４に出力してメ
モリ１３よりそのアドレスのデータを読み出すととも
に、書き込みたいデータをデータバス１０５に出力す
る。そして、ラッチ信号１０７，１０８を出力すると、
書き込みたいデータと、メモリ１３より読み出されたデ
ータとがメモリアクセス回路１２にラッチされる。
１３にデータを書き込む場合は、まずデータバス１０５
に、どのような演算を行って書き込むかを示すコマンド
データを出力して、ラッチ信号（ＦＬＴ）を出力する。
これにより、メモリアクセス回路１２のレジスタに、こ
の命令がラッチされる。次に、メモリ１３に書き込み先
となるアドレスデータをアドレスバス１４に出力してメ
モリ１３よりそのアドレスのデータを読み出すととも
に、書き込みたいデータをデータバス１０５に出力す
る。そして、ラッチ信号１０７，１０８を出力すると、
書き込みたいデータと、メモリ１３より読み出されたデ
ータとがメモリアクセス回路１２にラッチされる。
【００１２】こうして、この読み出されたデータと、メ
モリ１３に書き込みたいデータとがメモリアクセス回路
１２で演算され、その結果が書き込み信号（ＷＥ）によ
りメモリ１３の、アドレスバス１４で指示されたアドレ
スに書き込まれる。尚、このとき、メモリアクセス回路
１２よりのＳＴＯＰ信号１１５が入力されると、ＣＰＵ
１１は、その書き込みサイクルを行うことなく、次のア
ドレスへのアクセス等を行うように動作する。これによ
り、メモリ１３へのアクセス時間を短くして、スループ
ットを向上させている。
モリ１３に書き込みたいデータとがメモリアクセス回路
１２で演算され、その結果が書き込み信号（ＷＥ）によ
りメモリ１３の、アドレスバス１４で指示されたアドレ
スに書き込まれる。尚、このとき、メモリアクセス回路
１２よりのＳＴＯＰ信号１１５が入力されると、ＣＰＵ
１１は、その書き込みサイクルを行うことなく、次のア
ドレスへのアクセス等を行うように動作する。これによ
り、メモリ１３へのアクセス時間を短くして、スループ
ットを向上させている。
【００１３】以下、詳しく説明する。
＜メモリアクセス回路の説明 （図２、図３）＞図１は
本実施例のメモリアクセス回路１２の概略構成を示すブ
ロック図で、各図面とも共通する部分は同じ番号で示し
ている。
本実施例のメモリアクセス回路１２の概略構成を示すブ
ロック図で、各図面とも共通する部分は同じ番号で示し
ている。
【００１４】図中、１０１はレジスタ（ラッチ回路）
で、演算回路１０４における演算の種類を指示するた
め、ＣＰＵ１１から出力されるコマンドをラッチ信号
（ＦＬＴ）１０６に同期してラッチしている。１０２
は、ＣＰＵ１１よりの書き込みデータ（以下、ソースデ
ータ１１０と呼ぶ）をラッチ信号（ＳＯＬＴ）１０７に
同期してラッチするためのラッチ回路、１０３はメモリ
１３より読み出されたデータ（以下、ディスティネーシ
ョン・データ１１１と呼ぶ）を、ラッチ信号（ＤＳＬ
Ｔ）１０８に同期してラッチするためのラッチ回路であ
る。１０４は演算回路で、これらソースデータ１１０と
ディスティネーション・データ１１１とを入力し、レジ
スタ１０１に記憶されているコマンドに従って、これら
データ間でビット演算を行っている。
で、演算回路１０４における演算の種類を指示するた
め、ＣＰＵ１１から出力されるコマンドをラッチ信号
（ＦＬＴ）１０６に同期してラッチしている。１０２
は、ＣＰＵ１１よりの書き込みデータ（以下、ソースデ
ータ１１０と呼ぶ）をラッチ信号（ＳＯＬＴ）１０７に
同期してラッチするためのラッチ回路、１０３はメモリ
１３より読み出されたデータ（以下、ディスティネーシ
ョン・データ１１１と呼ぶ）を、ラッチ信号（ＤＳＬ
Ｔ）１０８に同期してラッチするためのラッチ回路であ
る。１０４は演算回路で、これらソースデータ１１０と
ディスティネーション・データ１１１とを入力し、レジ
スタ１０１に記憶されているコマンドに従って、これら
データ間でビット演算を行っている。
【００１５】１０５はＣＰＵ１１よりのデータバス、１
０９はレジスタ１０１より出力されるコマンドデータで
ある。１１２はメモリ１３よりの読み出しデータバス、
１１３はメモリ１３への書き込みデータバス、１１４は
比較回路で、前述したディスティネーション・データ１
１１と書き込みデータ１１３とを比較し、一致している
時はストップ信号（ＳＴＯＰ）１１５を出力している。
０９はレジスタ１０１より出力されるコマンドデータで
ある。１１２はメモリ１３よりの読み出しデータバス、
１１３はメモリ１３への書き込みデータバス、１１４は
比較回路で、前述したディスティネーション・データ１
１１と書き込みデータ１１３とを比較し、一致している
時はストップ信号（ＳＴＯＰ）１１５を出力している。
【００１６】次に、図のタイミングチャートを参照し
て、上記構成からなるメモリアクセス回路１２の動作を
説明する。
て、上記構成からなるメモリアクセス回路１２の動作を
説明する。
【００１７】まず、これから行うデータ転送に際して、
ＣＰＵ１１はレジスタ１０１にビット演算の設定を行
う。その後、ＣＰＵ１１はフオント等のブロックデータ
の転送を始める。次にメモリ１３のアドレスデータを出
力し、リード信号を出力してメモリ１３よりデータを読
み出す。ラッチ回路１０３にこの読み出したデータをラ
ッチして、ディスティネーション・データ１１１を作成
する。ＣＰＵ１１よりの書き込みデータは、データバス
１０５よりラッチ回路１０２に入力されて、ソースデー
タ１１０となる。これらソースデータ１１０とディステ
ィネーション・データ１１１とは、演算回路１０４にて
レジスタ１０１のコマンドに従って演算され、メモリ１
３へ書き戻される書込みデータ１１３が作成される。
ＣＰＵ１１はレジスタ１０１にビット演算の設定を行
う。その後、ＣＰＵ１１はフオント等のブロックデータ
の転送を始める。次にメモリ１３のアドレスデータを出
力し、リード信号を出力してメモリ１３よりデータを読
み出す。ラッチ回路１０３にこの読み出したデータをラ
ッチして、ディスティネーション・データ１１１を作成
する。ＣＰＵ１１よりの書き込みデータは、データバス
１０５よりラッチ回路１０２に入力されて、ソースデー
タ１１０となる。これらソースデータ１１０とディステ
ィネーション・データ１１１とは、演算回路１０４にて
レジスタ１０１のコマンドに従って演算され、メモリ１
３へ書き戻される書込みデータ１１３が作成される。
【００１８】このとき、比較回路１１４によりディステ
ィネーション・データ１１１と書込みデータ１１３とが
一致していると判断されると、ストップ信号１１５をア
サートする。これにより、ＣＰＵ１１はメモリ１３への
書き込み動作を中断するように動作する。即ち、図２に
おいて、タイミングＴ１０でストップ信号１１５が出力
されると、メモリ１３への書き込み信号（ＷＥ）１６の
出力を禁止し、このメモリアクセスをタイミングＴ１１
で終了する。
ィネーション・データ１１１と書込みデータ１１３とが
一致していると判断されると、ストップ信号１１５をア
サートする。これにより、ＣＰＵ１１はメモリ１３への
書き込み動作を中断するように動作する。即ち、図２に
おいて、タイミングＴ１０でストップ信号１１５が出力
されると、メモリ１３への書き込み信号（ＷＥ）１６の
出力を禁止し、このメモリアクセスをタイミングＴ１１
で終了する。
【００１９】このときのＣＰＵ１１の処理を図４のフロ
ーチャートを参照して説明する。なお、この処理を実行
する制御プログラムはＲＯＭ２１に記憶されている。
ーチャートを参照して説明する。なお、この処理を実行
する制御プログラムはＲＯＭ２１に記憶されている。
【００２０】まずステップＳ１で演算の種類を指示する
ためのコマンドを出力し、ラッチ信号１０６によりメモ
リアクセス回路１２のレジスタ１０１に、そのコマンド
をセットする。次にステップＳ２で、アドレスバス１４
にメモリ１３に書き込むアドレスデータを出力し、メモ
リ１３の読み出し信号（ＯＥ）１５をエネーブルにす
る。これにより、アドレスバス１４の値で指定されたメ
モリ１３のアドレスの内容が読み出され、メモリの読み
出しデータバス１１２に出力される。次にステップＳ３
に進み、データバス１０５にメモリ１３に書込みたいデ
ータを出力する。
ためのコマンドを出力し、ラッチ信号１０６によりメモ
リアクセス回路１２のレジスタ１０１に、そのコマンド
をセットする。次にステップＳ２で、アドレスバス１４
にメモリ１３に書き込むアドレスデータを出力し、メモ
リ１３の読み出し信号（ＯＥ）１５をエネーブルにす
る。これにより、アドレスバス１４の値で指定されたメ
モリ１３のアドレスの内容が読み出され、メモリの読み
出しデータバス１１２に出力される。次にステップＳ３
に進み、データバス１０５にメモリ１３に書込みたいデ
ータを出力する。
【００２１】次にステップＳ４で、ラッチ信号（ＳＯＬ
Ｔ）１０７，（ＤＳＬＴ）１０８を出力して、ラッチ回
路１０２にデータバス１０５に出力した書き込みたいデ
ータを、ラッチ回路１０３にメモリ１３より読み出した
データをそれぞれラッチする。次にステップＳ５に進
み、メモリ１３の読み出し信号１５をオフにして、読み
出しデータバス１１２のデータをディスエネーブルにす
る。
Ｔ）１０７，（ＤＳＬＴ）１０８を出力して、ラッチ回
路１０２にデータバス１０５に出力した書き込みたいデ
ータを、ラッチ回路１０３にメモリ１３より読み出した
データをそれぞれラッチする。次にステップＳ５に進
み、メモリ１３の読み出し信号１５をオフにして、読み
出しデータバス１１２のデータをディスエネーブルにす
る。
【００２２】こうしてステップＳ６に進み、比較回路１
１４より出力されるＳＴＯＰ信号１１５がオンになるか
を調べ、即ち、現在メモリ１３のそのアドレスに記憶さ
れているデータと、演算回路１０４の出力データとが等
しいかどうかを調べる。書き込みデータ１１３とメモリ
１３の内容が等しければ、メモリ１３への書き込みを行
うことなくステップＳ８に進むが、書き込みデータ１１
３とメモリ１３の内容が等しくなければステップＳ７に
進み、書き込み信号１６を出力して、メモリアクセス回
路１２より出力されるメモリ１３への書き込みデータ１
１３をメモリ１３に書き込む。こうして、ステップＳ８
で全データの書き込みが終了したかを調べ、終了してい
なければステップＳ２に戻り、前述の処理を実行する。
１４より出力されるＳＴＯＰ信号１１５がオンになるか
を調べ、即ち、現在メモリ１３のそのアドレスに記憶さ
れているデータと、演算回路１０４の出力データとが等
しいかどうかを調べる。書き込みデータ１１３とメモリ
１３の内容が等しければ、メモリ１３への書き込みを行
うことなくステップＳ８に進むが、書き込みデータ１１
３とメモリ１３の内容が等しくなければステップＳ７に
進み、書き込み信号１６を出力して、メモリアクセス回
路１２より出力されるメモリ１３への書き込みデータ１
１３をメモリ１３に書き込む。こうして、ステップＳ８
で全データの書き込みが終了したかを調べ、終了してい
なければステップＳ２に戻り、前述の処理を実行する。
【００２３】なお、本実施例では、メモリアクセス回路
１２におけるビット演算の種類をレジスタ１０１に設定
された値により特定するようにしたが、この機能は本発
明には何ら制約を与える機能ではない。
１２におけるビット演算の種類をレジスタ１０１に設定
された値により特定するようにしたが、この機能は本発
明には何ら制約を与える機能ではない。
【００２４】また、タイミングチャートはあくまでも説
明の都合上示した一例であり、本発明に何ら制約を与え
るものではない。
明の都合上示した一例であり、本発明に何ら制約を与え
るものではない。
【００２５】また、本発明は、複数の機器から構成され
るシステムに適用しても良いし、１つの機器からなる装
置に適用しても良いし、システム或は装置にプログラム
を供給することによって達成される場合にも適用できる
ことはいうまでもない。
るシステムに適用しても良いし、１つの機器からなる装
置に適用しても良いし、システム或は装置にプログラム
を供給することによって達成される場合にも適用できる
ことはいうまでもない。
【００２６】以上説明したように本実施例によれば、メ
モリに記憶されているデータと、そのメモリに書込むデ
ータとを比較し、一致していればメモリ内容の更新が不
要であるとして、書き込みサイクルを行わないようにす
ることにより、メモリアクセスのスループットの向上を
図ることができる。
モリに記憶されているデータと、そのメモリに書込むデ
ータとを比較し、一致していればメモリ内容の更新が不
要であるとして、書き込みサイクルを行わないようにす
ることにより、メモリアクセスのスループットの向上を
図ることができる。
【００２７】
【発明の効果】以上説明したように本発明によれば、演
算を行った書き込みデータと、メモリのそのアドレスに
既に記憶されているデータとが同じである場合、その書
き込み動作を行わないようにしてメモリへのアクセス時
間を速めることができる効果がある。
算を行った書き込みデータと、メモリのそのアドレスに
既に記憶されているデータとが同じである場合、その書
き込み動作を行わないようにしてメモリへのアクセス時
間を速めることができる効果がある。
【図１】本実施例のメモリアクセス回路の概略構成を示
すブロック図である。
すブロック図である。
【図２】本実施例のメモリアクセス回路の動作タイミン
グを示すタイミングチャートである。
グを示すタイミングチャートである。
【図３】本実施例のメモリアクセス回路を用いたメモリ
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図４】本実施例のＣＰＵのメモリアクセス動作を示す
フローチャートである。
フローチャートである。
【図５】従来のメモリアクセス回路の概略構成を示すブ
ロック図である。
ロック図である。
【図６】従来のメモリアクセス回路の動作タイミングを
示すタイミングチャートである。
示すタイミングチャートである。
１１ ＣＰＵ
１２ メモリアクセス回路
１３ メモリ
１４ アドレスバス
１５ 読み出し信号（ＯＥ：OUTPUT ENABLE)
１６ メモリ書き込み信号（ＷＥ：WRITE ENABLE)
１０１ レジスタ
１０２，１０３ ラッチ回路
１０４ 演算回路
１１２ メモリよりの読み出しデータバス
１１３ メモリへの書き込みデータバス
１１４ 比較回路
１１５ ＳＴＯＰ信号
Claims (2)
- 【請求項１】 メモリに記憶されているデータと書き込
みデータとの演算を行って、その演算結果を前記メモリ
に書き込むメモリアクセス回路であって、 メモリの所定アドレスへの書き込みデータを記憶する記
憶手段と、 前記所定アドレスの内容を読み出して記憶する読み出し
データ記憶手段と、 前記記憶手段と前記読み出しデータ記憶手段のデータを
入力して所定の演算を行う演算手段と、 前記演算手段の出力値と前記読み出しデータ記憶手段の
内容とを比較する比較手段と、 前記比較手段により一致していることが検知されると、
前記メモリへの書き込みサイクルを禁止する手段と、 を有することを特徴とするメモリアクセス回路。 - 【請求項２】 メモリに記憶されているデータと書き込
みデータとの演算を行って、その演算結果を前記メモリ
に書き込むメモリアクセス方法であって、 メモリの所定アドレスへの書き込みデータと、前記所定
アドレスの内容を読み出したデータとを用いて所定の演
算を行う工程と、 その演算結果の出力値とメモリより読み出したデータと
を比較し、一致していることが検知されると、メモリへ
の書き込みサイクルを禁止する工程と、 を有することを特徴とするメモリアクセス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16664591A JPH0512097A (ja) | 1991-07-08 | 1991-07-08 | メモリアクセス方法及び回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16664591A JPH0512097A (ja) | 1991-07-08 | 1991-07-08 | メモリアクセス方法及び回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512097A true JPH0512097A (ja) | 1993-01-22 |
Family
ID=15835112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16664591A Withdrawn JPH0512097A (ja) | 1991-07-08 | 1991-07-08 | メモリアクセス方法及び回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512097A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6403919B1 (ja) * | 2017-06-28 | 2018-10-10 | 三菱電機株式会社 | 作画ソフトウェア、記憶媒体および作画装置 |
-
1991
- 1991-07-08 JP JP16664591A patent/JPH0512097A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6403919B1 (ja) * | 2017-06-28 | 2018-10-10 | 三菱電機株式会社 | 作画ソフトウェア、記憶媒体および作画装置 |
| WO2019003351A1 (ja) * | 2017-06-28 | 2019-01-03 | 三菱電機株式会社 | 作画ソフトウェア、記憶媒体および作画装置 |
| CN110073298A (zh) * | 2017-06-28 | 2019-07-30 | 三菱电机株式会社 | 绘图软件、存储介质及绘图装置 |
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