JPH04296939A - 割り込み処理方式 - Google Patents
割り込み処理方式Info
- Publication number
- JPH04296939A JPH04296939A JP4974991A JP4974991A JPH04296939A JP H04296939 A JPH04296939 A JP H04296939A JP 4974991 A JP4974991 A JP 4974991A JP 4974991 A JP4974991 A JP 4974991A JP H04296939 A JPH04296939 A JP H04296939A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- address
- extended address
- interrupt
- extended
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003672 processing method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、アドレス空間を拡張
して処理を行う演算処理装置の特にその割り込み処理方
式に関するものである。
して処理を行う演算処理装置の特にその割り込み処理方
式に関するものである。
【０００２】
【従来の技術】アドレス空間を拡張して演算処理を行う
いわゆる拡張記憶は、特に処理速度の高速化の要請が高
い用途に利用されている。即ち、主記憶を特にその容量
から補強する補助記憶においては、その主記憶との間の
データ転送が入出力チャネルを介して行われる結果その
処理速度が遅くなるのに対し、拡張記憶は入出力チャネ
ルを介さず主記憶との間でデータ転送を行うので、高速
処理が担保され、各種の演算処理装置に利用されている
。
いわゆる拡張記憶は、特に処理速度の高速化の要請が高
い用途に利用されている。即ち、主記憶を特にその容量
から補強する補助記憶においては、その主記憶との間の
データ転送が入出力チャネルを介して行われる結果その
処理速度が遅くなるのに対し、拡張記憶は入出力チャネ
ルを介さず主記憶との間でデータ転送を行うので、高速
処理が担保され、各種の演算処理装置に利用されている
。
【０００３】
【発明が解決しようとする課題】ところで、演算処理装
置の重要な機能としていわゆる割り込み処理がある。こ
れは装置が一連のプログラムを実行中に、装置の内部ま
たは外部からの割り込み指令信号の発生によってそれま
で実行していたプログラムとは異なる別のプログラムに
実行を移し、そのプログラムの実行が終了すると再び元
のプログラムに戻るものである。このため、割り込み指
令により実行中のデータをレジスタ等へ一旦退避させ、
割り込み終了後これら退避させていたデータを復帰させ
る必要がある。
置の重要な機能としていわゆる割り込み処理がある。こ
れは装置が一連のプログラムを実行中に、装置の内部ま
たは外部からの割り込み指令信号の発生によってそれま
で実行していたプログラムとは異なる別のプログラムに
実行を移し、そのプログラムの実行が終了すると再び元
のプログラムに戻るものである。このため、割り込み指
令により実行中のデータをレジスタ等へ一旦退避させ、
割り込み終了後これら退避させていたデータを復帰させ
る必要がある。
【０００４】しかるに、上述した拡張アドレスを使用し
た従来の演算処理装置の場合、割り込み前の拡張アドレ
ス情報が保持されないため拡張アドレスの機能を十分活
用することができないという問題点があった。この発明
は、以上のような問題点を解消するためになされたもの
で、拡張アドレスを使用し、しかも割り込み処理を円滑
に行えるようにすることを目的とする。
た従来の演算処理装置の場合、割り込み前の拡張アドレ
ス情報が保持されないため拡張アドレスの機能を十分活
用することができないという問題点があった。この発明
は、以上のような問題点を解消するためになされたもの
で、拡張アドレスを使用し、しかも割り込み処理を円滑
に行えるようにすることを目的とする。
【０００５】
【課題を解決するための手段】この発明に係る割り込み
処理方式は、割り込み指令に基づき割り込み指令発生前
の拡張アドレス情報を退避させる拡張アドレス退避手段
および割り込み終了信号に基づき上記退避させた情報を
拡張アドレスに復帰させる拡張アドレス復帰手段を備え
たものである。また請求項２に係る割り込み処理方式は
、中央処理装置からのアドレス信号からアドレス拡張を
指令するチップセレクト信号を出力するアドレスデコー
ダ、上記中央処理装置からの書き込み／読み出し信号と
これに対応するストローブ信号とから書き込み信号また
は読み出し信号を作成し更にこの書き込み信号または読
み出し信号と上記チップセレクタ信号とから拡張アドレ
ス書き込み信号または拡張アドレス読み出し信号を出力
する書き込み／読み出しコントロール回路、上記拡張ア
ドレス書き込み信号を入力したとき上記中央処理装置か
らのデータ信号を拡張アドレスへ送出するラッチ回路、
および上記拡張アドレス読み出し信号を入力したとき上
記拡張アドレスのデータを上記中央処理装置に送出する
３ステートバッファを備えたものである。
処理方式は、割り込み指令に基づき割り込み指令発生前
の拡張アドレス情報を退避させる拡張アドレス退避手段
および割り込み終了信号に基づき上記退避させた情報を
拡張アドレスに復帰させる拡張アドレス復帰手段を備え
たものである。また請求項２に係る割り込み処理方式は
、中央処理装置からのアドレス信号からアドレス拡張を
指令するチップセレクト信号を出力するアドレスデコー
ダ、上記中央処理装置からの書き込み／読み出し信号と
これに対応するストローブ信号とから書き込み信号また
は読み出し信号を作成し更にこの書き込み信号または読
み出し信号と上記チップセレクタ信号とから拡張アドレ
ス書き込み信号または拡張アドレス読み出し信号を出力
する書き込み／読み出しコントロール回路、上記拡張ア
ドレス書き込み信号を入力したとき上記中央処理装置か
らのデータ信号を拡張アドレスへ送出するラッチ回路、
および上記拡張アドレス読み出し信号を入力したとき上
記拡張アドレスのデータを上記中央処理装置に送出する
３ステートバッファを備えたものである。
【０００６】
【作用】この発明では、アドレス空間の基本アドレス部
分と同様、その拡張アドレス部分についても割り込み処
理を伴う退避、復帰の処理が行われる。また、請求項２
のものでは、割り込み指令に基づき動作する上記３ステ
ートバッファにより割り込み指令発生前の拡張アドレス
情報を退避させ、割り込み終了信号に基づき動作する上
記ラッチ回路により上記退避させた情報を拡張アドレス
に復帰させる。
分と同様、その拡張アドレス部分についても割り込み処
理を伴う退避、復帰の処理が行われる。また、請求項２
のものでは、割り込み指令に基づき動作する上記３ステ
ートバッファにより割り込み指令発生前の拡張アドレス
情報を退避させ、割り込み終了信号に基づき動作する上
記ラッチ回路により上記退避させた情報を拡張アドレス
に復帰させる。
【０００７】
【実施例】図１は、この発明の一実施例による割り込み
処理方式を示す構成図である。図において、１は中央処
理装置（以下ＣＰＵと称す）、２はリセット回路、３は
アドレスデコーダで、ＣＰＵ１からのアドレス信号に基
づきアドレス空間の拡張すべきメモリ素子の選択を指令
するチップセレクタ信号（以下ＣＳ信号と称す）を出力
する。４は書き込み／読み出しコントロール回路（以下
Ｗ／Ｒコントロール回路と称す）で、その前段は１個の
ノットゲートと２個のアンドゲートとから構成され、Ｃ
ＰＵ１からの書き込み／読み出し信号（以下Ｗ／Ｒ信号
と称す）とこれに対応するストローブ信号（以下ＳＴＲ
Ｂ信号と称す）とに基づき所定の論理演算処理により書
き込み信号（以下ＷＲ信号と称す）または読み出し信号
（以下ＲＤ信号と称す）と作成する。後段は２個のアン
ドゲートから構成され、アドレスデコーダ３からのＣＳ
信号と本回路４前段からのＷＲ信号およびＲＤ信号とに
基づき、所定の論理演算処理により拡張アドレス書き込
み信号（以下ＥＷＲ信号と称す）または拡張アドレス読
み出し信号（以下ＥＲＤ信号と称す）を出力する。５は
Ｗ／Ｒコントロール回路４からのＥＷＲ信号を制御入力
信号として動作する拡張アドレス復帰手段としてのラッ
チ回路、６はＷ／Ｒコントロール回路４からのＥＲＤ信
号を制御入力信号として動作する拡張アドレス退避手段
としての３ステートバッファ、７および８はそれぞれ拡
張アドレスバスおよび基本アドレスバス、９はデータバ
スである。
処理方式を示す構成図である。図において、１は中央処
理装置（以下ＣＰＵと称す）、２はリセット回路、３は
アドレスデコーダで、ＣＰＵ１からのアドレス信号に基
づきアドレス空間の拡張すべきメモリ素子の選択を指令
するチップセレクタ信号（以下ＣＳ信号と称す）を出力
する。４は書き込み／読み出しコントロール回路（以下
Ｗ／Ｒコントロール回路と称す）で、その前段は１個の
ノットゲートと２個のアンドゲートとから構成され、Ｃ
ＰＵ１からの書き込み／読み出し信号（以下Ｗ／Ｒ信号
と称す）とこれに対応するストローブ信号（以下ＳＴＲ
Ｂ信号と称す）とに基づき所定の論理演算処理により書
き込み信号（以下ＷＲ信号と称す）または読み出し信号
（以下ＲＤ信号と称す）と作成する。後段は２個のアン
ドゲートから構成され、アドレスデコーダ３からのＣＳ
信号と本回路４前段からのＷＲ信号およびＲＤ信号とに
基づき、所定の論理演算処理により拡張アドレス書き込
み信号（以下ＥＷＲ信号と称す）または拡張アドレス読
み出し信号（以下ＥＲＤ信号と称す）を出力する。５は
Ｗ／Ｒコントロール回路４からのＥＷＲ信号を制御入力
信号として動作する拡張アドレス復帰手段としてのラッ
チ回路、６はＷ／Ｒコントロール回路４からのＥＲＤ信
号を制御入力信号として動作する拡張アドレス退避手段
としての３ステートバッファ、７および８はそれぞれ拡
張アドレスバスおよび基本アドレスバス、９はデータバ
スである。
【０００８】次に動作、特に拡張アドレスを用いてメイ
ン処理を実行中に割り込み指令が生じた場合の処理を図
２に示すフローチャートをも参照して説明する。即ち、
メインプログラムが立上り（ステップＭ１）、初期値を
設定および拡張アドレスを設定して（ステップＭ２、Ｍ
３）メイン処理を実行中のステップＭ４で割り込み指令
が発生したとする。直ちに割り込み処理が開始され（ス
テップＩ１）、一般のシステム同様、各レジスタの退避
が行われる（ステップＩ２）。続いてＣＰＵ１から拡張
アドレスのデータを読み取るためのＷ／Ｒ信号が発っせ
られＷ／Ｒコントロール回路４からのＥＲＤ信号により
３ステートバッファ６が動作し、この３ステートバッフ
ァ６を介して拡張アドレスデータを読み取り退避させる
（ステップＩ３）。
ン処理を実行中に割り込み指令が生じた場合の処理を図
２に示すフローチャートをも参照して説明する。即ち、
メインプログラムが立上り（ステップＭ１）、初期値を
設定および拡張アドレスを設定して（ステップＭ２、Ｍ
３）メイン処理を実行中のステップＭ４で割り込み指令
が発生したとする。直ちに割り込み処理が開始され（ス
テップＩ１）、一般のシステム同様、各レジスタの退避
が行われる（ステップＩ２）。続いてＣＰＵ１から拡張
アドレスのデータを読み取るためのＷ／Ｒ信号が発っせ
られＷ／Ｒコントロール回路４からのＥＲＤ信号により
３ステートバッファ６が動作し、この３ステートバッフ
ァ６を介して拡張アドレスデータを読み取り退避させる
（ステップＩ３）。
【０００９】メイン処理における拡張アドレスデータの
退避ができたので、割り込み処理を開始する。そして、
Ｗ／Ｒコントロール回路４からのＥＷＲ信号によりラッ
チ回路５が動作し、このラッチ回路５を介して拡張アド
レスへの書き込みを行い、拡張アドレスを使用した割り
込み処理を実行する（ステップＩ４）。割り込み処理が
終了すると、再びラッチ回路５が動作し、先に退避、保
存させておいたデータを新たに書き込み拡張アドレスを
割り込み発生前の状態に復帰させる（ステップＩ５）。 その後、一般の割り込み処理と同様に各レジスタの復帰
を行い（ステップＩ６）、メイン処理に戻って（ステッ
プＩ７、Ｍ４）以後の処理を続行する（ステップＭ５、
Ｍ６）。
退避ができたので、割り込み処理を開始する。そして、
Ｗ／Ｒコントロール回路４からのＥＷＲ信号によりラッ
チ回路５が動作し、このラッチ回路５を介して拡張アド
レスへの書き込みを行い、拡張アドレスを使用した割り
込み処理を実行する（ステップＩ４）。割り込み処理が
終了すると、再びラッチ回路５が動作し、先に退避、保
存させておいたデータを新たに書き込み拡張アドレスを
割り込み発生前の状態に復帰させる（ステップＩ５）。 その後、一般の割り込み処理と同様に各レジスタの復帰
を行い（ステップＩ６）、メイン処理に戻って（ステッ
プＩ７、Ｍ４）以後の処理を続行する（ステップＭ５、
Ｍ６）。
【００１０】なお、上記実施例では、アドレスの拡張に
ラッチ回路５を用いて行っているが、拡張アドレスの生
成にはＲＡＭなどを用いることも可能である。その場合
、ＲＡＭに対しては複数のアドレスを指定することが可
能となるため、一般的に行われているバンク切り替え方
式と同様のアドレス空間の拡張を行うことができ、なお
かつ、上記実施例と同様に割り込み発生前の拡張アドレ
ス情報を破壊することなく割り込み処理を行うことが可
能となる。
ラッチ回路５を用いて行っているが、拡張アドレスの生
成にはＲＡＭなどを用いることも可能である。その場合
、ＲＡＭに対しては複数のアドレスを指定することが可
能となるため、一般的に行われているバンク切り替え方
式と同様のアドレス空間の拡張を行うことができ、なお
かつ、上記実施例と同様に割り込み発生前の拡張アドレ
ス情報を破壊することなく割り込み処理を行うことが可
能となる。
【００１１】
【発明の効果】この発明は以上のように、Ｓ／Ｗで拡張
アドレス情報の退避、復帰手段を確保するようにしたの
で、拡張アドレスを用いた割り込み処理を円滑に行うこ
とが可能となる。
アドレス情報の退避、復帰手段を確保するようにしたの
で、拡張アドレスを用いた割り込み処理を円滑に行うこ
とが可能となる。
【図１】この発明の一実施例による割り込み処理方式を
示す構成図である。
示す構成図である。
【図２】図１の実施例における割り込み処理の動作を説
明するためのフローチャートである。
明するためのフローチャートである。
１ ＣＰＵ（中央処理装置）
３ アドレスデコーダ
４ Ｗ／Ｒ（書き込み／読み出し）コントロール回路
５ ラッチ回路 ６ ３ステートバッファ ７ 拡張アドレスバス
５ ラッチ回路 ６ ３ステートバッファ ７ 拡張アドレスバス
Claims (2)
- 【請求項１】 アドレス空間を拡張して処理を行う演
算処理装置の割り込み処理方式において、割り込み指令
に基づき、割り込み指令発生前の拡張アドレス情報を退
避させる拡張アドレス退避手段および割り込み終了信号
に基づき上記退避させた情報を拡張アドレスに復帰させ
る拡張アドレス復帰手段を備えたことを特徴とする割り
込み処理方式。 - 【請求項２】 アドレス空間を拡張して処理を行う演
算処理装置の割り込み処理方式において、中央処理装置
からのアドレス信号からアドレス拡張を指令するチップ
セレクト信号を出力するアドレスデコーダ、上記中央処
理装置からの書き込み／読み出し信号とこれに対応する
ストローブ信号とから書き込み信号または読み出し信号
を作成し更にこの書き込み信号または読み出し信号と上
記チップセレクタ信号とから拡張アドレス書き込み信号
または拡張アドレス読み出し信号を出力する書き込み／
読み出しコントロール回路、上記拡張アドレス書き込み
信号を入力したとき上記中央処理装置からのデータ信号
を拡張アドレスへ送出するラッチ回路、および上記拡張
アドレス読み出し信号を入力したとき上記拡張アドレス
のデータを上記中央処理装置に送出する３ステートバッ
ファを備え、割り込み指令に基づき動作する上記３ステ
ートバッファにより割り込み指令発生前の拡張アドレス
情報を退避させ、割り込み終了信号に基づき動作する上
記ラッチ回路により上記退避させた情報を拡張アドレス
に復帰させるようにしたことを特徴とする割り込み処理
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4974991A JPH04296939A (ja) | 1991-03-14 | 1991-03-14 | 割り込み処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4974991A JPH04296939A (ja) | 1991-03-14 | 1991-03-14 | 割り込み処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04296939A true JPH04296939A (ja) | 1992-10-21 |
Family
ID=12839833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4974991A Pending JPH04296939A (ja) | 1991-03-14 | 1991-03-14 | 割り込み処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04296939A (ja) |
-
1991
- 1991-03-14 JP JP4974991A patent/JPH04296939A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63301339A (ja) | コンピュ−タ装置 | |
| JPS5960658A (ja) | 論理機能を備えた半導体記憶装置 | |
| JPH09330236A (ja) | マイクロプロセッサ及びその周辺装置 | |
| JPH01124031A (ja) | マイクロ・コンピュータ | |
| JPS6145272B2 (ja) | ||
| JPH04296939A (ja) | 割り込み処理方式 | |
| JPH09212360A (ja) | データ処理装置 | |
| JP2000029508A (ja) | プログラマブルコントローラ | |
| JP2854301B2 (ja) | メモリアクセス回路 | |
| JP2573711B2 (ja) | マイクロサブルーチン制御方式 | |
| JPH0535472A (ja) | マイクロコンピユータ | |
| JPH03269628A (ja) | 例外処理方式 | |
| JPS629926B2 (ja) | ||
| JP2845746B2 (ja) | マイクロプログラム制御装置 | |
| JP2716563B2 (ja) | データ書込み制御方式 | |
| JPS5842487B2 (ja) | プログラムのロ−デイング方式 | |
| JPH05250161A (ja) | マイクロコンピュータ装置 | |
| JPH06301641A (ja) | 電子計算機 | |
| JPH0512097A (ja) | メモリアクセス方法及び回路 | |
| JPH0683639A (ja) | レジスタ装置 | |
| JPH0232444A (ja) | データ処理装置 | |
| JPH05298178A (ja) | 半導体集積回路 | |
| JPH06324862A (ja) | 演算用記憶装置 | |
| JPS6352237A (ja) | 演算方式 | |
| JPH0332823B2 (ja) |