JPH07146818A - キャッシュメモリのデータ無効化装置 - Google Patents

Abstract

(57)【要約】 【目的】 冗長な無効化処理を防止し、処理速度の低下
を防止する。 【構成】 入出力装置１０３から主記憶装置１０２への
データの書込み時に無効化制御部６１により現在のバス
上のアドレスとラッチＬ１のアドレスとを比較器１０５
で比較して両者が一致しない場合にのみ該当ブロックの
無効化を行なう。これとともに、ＣＰＵ１０１から主記
憶装置１０２に対するデータの読出し時にも現在のバス
上のアドレスとラッチのアドレスとを比較器１０５で比
較する。そして、両者が一致する場合のみラッチＬ１の
クリアを行なう。これにより、入出力装置１０３が同じ
ブロックアドレスのデータを連続して書き込んでいると
きには、その途中でＣＰＵ１０１が他のブロックアドレ
スのデータを読出してキャッシュメモリに転記した場合
でも、ラッチＬ１に入出力装置１０３が書き込んでいる
ブロックアドレスがクリアされずに残される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入出力装置とＣＰＵと
が主記憶装置を共有しており、ＣＰＵ内に主記憶装置に
対するキャッシュメモリが備えられている場合のキャッ
シュメモリのデータ無効化装置に関するものである。

【０００２】

【従来の技術】一般に、入出力装置とＣＰＵとが主記憶
装置を共有するような構造の計算機が広く用いられてい
る。このような構造の計算機では、入出力装置とＣＰＵ
とが相互に独立して主記憶装置をアクセスするような方
式を採ることが多い。従って、ＣＰＵ内に主記憶装置の
データの一部を転記したキャッシュメモリが設けられて
いる場合にも、入出力装置はそのようなＣＰＵ内のキャ
ッシュメモリの記憶内容を調べることなく、主記憶装置
のデータを書き換えることもある。その場合、主記憶装
置のデータの内容とそれに対応するキャッシュメモリの
データの内容が一致しなくなってしまう。

【０００３】このようなデータの不一致を避けるため、
図２に示すように、ＣＰＵ内のキャッシュメモリには、
主記憶装置とのデータ転送単位であるブロック毎にＶビ
ット２０が設けられている。このＶビット２０がセット
されているときは、それに対応するブロック２１が有効
であることを示し、リセットされているときは、そのブ
ロック２１が無効であることを示す。そして、ＣＰＵが
キャッシュメモリ上のデータを参照するときに、まずＶ
ビット２０がセットされているか否かを検出し、セット
されている場合にのみそれに対応するブロック２１内の
データを参照するようにする。Ｖビット２０のセット
は、ＣＰＵが主記憶装置からキャッシュメモリに新たに
ブロックを転送した時に行なわれる。

【０００４】一方、入出力装置から主記憶装置へデータ
を書き込んだ時に、その主記憶装置にデータを書き込ん
だアドレスに対応するキャッシュメモリのブロック２１
のＶビット２０がリセットされる。これにより、キャッ
シュメモリのブロック２１内のすべてデータが無効とさ
れ、ＣＰＵがキャッシュメモリ上のそのデータを使わな
いようにされる。即ち、入出力装置から主記憶装置への
データの書込みによりブロック２１内のデータが主記憶
装置の内容と不一致となった後にＣＰＵがキャッシュメ
モリを参照したときは、キャッシュミスヒットとなり、
主記憶装置からキャッシュメモリに新たにブロックが転
記される。

【０００５】ところが、入出力装置の主記憶装置に対す
るアクセス単位は、一般にキャッシュメモリのブロック
のサイズよりも小さい。例えば、入出力装置の主記憶装
置に対するアクセス単位は、４バイトであるのに対し、
キャッシュメモリのブロックのサイズは、３２バイトで
ある。このため、入出力装置が主記憶装置の連続したア
ドレスに連続して書込みを行なう場合には、同一のＶビ
ットをリセットすることになる。このような処理は、冗
長な処理である。例えば、上述した例では、入出力装置
が４バイトのデータを８回書込んだとしてもそれらのデ
ータのすべてが３２バイトの同一のブロック２１に含ま
れる場合がある。その場合、最初の書込みの際、Ｖビッ
ト２０がリセットされており、その後の７回のリセット
はすべて冗長な処理である。

【０００６】このような冗長な処理を省くため、従来、
同じブロックに対する書込みであればＶビットのリセッ
トを省略するようにした装置がある。この装置の概要は
以下のようなものである。即ち、入出力装置の主記憶装
置への書込みの際のアドレスをラッチに保持しておき、
次に入出力装置が主記憶装置に書込みをする際にその書
込みのアドレスをラッチに保持していたアドレスと比較
する。そして、双方のアドレスが等しいときは、同じブ
ロックに対する書込みであると判定できる。従って、こ
のときはＶビットのリセットを行なわないようにする。
この装置の具体的な構成例を図示すると、次のようにな
る。図３に、従来のキャッシュデータの無効化装置を備
えた計算機の構成例を示す。図示の計算機は、ＣＰＵ
１、主記憶装置２、入出力装置３から成る。この計算機
には、無効化装置２０が備えられている。

【０００７】無効化装置２０は、ラッチ４、比較器５、
制御回路６から成る。ラッチ４は、入出力装置３の書込
み信号８を入力し、そのときのバス上のアドレスを保持
する。比較器５は、制御回路６の指示により、入出力装
置３からの書込み信号８の入力時に現在のバス上のアド
レスとラッチ４に保持されている前回の書込み時のアド
レスとを比較する。制御回路６は、入出力装置３からの
書込み信号８あるいはＣＰＵ１からの読出し信号９を入
力することによって動作を開始する。この動作は、図４
に示すフローチャートに従って行なわれる。

【０００８】例えば、ＣＰＵ１が主記憶装置２のあるア
ドレスを読み出す場合、ＣＰＵ１からの読出し信号９が
オンとなり、制御回路６が起動される。この場合、ステ
ップＳ２１の判定が否定となり、ステップＳ２２でラッ
チ４がクリアされる。この時、主記憶装置２から読み出
されたデータはキャッシュメモリ７に格納される。次
に、入出力装置３が主記憶装置２の同じアドレスに対し
てデータの書込みを行なった場合、書込み信号８がオン
となり、制御回路６が起動される。この場合、ステップ
Ｓ２１の判定が肯定となり、ステップＳ２３が実行され
る。このとき、ラッチ４はクリアされているため、書込
みアドレスはラッチ４のアドレスと一致しない。尚、こ
こでは、ラッチがクリアの状態のときの内容は、主記憶
装置２のアドレスのいずれとも一致しないものとする。
この結果、比較器５からの一致信号１０がオフとなる。

【０００９】これにより、ステップＳ２３の判定が否定
となり、ステップＳ２４で制御回路６から無効化信号１
１が出力され、キャッシュメモリ７の該当ブロックが無
効化される。この時、ステップＳ２５でラッチ４には無
効化したキャッシュメモリの該当ブロックのアドレスが
格納される。その後、入出力装置３が主記憶装置２の引
き続いたアドレスにデータの書込みを行なった場合、そ
のアドレスがラッチ４に格納されているアドレスと一致
すると、ステップＳ２３の判定が肯定となる。この場
合、ステップＳ２４、Ｓ２５のキャッシュメモリの無効
化処理は行なわれない。これにより、無効化済みのブロ
ックに対する不必要な無効化が排除される（Ｉｎｔｅｌ
データシート８２３５９ＤＴ ＥＩＳＡ Ｃｈｉｐ Ｓ
ｅｔ １９９１年版 第５６１〜５６２頁、及び特願平
３−３５２４８７号公報参照）。

【００１０】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような課題があった。即ち、上
述した従来の装置でもある程度は冗長な無効化処理を排
除しているが、計算機が次の（１）、（２）のような動
作をした場合には、冗長な無効化を排除することができ
なかった。

【００１１】（１）以下の、、の一連の動作をし
た場合 入出力装置が主記憶装置のあるアドレスのブロックに
データの書込みを実行する。 ＣＰＵがとは無関係のアドレスを読み出す。 入出力装置がと同じアドレスのブロックにデータの
書込みを実行する。この場合、とで同じブロックに
データを書き込んでおり、で当該ブロックの無効化処
理を行なっているため、で当該ブロックの無効化処理
を行なうことは不要である。それにもかかわらず、で
図４のステップＳ２２が実行され、ラッチがクリアされ
てしまうため、でステップＳ２３の判定が否定とな
り、ステップＳ２４、Ｓ２５の無効化処理が行なわれて
しまう。

【００１２】（２）複数の主記憶装置がそれぞれ主記憶
装置の異なるアドレスへ交互にデータの書込みを行なう
場合 例えば、入出力装置が２台あり、入出力装置Ａがブロッ
クアドレスａに書込みを行なった後、入出力装置Ｂがブ
ロックアドレスｂに書込みを行ない、更にその後、入出
力装置Ａがブロックアドレスａに書込みを行なった場
合、入出力装置Ｂが書込みを行なった時点でラッチの内
容がブロックアドレスａからｂに変更されてしまう。こ
のため、入出力装置Ａの２回目の書込みで以前無効化し
たのと同じブロックアドレスａに対する書込みであるに
もかかわらず、ステップＳ２３の判定が否定となり、ス
テップＳ２４、Ｓ２５でブロックアドレスａに対して冗
長な無効化処理を行なってしまう。

【００１３】本発明は、以上の点に着目してなされたも
ので、上述した（１）、（２）のような動作をした場合
にも、冗長な無効化処理を排除し、計算機の処理速度の
低下を防止するようにしたキャッシュメモリのデータ無
効化装置を提供することを目的とするものである。

【００１４】

【課題を解決するための手段】第１の発明の装置は、キ
ャッシュメモリを有するＣＰＵと入出力装置とが主記憶
装置を共有し、前記入出力装置が前記主記憶装置にデー
タを書き込むときに該当するキャッシュメモリ上のデー
タを無効化するキャッシュメモリのデータ無効化装置に
おいて、前記キャッシュメモリ上のデータを無効化する
処理を行なったときに、その無効化したデータのアドレ
スを保持するラッチと、前記入出力装置が前記主記憶装
置にデータを書き込むときに、その書き込むアドレスと
前記ラッチのアドレスとが等しいか否かを判別し、等し
い場合には前記キャッシュメモリ上のデータを無効化す
る処理を省略する無効化制御部と、前記ＣＰＵによる主
記憶装置からキャッシュメモリへのデータの読出し時
に、当該読出しアドレスと前記ラッチのアドレスとを比
較し、両者が一致する場合には前記ラッチをクリアし、
両者が一致しない場合には前記ラッチのアドレスを保持
するラッチ制御部とを備えたことを特徴とするものであ
る。

【００１５】第２の発明の装置は、キャッシュメモリを
有するＣＰＵと入出力装置とが主記憶装置を共有し、前
記入出力装置が前記主記憶装置にデータを書き込むとき
に該当するキャッシュメモリ上のデータを無効化するキ
ャッシュメモリのデータ無効化装置において、前記キャ
ッシュメモリ上のデータを無効化する処理を行なったと
きに、その無効化したデータのアドレスを複数個保持す
る複数のラッチと、前記入出力装置が前記主記憶装置に
データを書き込むときに、その書き込むアドレスと前記
複数のラッチのアドレスのいずれかとが等しいか否かを
判別し、いずれかが等しい場合には前記キャッシュメモ
リ上のデータを無効化する処理を省略する無効化制御部
とを備えたことを特徴とするものである。

【００１６】

【作用】第１の発明の装置においては、入出力装置から
主記憶装置へのデータの書込み時に無効化制御部により
現在のバス上のアドレスとラッチのアドレスとを比較し
て両者が一致しない場合にのみ該当ブロックの無効化を
行なうとともに、ＣＰＵから主記憶装置に対するデータ
の読出し時にも現在のバス上のアドレスとラッチのアド
レスとを比較する。そして、両者が一致する場合のみラ
ッチのクリアを行なう。これにより、入出力装置が同じ
ブロックアドレスのデータを連続して書き込んでいると
きには、その途中でＣＰＵが他のブロックアドレスのデ
ータを読出してキャッシュメモリに転記した場合でも、
ラッチに入出力装置が書き込んでいるブロックアドレス
がクリアされずに残される。従って、この場合の冗長な
無効化処理を防止できる。

【００１７】第２の発明の装置においては、ラッチを複
数用意し、複数の入出力装置からの書込みがあった場
合、ラッチ制御部は各入出力装置が書込みを行なうブロ
ックアドレスをそれぞれのラッチに保持するようにす
る。従って、双方の入出力装置が相互のブロックアドレ
スを変更し合わなくても済むようになり、各入出力装置
が同じブロックアドレスのデータを連続して書き込む場
合にも、冗長な無効化処理が行なわれることがない。

【００１８】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明のデータ無効化装置を備え
た計算機の一実施例のブロック図である。図示の計算機
は、ＣＰＵ１０１、主記憶装置１０２、２台の入出力装
置１０３、２０３から成る。この計算機には、無効化装
置１２０が備えられている。無効化装置１２０は、２個
のラッチＬ１、Ｌ２、２個の比較器１０５、２０５、制
御回路１０６から成る。

【００１９】ラッチＬ１、Ｌ２は、それぞれ入出力装置
１０３、２０３の書込み信号１０８又は２０８をオアゲ
ート１１５を介した書込み信号１１６として入力した制
御回路１０６の指示に応じてそのときのバス上のアドレ
スを保持する。比較器１０５、２０５は、制御回路１０
６の指示により、入出力装置３の書込み信号１０８又は
２０８の入力時の現在のバス上のアドレスとラッチＬ１
又はＬ２に保持されている過去の書込み時のアドレスと
を比較する。制御回路１０６は、無効化制御部６１、ラ
ッチ制御部６２から成る。

【００２０】無効化制御部６１は、第１の発明では、入
出力装置１０３が主記憶装置１０２にデータを書き込む
ときに、その書き込むブロックアドレスとラッチＬ１の
アドレスとが等しいか否かを比較器１０５の比較結果に
従って判別する。そして、両アドレスが等しい場合には
キャッシュメモリ１０７上の該当するブロックを無効化
する処理を省略する。この無効化処理は、前述したよう
に図２のＶビット２０をリセットする処理である。ま
た、この無効化制御部６１は、第２の発明では、入出力
装置１０３、２０３が主記憶装置１０２にデータを書き
込むときに、その書き込むブロックアドレスと２個のラ
ッチＬ１、Ｌ２のアドレスのいずれかとが等しいか否か
を比較器１０５、２０５の各比較結果に従って判別し、
いずれかと等しい場合にはキャッシュメモリ上の該当す
るブロックを無効化する処理を省略する。

【００２１】ラッチ制御部６２は、第１の発明では、Ｃ
ＰＵ１０１による主記憶装置１０２からキャッシュメモ
リ１０７へのブロックの読出し時に、当該読出しブロッ
クアドレスとラッチＬ１のアドレスとを比較器１０５の
比較結果に従って比較する。そして、両者が一致する場
合にはラッチＬ１をクリアし、両者が一致しない場合に
はラッチＬ１のアドレスを保持する。また、このラッチ
制御部６２は、第２の発明では、入出力装置１０３、２
０３が主記憶装置１０２にデータを書き込むときに、そ
の書き込むブロックアドレスと複数のラッチＬ１、Ｌ２
のアドレスのいずれかとが等しいか否かを比較器１０
５、２０５の各比較結果に従って判別する。そして、い
ずれかが等しい場合にはキャッシュメモリ１０７上のブ
ロックを無効化する処理を省略する。

【００２２】このような制御回路１０６は、入出力装置
１０３又は２０３からの書込み信号１０８又は２０８あ
るいはＣＰＵ１からの読出し信号１０９を入力すること
によって動作を開始する。この動作は、図５に示すフロ
ーチャートに従って行なわれる。図５では、第１の発明
と第２の発明の双方を適用した場合を示す。また、図５
のステップＳ２〜Ｓ５は無効化制御部６１の処理であ
り、ステップＳ６〜Ｓ９はラッチ制御部６２の処理であ
る。まず、入出力装置１０３が主記憶装置１０２のブロ
ックアドレスａに書込みを行なったとする。このとき、
入出力装置１０３からの書込み信号１０８がオンとな
り、オアゲート１１５を経由して書込み信号１１６がオ
ンとなる。これにより、制御回路１０６が起動される。

【００２３】ラッチＬ１、Ｌ２の初期状態は図７（ａ）
の時点Ｔ０のようにクリア状態とする。この状態で入出
力装置１０３又は２０３から主記憶装置１０２への書込
みが行なわれると、そのときの書込みアドレスはどちら
のラッチの内容とも一致しない。従って、ステップＳ１
を経て、ステップＳ２、Ｓ３の判定がいずれも否定とな
り、ステップＳ４で該当するブロックの無効化処理が行
なわれる。即ち、キャッシュメモリ１０７の該当するブ
ロックのＶビットがリセットされる。そして、ステップ
Ｓ５でラッチＬ１又はＬ２のいずれかに書込み時のブロ
ックアドレスａが格納される。この場合、ラッチＬ１又
はＬ２のいずれにブロックアドレスを格納するかは、例
えば、図６に示すようなステートマシンで決定すること
ができる。

【００２４】ここで、図６のステートマシンの初期状態
としてラッチＬ１を選択したとすると、ブロックアドレ
スａは図７（ａ）の時点Ｔ１のようにラッチＬ１に格納
される。次に、ＣＰＵ１０１が主記憶装置１０２の別の
領域であるブロックアドレスｂを読出したとすると、読
出し信号１０９により制御回路１０６は起動されるが、
ブロックアドレスｂはラッチＬ１及びＬ２の両方とも一
致しない。従って、ステップＳ６及びＳ８のいずれの判
別結果も否定となり、ラッチＬ１及びＬ２のいずれもク
リアされない。このため、両ラッチは図７（ａ）の時点
Ｔ２に示すように時点Ｔ１の内容を保持したまま動作を
終了する。

【００２５】ここで、入出力装置１０３がブロックアド
レスａの書込みを行なったとする。すると、書込み信号
１０８及び１１６により制御回路１０６が起動され、ス
テップＳ２及びＳ３でアクセスアドレスであるブロック
アドレスａとラッチＬ１及びＬ２との内容の比較を行な
う。この場合、ラッチＬ１にはブロックアドレスａが格
納されているため、ラッチＬ１とアクセスアドレスは一
致し、キャッシュメモリ１０７の該当ブロックを無効化
することなく動作を終了する。以上のようにして、入出
力装置１０３が同一のブロックアドレスａにデータの書
込みを行なっているときに途中でＣＰＵ１０１が別のブ
ロックアドレスｂからデータの読出しを行なっても、冗
長な無効化が行なわれることがない。

【００２６】次に、２台の入出力装置１０３、２０３が
それぞれ主記憶装置１０２の異なるブロックアドレスｃ
及びｄに交互に書込みを行なう場合の動作を説明する。
ここで、ラッチＬ１及びＬ２の初期状態は図７（ｂ）時
点Ｔ０のようにがクリア状態であるとする。まず、入出
力装置１０３がブロックアドレスｃに書込みを行なった
とすると、入出力装置１０３からの書込み信号１０８が
オンとなり、オアゲート１１５を経由して書込み信号１
１６がオンとなる。これにより、制御回路１０６が起動
される。

【００２７】この場合、ラッチＬ１及びＬ２はクリア状
態であるので、アクセスアドレスであるブロックアドレ
スｃはラッチＬ１及びＬ２のいずれとも一致せず、ステ
ップＳ２及びＳ３の判別結果はいずれも否定となる。従
って、制御回路１０６はステップＳ４でキャッシュメモ
リの該当ブロックを無効化した後にブロックアドレスｃ
をラッチＬ１又はＬ２に格納する。ここでは、図６のス
テートマシンの初期状態としてラッチＬ１を選択するも
のとし、図７（ｂ）の時点Ｔ１のようにラッチＬ１にブ
ロックアドレスｃを格納するものとする。この格納によ
り、図６のステートマシンは、ラッチＬ１の選択状態か
らラッチＬ２の選択状態へ遷移する。

【００２８】次に、入出力装置１０４がブロックアドレ
スｄに書込みを行なうと書込み信号２０８がオンとな
り、オアゲート１１５を経由して書込み信号１１６がオ
ンとなり、制御回路１０６が起動される。この時、図７
（ｂ）の時点Ｔ１に示すように、ラッチＬ１にはブロッ
クアドレスｃが保持されており、ラッチＬ２にはクリア
状態が保持されているので、アクセスアドレスであるブ
ロックアドレスｄはいずれのラッチＬ１及びＬ２とも一
致しない。従って、ステップＳ２及びＳ３の判定結果が
ともに否定となり、ステップＳ４でキャッシュメモリ１
０７の該当ブロックが無効化される。そして、ステップ
Ｓ５では、図６のステートマシンがラッチＬ２の選択状
態となっているので、図７（ｂ）の時点Ｔ２に示すよう
にブロックアドレスｄがラッチＬ２に格納される。この
時、図６のステートマシンはラッチＬ２の選択状態から
ラッチＬ１の選択状態へ遷移する。

【００２９】次に、入出力装置１０３がブロックアドレ
スｃで再び書込みを行なうと、書込み信号１０８により
制御回路１０６が起動される。この時、図７（ｂ）の時
点Ｔ２に示すように、ラッチＬ１にはブロックアドレス
ｃが保持されており、ラッチＬ２にはブロックアドレス
ｄが保持されているので、アクセスアドレスであるブロ
ックアドレスｃはラッチＬ１に保持されているアドレス
と一致する。従って、ステップＳ２の判定が肯定とな
り、キャッシュメモリ１０７の該当するブロックの無効
化は行なわれない。以上の動作により、複数の入出力装
置が交互に主記憶装置をアクセスする場合において、一
方の入出力装置の連続するアクセスの途中に他方の入出
力装置のアクセスが行なわれるときにも、冗長な無効化
が行なわれないようにできる。

【００３０】尚、上述した実施例においては、第１の発
明と第２の発明とを併用した装置について説明したが、
本発明はこれに限定されることなく、いずれか一方の発
明のみを適用することもできることはいうまでもない。
また、入出力装置は２台としたが、３台以上とすること
も可能である。更に、ラッチ及び比較器の個数を入出力
装置の台数と等しく２個としたが、入出力装置の台数と
等しくする必要はなく、また、個数も３個以上であって
も差し支えない。また、図６のステートマシンでは、複
数のラッチのうち、どのラッチにアドレスを格納するか
のアルゴリズムとしてＦＩＦＯ(First In First Out)を
用いているが、他のアルゴリズム（例えばランダムに各
ラッチを選択する等）を用いることもできる。

【００３１】

【発明の効果】以上説明したように、本発明のキャッシ
ュメモリのデータ無効化装置によれば、第１及び第２の
各発明について次のような効果がある。 （１）入出力装置の書込み時だけでなく、ＣＰＵの読出
し時にもラッチ内容とアドレスの比較を行ない、両者が
一致したときのみラッチをクリアするようにしたので、
入出力装置が主記憶装置の同一ブロック内に連続して複
数回の書込みを行なっている途中にＣＰＵの読出しが割
り込んだ場合でも、ブロックアドレスがラッチ内容と一
致しなければラッチはクリアされず、以前の入出力装置
による書込みによって無効化済みのブロックのアドレス
を保持し続けるようにされる。従って、この場合の冗長
な無効化処理を排除することができる。

【００３２】（２）アドレス保持用のラッチ及び比較器
を複数個設け、各ラッチに一定のアルゴリズムによりブ
ロックのアドレスを保持するようにしたので、複数の入
出力装置がそれぞれ主記憶装置の異なるアドレスに交互
に書込みを行なう場合でも、ラッチの個数分のアドレス
を保持することができる。従って、ラッチ内容を交互に
変更し合うことはほとんどなくなり、冗長な無効化処理
を極力排除することができる。以上の（１）、（２）の
効果により、キャッシュメモリの冗長な無効化を極力排
除し、不要な処理による計算機の処理速度の低下を防止
することができる。

【図面の簡単な説明】

【図１】本発明のキャッシュメモリのデータ無効化装置
の一実施例のブロック図である。

【図２】キャッシュメモリの構成の説明図である。

【図３】従来のデータ無効化装置の一例のブロック図で
ある。

【図４】従来の無効化装置の処理手順を説明するフロー
チャートである。

【図５】本発明の無効化装置の処理手順を説明するフロ
ーチャートである。

【図６】ラッチ選択のステートマシンの状態遷移図であ
る。

【図７】ラッチへのアドレスの格納状況の説明図であ
る。

【符号の説明】

６１ 無効化制御部 ６２ ラッチ制御部 １０１ ＣＰＵ １０２ 主記憶装置 １０３、２０３ 入出力装置 １０５、２０５ 比較器 １０７ キャッシュメモリ Ｌ１、Ｌ２ ラッチ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 キャッシュメモリを有するＣＰＵと入出
   力装置とが主記憶装置を共有し、前記入出力装置が前記
   主記憶装置にデータを書き込むときに該当するキャッシ
   ュメモリ上のデータを無効化するキャッシュメモリのデ
   ータ無効化装置において、 前記キャッシュメモリ上のデータを無効化する処理を行
   なったときに、その無効化したデータのアドレスを保持
   するラッチと、 前記入出力装置が前記主記憶装置にデータを書き込むと
   きに、その書き込むアドレスと前記ラッチのアドレスと
   が等しいか否かを判別し、等しい場合には前記キャッシ
   ュメモリ上のデータを無効化する処理を省略する無効化
   制御部と、 前記ＣＰＵによる主記憶装置からキャッシュメモリへの
   データの読出し時に、当該読出しアドレスと前記ラッチ
   のアドレスとを比較し、両者が一致する場合には前記ラ
   ッチをクリアし、両者が一致しない場合には前記ラッチ
   のアドレスを保持するラッチ制御部とを備えたことを特
   徴とするキャッシュメモリのデータ無効化装置。
2. 【請求項２】 キャッシュメモリを有するＣＰＵと入出
   力装置とが主記憶装置を共有し、前記入出力装置が前記
   主記憶装置にデータを書き込むときに該当するキャッシ
   ュメモリ上のデータを無効化するキャッシュメモリのデ
   ータ無効化装置において、 前記キャッシュメモリ上のデータを無効化する処理を行
   なったときに、その無効化したデータのアドレスを複数
   個保持する複数のラッチと、 前記入出力装置が前記主記憶装置にデータを書き込むと
   きに、その書き込むアドレスと前記複数のラッチのアド
   レスのいずれかとが等しいか否かを判別し、いずれかが
   等しい場合には前記キャッシュメモリ上のデータを無効
   化する処理を省略する無効化制御部とを備えたことを特
   徴とするキャッシュメモリのデータ無効化装置。