CN114115507B - 存储器及写数据的方法 - Google Patents

存储器及写数据的方法 Download PDF

Info

Publication number
CN114115507B
CN114115507B CN202111450673.3A CN202111450673A CN114115507B CN 114115507 B CN114115507 B CN 114115507B CN 202111450673 A CN202111450673 A CN 202111450673A CN 114115507 B CN114115507 B CN 114115507B
Authority
CN
China
Prior art keywords
data
line signal
target
memory
word line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111450673.3A
Other languages
English (en)
Other versions
CN114115507A (zh
Inventor
胡程华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Hikvision Digital Technology Co Ltd
Original Assignee
Hangzhou Hikvision Digital Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Hikvision Digital Technology Co Ltd filed Critical Hangzhou Hikvision Digital Technology Co Ltd
Priority to CN202111450673.3A priority Critical patent/CN114115507B/zh
Publication of CN114115507A publication Critical patent/CN114115507A/zh
Application granted granted Critical
Publication of CN114115507B publication Critical patent/CN114115507B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0626—Reducing size or complexity of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Databases & Information Systems (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本申请公开了存储器及写数据的方法，涉及存储技术领域，用于在执行写操作的过程中完成运算，有助于降低处理过程的复杂度，减小处理过程的耗时，以及降低处理过程中的传输功耗。该存储器包括存储阵列和控制组件，该存储阵列包括多个存储单元；控制组件，用于执行以下步骤：接收写操作，该写操作包括待写地址和第一数据，待写地址是多个存储单元中的目标存储单元的地址；响应于该写操作，以使得目标存储单元中当前存储的数据为目标数据；其中，目标数据是按照预设算法对第一数据和第二数据进行计算后得到的数据，第二数据是存储器接收该写操作时目标存储单元中存储的数据。

Description

存储器及写数据的方法
技术领域
本申请涉及存储技术领域，尤其涉及存储器及写数据的方法。
背景技术
在冯诺依曼架构中，存储器和处理器(即中央处理器)是两个完全分离的单元，处理器根据指令从存储器中读取数据，基于所读取的数据完成运算，并将运算结果存回存储器。
假设存储器的某一存储单元中存储有数据a，当前需要向该存储单元中写入a+b，则按照传统的数据读写方法，为了实现这一目的，存储器先执行读操作，以读取数据a；再计算a+b，接着执行写操作，以写入a+b的计算结果。该过程中，存储器的时序和行为如图1所示，具体的：先使读使能有效，从该存储单元中读出数据a(即读出数)；再计算a+b(即计算)；接着，将a+b的结果写回到该存储单元(即写回)。其中，图1示意出了，读使能、读出数、计算、写回这几个行为分别发生的时间。图1中的第一行的信号表示时钟信号。可以理解的是，存储器可以在计算a+b结束时，使写使能有效，因此，图1中未示意出写使能所发生的时间。
由此可知，采用传统的数据读写方法，处理过程中流水线级数比较长，处理过程复杂。并且，执行读操作和写操作的过程中，均需要进行地址锁存(即存储待读地址/待写地址)，这会导致处理过程耗时较长。
发明内容
本申请实施例提供的存储器及写数据的方法，用于在执行写操作的过程中完成运算，有助于降低处理过程的复杂度，减小处理过程的耗时，以及降低处理过程中的传输功耗。
第一方面，提供一种存储器，包括：存储阵列和控制组件。该存储阵列包括多个存储单元。该控制组件，用于执行以下步骤：接收写操作，该写操作包括待写地址和第一数据，待写地址是多个存储单元中的目标存储单元的地址；响应于该写操作，以使得目标存储单元中当前存储的数据为目标数据；其中，目标数据是按照预设算法对第一数据和第二数据进行计算后得到的数据，第二数据是存储器接收该写操作时目标存储单元中存储的数据。
本技术方案中，存储器可以用于在执行写操作的过程中完成运算。具体的，在写操作完成后，写入目标存储单元的数据(即目标数据)不仅和写操作携带的数据(即第一数据)有关，还与原存储值(即第二数据)相关。基于此，对于需要在写操作过程中进行运算的场景，如背景技术中所述的示例，使用传统技术时，需要接收读操作和写操作。而本申请实施例提供的技术方案，不需要接收读操作，因此处理过程简单。进一步地，由于不需要接收读操作，因此不需要针对读操作进行地址锁存，因此能够减小处理过程的耗时。
需要说明的是，传统技术的写操作完成后，写入目标存储单元的数据仅与写操作携带的数据(即第一数据)有关。
在一种可能的实现方式中，预设算法是位操作运算；控制组件包括：译码电路和信号调整电路。译码电路，用于对待写地址和第一数据进行译码，得到第一字线信号和第一位线信号；其中，第一字线信号和第一位线信号用于从多个存储单元中选中目标存储单元，并向目标存储单元中写入第一数据。信号调整电路，用于至少基于第一字线信号和第一位线信号，得到第二字线信号和第二位线信号；其中，第二字线信号和第二位线信号用于使得目标存储单元中当前存储的数据为目标数据。
如此，通过信号调整电路实现预设算法，这样，在实现存算一体的过程中，不需要读取第二数据，因此，能够进一步节省处理流程。
在一种可能的实现方式中，如果基于预设算法，确定第一数据与目标数据相同，则第二字线信号和第二位线信号用于不向目标存储空间中写入数据。由于第一数据与目标数据相同，因此，可以通过不向目标存储空间中写入数据，使得目标存储单元中当前存储的数据为目标数据。
在一种可能的实现方式中，如果基于预设算法，确定第一数据与目标数据不同，则第二字线信号和第二位线信号用于向目标存储空间中写入目标数据。也就是说，通过向目标存储单元中写入目标数据，实现目标存储单元中当前存储的数据为目标数据。
在一种可能的实现方式中，信号调整电路，具体用于：基于第一字线信号、第一位线信号和第二数据，得到第二字线信号和第二位线信号。
在一种可能的实现方式中，信号调整电路集成在存储阵列中。这样，有助于缩短信号路径，从而降低信号传输功耗。
在一种可能的实现方式中，控制组件包括：译码电路、控制电路和运算电路。其中，译码电路，用于对待写地址进行译码，得到第一字线信号和第一位线信号；其中，第一字线信号和第一位线信号用于从多个存储单元中选中目标存储单元，并从目标存储单元中读取第二数据。运算电路，用于按照预设算法对第一数据和第二数据进行计算，得到目标数据。控制电路，用于向目标存储单元中写入目标数据。
也就是说，在执行写操作的过程中，实现读取第二数据。该过程同样不需要接收读操作，因此能够节省处理流程和缩短处理时间。另外，该实现方式中运算电路可以针对任何一种运算进行设计，适用范围较广。
在一种可能的实现方式中，控制组件，还用于接收写模式；其中，写模式是指向目标存储单元中写入对第一数据进行修改后的数据的模式。控制组件在执行响应于写操作，以使得目标存储单元中当前存储的数据为目标数据时，具体用于：在接收到写模式之后，响应于写操作，以使得目标存储单元中当前存储的数据为目标数据。
也就是说，本申请实施例提供的存储器支持在某种写模式下，执行本申请实施例提供的写数据方法，这样有助于实现对传统技术中的写数据方法的兼容。
在一种可能的实现方式中，存储器可以是SRAM，DRAM，寄存器等。
第二方面，提供一种写数据的方法，应用于存储器，该存储器包括多个存储单元，该方法包括：接收写操作，该写操作包括待写地址和第一数据，待写地址是多个存储单元中的目标存储单元的地址；响应于该写操作，以使得目标存储单元中当前存储的数据为目标数据；其中，目标数据是按照预设算法对第一数据和第二数据进行计算后得到的数据，第二数据是存储器接收该写操作时目标存储单元中存储的数据。
在一种可能的实现方式中，预设算法是位操作运算；响应于该写操作，以使得目标存储单元中当前存储的数据为目标数据，包括：对待写地址和第一数据进行译码，得到第一字线信号和第一位线信号；其中，第一字线信号和第一位线信号用于从多个存储单元中选中目标存储单元，并向目标存储单元中写入第一数据；至少基于第一字线信号和第一位线信号，得到第二字线信号和第二位线信号；其中，第二字线信号和第二位线信号用于使得目标存储单元中当前存储的数据为目标数据。
在一种可能的实现方式中，如果基于预设算法，确定第一数据与目标数据相同，则第二字线信号和第二位线信号用于不向目标存储空间中写入数据。
在一种可能的实现方式中，如果基于预设算法，确定第一数据与目标数据不同，则第二字线信号和第二位线信号用于向目标存储空间中写入目标数据。
在一种可能的实现方式中，至少基于第一字线信号和第一位线信号，得到第二字线信号和第二位线信号，包括：基于第一字线信号、第一位线信号和第二数据，得到第二字线信号和第二位线信号。
在一种可能的实现方式中，响应于该写操作，以使得目标存储单元中当前存储的数据为目标数据，包括：对待写地址进行译码，得到第一字线信号和第一位线信号；其中，第一字线信号和第一位线信号用于从多个存储单元中选中目标存储单元，并读取目标存储单元中存储的第二数据；按照预设算法对第一数据和第二数据进行计算，得到目标数据；向目标存储单元中写入目标数据。
在一种可能的实现方式中，该方法还包括：接收写模式；其中，写模式是指向目标存储单元中写入对第一数据进行修改后的数据的模式。响应于该写操作，以使得目标存储单元中当前存储的数据为目标数据，包括：在接收到写模式之后，响应于该写操作，以使得目标存储单元中当前存储的数据为目标数据。
第三方面，提供一种计算机设备，该计算机设备包含处理器和存储器，该存储器可以是上述第一方面或第一方面的任意一种可能的实现方式提供的存储器。该处理器用于向该存储器发送写操作。该写操作可以是上述第一方面中的写操作。
第四方面，提供一种存储设备(例如可以是芯片或其他存储设备)，该存储设备包含上述第一方面或第一方面的任意一种可能的实现方式提供的存储器。该存储器用于与处理器连接。该处理器用于向该存储器发送写操作。该写操作可以是上述第一方面中的写操作。
可以理解的是，上述提供的任一种写数据的方法，计算机设备和存储设备等均可以应用于上文所提供的对应的存储器，因此，其所能达到的有益效果可参考对应的存储器中的有益效果，此处不再赘述。
本申请的这些方面或其他方面在以下的描述中会更加简明易懂。
附图说明
图1为传统技术读写操作实现过程中的时序和行为的示意图；
图2为传统技术中的一种SRAM的结构示意图；
图3为传统技术中向SRAM中写数据的过程中的时序和行为的示意图；
图4为传统的6T SRAM结构示意图；
图5为采用传统技术实现“存储器中当前存储数据a，向存储器中写入a+b”的示意图；
图6为本申请实施例提供的存储器的结构示意图一；
图7为本申请实施例提供的存储器在执行写操作的过程中的时序和行为的示意图；
图8为本申请实施例提供的存储器实现存算一体时，存储器的时序和行为的示意图；
图9为本申请实施例提供的存储器的结构示意图二；
图10为本申请实施例提供的存储器的结构示意图三；
图11为本申请实施例提供的信号调整电路的结构示意图一；
图12为本申请实施例提供的信号调整电路的结构示意图二；
图13本申请实施例提供的信号调整电路的结构示意图三；
图14为本申请实施例提供的信号调整电路的结构示意图四；
图15本申请实施例实现“存储器中当前存储数据a，向存储器中写入a+b”的示意图；
图16为本申请实施例提供的写数据的方法的流程图一；
图17为本申请实施例提供的写数据的方法的流程图二；
图18为本申请实施例提供的写数据的方法的流程图三。
具体实施方式
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。
本申请实施例的说明书和权利要求书中的术语“第一”和“第二”等是用于区别不同的对象，而不是用于描述对象的特定顺序。例如，第一预览图像和第二预览图像等是用于区别不同的预览图像，而不是用于描述预览图像的特定顺序。
在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
在本申请实施例的描述中，除非另有说明，“多个”的含义是指两个或两个以上。例如，多个目标部件是指两个或两个以上的目标部件。
在本申请实施例的描述中，随机存取存储器(RAM)，工作时可以随时从任何一个指定的地址写入(存入)或读出(取出)信息的存储器。
在本申请实施例的描述中，赋值运算符：是指将运算符右侧的对象或数值传递给左侧的对象或者变量，基本赋值运算符的符号是“＝”。
在本申请实施例的描述中，复合赋值运算符：是指先执行运算符指定的运算，然后再将运算结果存储到运算符左边操作数指定的变量中的运算符。如+＝、-＝、*＝、/＝、％＝、>>＝、<<＝、&＝、^＝、|＝，a+＝b等同于a＝a+b。
存储器是数字系统中用以存储大量信息的设备或部件，是计算机的重要组成部分。根据存储数据的方式不同，存储器可分为随机存取存储器(random access memory，RAM)和只读存储器(read only memory,ROM)。RAM又可分为静态随机存取存储器(staticRAM,SRAM)和动态随机存取存储器(dynamic RAM,DRAM)。
在数字系统中，SRAM的使用非常广泛。如图2所示，为传统技术中的一种SRAM的结构示意图。其中，SRAM包括存储阵列、译码电路和控制电路。其中，存储阵列包括多个存储单元。该多个存储单元按行和列排列组成阵列结构，行和列分别称为“字线”和“位线”。每个存储单元对应于一个唯一的地址，或者说行和列的交叉就定义出了地址，而且每一个地址和某一特定的数据输入输出端口是相连的，该数据输入输出端口用于输入待写数据和输出已读出的数据。当然，SRAM还可以包括其他器件/模块，如用于生成时钟信号的时钟控制电路等。
如图3所示，为传统技术中向SRAM中写数据的过程中的时序和行为的示意图。其中，CLK表示时钟信号。WEA表示写使能信号，低电平有效。ADDR表示地址总线，ADDR中的阴影部分表示地址总线传输的地址不会被使用。DIN表示数据总线，DIN中的阴影部分表示数据总线中传输的地址不会被使用。MEM_ARRAY[0]表示存储器中的存储单元[0]。基于图3可知：
在第1个时钟周期时，存储单元[0]中存储的数据是a。
在第2个时钟周期时的开始时刻，存储器接收写操作1，写操作1中携带存储单元[0]的地址和数据b。此时，存储器的写使能信号有效，第2个时钟周期内ADDR接收到存储单元[0]的地址，DIN接收到数据b。
响应于写操作1，在第3个时钟周期的开始时刻，存储单元[0]中被写入数据b。也就是说，使用数据b覆盖数据a。
在第4个时钟周期的开始时刻，存储器接收写操作2，写操作2中携带存储单元[0]的地址和数据c。此时，存储器的写使能信号有效。第4个时钟周期内ADDR接收到存储单元[0]的地址，DIN接收到数据c。
响应于写操作2，在第5个时钟周期的开始时刻，向存储单元[0]中写入数据c。也就是说，使用数据c覆盖数据b。
如图4所示，为传统的6T SRAM结构示意图。也就是说，存储阵列中的一个存储单元及其控制电路可以通过传统的6T SRAM实现。基于图4，bit的信息(即写入的数据)保存在M1、M2、M3、M4这四个场效应管中。M1和M2组成反相器C1。Q是C1的输出。M3和M4组成另外一个反相器C2，/Q是C2的输出。C1的输出连接到C2的输入，C2的输出连接到C1的输入，通过这样的方法实现两个反相器的输出状态的锁定、保存，即储存了1bit的数据。M5和M6是用来控制数据访问的。其中，WL表示字线信号，BL表示位线信号，/BL表示BL取反，VDD表示电源。WL和BL均是译码电路的输出。
在冯诺依曼架构中，存储器和处理器(即中央处理器)是两个完全分离的单元，如图5所示。其中，图5示意出了存储器中存储有数据a，当前需要向该存储器中写入a+b的过程。具体的，从存储器读出的数据a和输入给该存储器的数据b,一起发送给计算单元(即处理器)，计算单元计算后将计算结果如a+b写回存储器。
存储器和处理器之间数据交换通路窄以及由此引发的高能耗两大难题，在存储与运算之间筑起了一道“存储墙”。随着基于深度学习技术的人工智能应用热潮再次涌起，冯诺依曼架构的“存储墙”问题随之日益凸显。基于此，存算一体化成为SRAM优化和定制的热点方向。其中，存算一体化，是将计算机中的运算从中央处理器转入内存中进行，可大幅降低数据交换时间以及计算过程中的数据存取能耗。
存算一体化能极大缓解“存储墙”问题，同时显著减小传输功耗，但目前的存算一体化普遍是将数据从存储器的存储单元中读出后，基于所读取的数据完成运算，运算结果作为存储器的读操作结果，使用该方法，能在执行读操作的过程中完成运算。对于需要在写操作过程中完成运算的场景，如累加操作，并没有明显的变化。
基于此，本申请实施例提供了一种存储器及写数据的方法，能够实现在写操作过程中完成运算，即实现存算一体化，相比传统的数据读写方法(如背景技术中的示例)，有助于降低处理过程的复杂度，减小处理过程的耗时，以及降低处理过程中的传输功耗。
如图6所示，为本申请实施例提供的一种存储器10的结构示意图。图6所示的存储器10包括存储阵列101和控制组件102。存储阵列101包括多个存储单元。
控制组件102用于执行以下步骤：
接收写操作，该写操作包括待写地址和第一数据，该待写地址是该多个存储单元中的目标存储单元的地址。其中，目标存储单元可以是该多个存储单元中的任意一个存储单元。
响应于该写操作，以使得目标存储单元中当前存储的数据为目标数据。其中，这里的“当前”是指执行该写操作后，也就是说，在执行该写操作之后，目标存储单元中所存储的数据是目标数据。目标数据是按照预设算法对第一数据和第二数据进行计算后得到的数据，第二数据是存储器10接收该写操作时目标存储单元中存储的数据。
本申请实施例提供的存储器10具体可以是SRAM。当然，具体实现时不限于此。例如，还可以是寄存器、DRAM等。下文中的具体示例均是以存储器10是SRAM为例进行说明。
预设算法，可以是输入包含a和b的任意一种算法，a表示针对存储器的任意一个存储单元执行写操作之前该存储单元中存储的数据，b表示该写操作携带的数据。预设算法可以是一函数，也可以是非函数。在一个示例中，该算法可以是一个机器学习模型，该机器学习模型可以使用函数表征，也可以使用非函数表征。
下文中均以预设算法是函数为例进行说明。例如，该函数可以用于实现基本赋值操作，即f(a,b)＝b，也可以实现复合赋值运算，如f(a,b)＝a+b，还可以实现更加复杂的运算，如f(a,b)＝(a*3+b)/4、f(a,b)＝(b>0)？(a+1):a等。又如，该函数可以是位操作运算，也可以是多比特操作运算等。
以预设算法是f(a，b)为例，存储器10在执行写操作的过程中的时序和行为如图7所示。其中，写操作发生前目标存储单元[0]中存储的是数据a，接收到携带目标存储单元[0]的地址和数据b的写操作后，响应于该写操作，目标存储单元中存储的数据变为f(a,b)。图7中其他内容的解释可以参考上述对图2的描述，此处不再赘述。
本申请实施例提供的存储器10，可以用于在执行写操作的过程中完成运算，以实现存算一体。具体的，在写操作完成后，写入目标存储单元的数据(即目标数据)不仅和写操作携带的数据(即第一数据)有关，还与原存储值(即第二数据)相关。如图8所示，为使用本申请实施例提供的存储器10实现存算一体时，存储器的时序和行为的示意图。
由于传统技术中，在写操作完成后，写入目标存储单元的数据仅与写操作携带的数据(即第一数据)有关，因此，对于需要在写操作过程中进行运算的场景，使用传统技术时，需要接收读操作和写操作。而本申请实施例提供的技术方案，不需要接收读操作，因此处理过程简单。进一步地，由于不需要接收读操作，因此不需要针对读操作进行地址锁存，因此能够减小处理过程的耗时。
可选的，控制组件102，还用于接收写模式。其中，该写模式是指向目标存储单元中写入对第一数据进行修改后的数据的模式。该情况下，控制组件102在执行响应于写操作，以使得目标存储单元中当前存储的数据为目标数据时，具体用于：在接收到写模式之后，响应于该写操作，以使得目标存储单元中当前存储的数据为目标数据。
该可选的实现方式中的写模式是在特定的一次写数据的过程中所涉及的写模式。更广泛地，写模式是指写入“对写操作所携带的数据进行修改后得到的数据(标记为第一写模式)，或写入“写操作所携带的数据”的模式(标记为第二写模式)。基于此，如果控制组件102接收到的写模式是第一写模式，则响应于该写操作，以使得目标存储单元中当前存储的数据为目标数据。另外，如果控制组件102接收到的写模式是第二写模式，则响应于该写操作，以使得目标存储单元中当前存储的数据为第一数据。
在一个示例中，第一写模式可以理解为本申请实施例提供的写数据的模式，第二写模式可以理解为传统技术中提供的写数据的模式，即写覆盖模式。也就是说，在一种实现方式中，本申请提供的存储器可以支持多种写模式，并在写模式为第一写模式时，执行本申请实施例提供的写数据的方法；在写模式是第二写模式时，执行传统技术所提供的写数据的方法。
本申请实施例对为了实现“响应于该写操作，以使得目标存储单元中当前存储的数据为目标数据”，而设计的控制组件102的结构不进行限定。其具体可以通过硬件电路实现，也可以通过软件实现，还可以通过硬件电路与软件的结合实现。如果通过硬件电路实现，则该硬件电路可以是模拟电路，也可以是数字电路，还可以是模拟电路与数字电路的组合。以下提供几种可能的实现方式：
方式1：如图9所示，控制组件102包括：译码电路201、控制电路202和运算电路203。
译码电路201，用于对待写地址进行译码，得到第一字线信号和第一位线信号。其中，第一字线信号和第一位线信号用于从多个存储单元中选中目标存储单元，并从目标存储单元中读取第二数据。具体的，将存储器10的读使能信号设置为有效，从而实现读取第二数据。
运算电路203，用于按照预设算法对第一数据和第二数据进行计算，得到目标数据。
控制电路202，用于向目标存储单元中写入目标数据。具体的，将存储器10的写使能信号被设置为有效，从而实现写入目标数据。
基于图9所示的实施例，存储器10执行写数据的过程可以包括：接收写操作，基于该写操作执行地址锁存，即将待写地址写入寄存器；然后，使读使能信号有效，即进入读模式，从目标存储单元中读取第二数据；接着，将第二数据与写操作中携带的第一数据执行运算后得到目标数据。然后，使写使能信号有效，即进入写模式，将目标数据写入目标存储单元。
该技术方案，存储器在接收到写操作之后，先读数据再计算再写数据，整个过程中并未接收到读操作，因此，仅需要在接收到写操作之后，执行一次地址锁存即可，而传统技术方案，接收到读操作后读数据，计算完成后，接收写操作，写入数据，整个过程既接收到读操作也接收到写操作，因此需要执行2次地址锁存。因此，相比传统技术，该技术方案有助于节省操作流程，从而减少耗时，提高处理速度。另外，完整的运算电路可以做在存储器内部，运算时序还可以定制优化，从而进一步提升速度。
方式2：通过修改存储阵列中的局部电路，实现“响应于该写操作，以使得目标存储单元中当前存储的数据为目标数据”。具体的，如图10所示，控制组件102包括：
译码电路301，用于对待写地址和第一数据进行译码，得到第一字线信号和第一位线信号；其中，第一字线信号和第一位线信号用于从多个存储单元中选中目标存储单元，并向目标存储单元中写入第一数据。
信号调整电路302，用于至少基于第一字线信号和第一位线信号，得到第二字线信号和第二位线信号；其中，第二字线信号和第二位线信号用于使得目标存储单元中当前存储的数据为目标数据。
该方式2可以适用于预设算法是位操作运算。方式2提供的技术方案，可以认为是通过信号调整电路302实现：按照预设算法对第一数据和第二数据进行计算，得到目标数据。
需要说明的是，第一字线信号和第一位线信号具有向目标存储单元中写入第一数据的功能，但是，在实施例中，由于后续会通过信号调整电路302对第一字线信号和第一位线信号中的至少一种进行调整，因此，实际实现时，并不会向目标存储单元中写入第一数据。
本申请实施例对信号调整电路302的具体实现方式不进行限定。可选的，信号调整电路302可以包括字线信号调整电路和位线信号调整电路，分别用于生成第二字线信号和第二位线信号。可选的，信号调整电路302集成在存储阵列101中，这样在存储阵列中实现运算逻辑，可以完成器件级的融合复用，面积功耗有希望做得更优。
如图11所示，为本申请实施例提供的一种信号调整电路302。其中，图11是基于图4、图10进行绘制的，且信号调整电路302集成在存储阵列101中。其中，图11中的字线调整电路和位线调整电路中的至少一种是作为信号调整电路302。
在一种实现方式中，如果基于预设算法，确定第一数据与目标数据相同，则第二字线信号和第二位线信号用于不向目标存储空间中写入数据。
也就是说，如果基于预设算法，确定第一数据与目标数据相同，则存储器响应于该写操作包括：通过对译码电路301的输出结果进行调整，实现不向目标存储空间中写入任何数据。以此实现响应该写操作后，目标存储空间中当前存储的数据是目标数据。
在另一种实现方式中，如果基于预设算法，确定第一数据与目标数据不同，则第二字线信号和第二位线信号用于向目标存储空间中写入目标数据。
也就是说，如果基于预设算法，确定第一数据与目标数据不同，则存储器响应于该写操作包括：通过对译码电路301的输出结果进行调整，实现向目标存储空间中写入目标数据。以此实现响应该写操作后，目标存储空间中当前存储的数据是目标数据。
由此可知，基于方式2实现响应于写操作的过程中，不需要执行读取第二数据的操作。
在一种实现方式中，信号调整电路302可以对第一字线信号进行调整，得到第二字线信号；并将第一位线信号确定为第二位线信号。
在另一种实现方式中，信号调整电路302可以对第一位线信号进行调整，得到第二位线信号；并将第一字线信号确定为第二字线信号。
在另一种实现方式中，信号调整电路302可以对第一字线信号和第二位线信号分别进行调整，得到第二字线信号和第二位线信号。
其中，在对第一字线信号或对第一位线信号进行调整的过程中所使用的信息，与预设算法、第一字线信号、第二字线信号、第一数据、第二数据中的一种或多种相关。以下列举几种具体示例。其中，以下具体示例中均是以预设算法是f(a，b)，a表示第二数据，b表示第一数据,WL_in表示第一字线信号，BL_in表示第一位线信号，WL表示第二字线信号，且BL表示第二位线信号为例进行说明的。
示例1：以f(a,b)＝a&b为例，经分析可知：当第一字线信号WL_in有效(即为1)且第一位线信号BL_in为0时，需要向目标存储单元中写0；当第一字线信号WL_in有效且第一位线信号BL_in为1时，无需进行写操作。基于此，f(a,b)＝a&b时，信号调整电路302如图12所示。具体的：
对于字线调整电路：首先，输入第一位线信号BL_in，经过非门得到/BL_in；其次，第一字线信号WL_in和/BL_in通过“与”操作得到z1；接着，第一字线信号WL_in经过非门得到/WL_in；最后//WL_in和z1通过“或”操作得到第二字线信号WL。
对于位线调整电路：将输入的第一位线信号BL_in直接作为第二位线信号BL。
示例2：以f(a,b)＝a|b为例，经分析可知：当第一字线信号WL_in有效且第一位线信号BL_in为0时，无需进行写操作；当第一字线信号WL_in有效且第一位线信号BL_in为1时，需要向目标存储单元中写1。基于此，f(a,b)＝a|b时，信号调整电路302如图13所示。具体的：
对于字线调整电路：首先，第一字线信号WL_in和第一位线信号BL_in通过“与”操作得到z1；其次，第一字线信号WL_in经过非门得到/WL_in，最后/WL_in和z1通过“或”操作得到第二字线信号WL。
对于位线调整电路：将输入的第一位线信号BL_in直接作为第二位线信号BL。
示例3：以f(a,b)＝a^b为例，经分析可知：当第一字线信号WL_in有效且第一位线信号BL_in为0时，无需进行写操作；当第一字线信号WL_in有效且第一位线信号BL_in为1时，需要对目标存储单元锁存值Q取反后写入目标存储单元。基于此，f(a,b)＝a^b时，信号调整电路302如图14所示。具体的：
对于字线调整电路，其与图13中的字线调整电路相同，此处不再赘述。
对于位线调整电路：首先，目标存储单元锁存值Q穿过PMOS管M1再穿过非门得到/Q；其次，使用第一字线信号WL_in进行mux，选择/Q或第一位信号BL_in作为第二位线信号BL。
可以理解的是，示例1和示例2，可以认为是“基于第一字线信号和第一位线信号，得到第二字线信号；并将第一位线信号直接作为第二位线信号”的具体实现方式。示例3，可以认为是“基于第一字线信号和第一位线信号，得到第二字线信号；并基于第一字线信号、第一位线信号和第二数据，确定第二位线信号”的具体实现方式。其他示例不再一一列举。
由上述方式2可知，本申请实施例提供的一种存算一体化的操作流程可以如图15所示。具体的，输入存储器的数据直接写给存储单元，在存储单元内部的计算单元中完成计算。换句话说，计算单元集成在存储单元中，相比图5所示的传统的存算一体化的操作流程，由于计算单元集成在存储单元中，因此，能够降低处理过程中的传输功耗。
以下通过表1对传统技术和本申请实施例提供的技术进行对比。
表1
由表1可以看出，在实现累加操作、统计操作、N组点的加权求和操作等需要多次写入，读取一次(即读取计算结果)的情况下，相比传统技术提供的存储器时，使用本申请实施例提供的存储器时，可以减少读操作的次数，从而使操作更加简洁，执行速度更快。
以下，说明本申请实施例提供的写数据的方法。该写数据的方法可以应用于上文提供的相应的存储器10。
如图16所示，为本申请实施例提供的一种写数据的方法，该方法可以包括以下步骤S401-S402：
S401：存储器接收写操作，写操作包括待写地址和第一数据，待写地址是多个存储单元中的目标存储单元的地址。
S402：存储器响应于该写操作，以使得目标存储单元中当前存储的数据为目标数据；其中，目标数据是按照预设算法对第一数据和第二数据进行计算后得到的数据，第二数据是存储器接收写操作时目标存储单元中存储的数据。
在一种实现方式中，如图17所示，上述S402可以包括S501-S503：
S501：存储器对待写地址进行译码，得到第一字线信号和第一位线信号；其中，第一字线信号和第一位线信号用于从多个存储单元中选中目标存储单元，并从目标存储单元中读取第二数据。
S502：存储器按照预设算法对第一数据和第二数据进行计算，得到目标数据。
S503：存储器向目标存储单元中写入目标数据。
在另一种实现方式中，如图18所示，上述S402可以包括S601-S602：
S601：存储器对待写地址和第一数据进行译码，得到第一字线信号和第一位线信号；其中，第一字线信号和第一位线信号用于从多个存储单元中选中目标存储单元，并向目标存储单元中写入第一数据。
S602：存储器至少基于第一字线信号和第一位线信号，得到第二字线信号和第二位线信号；第二字线信号和第二位线信号用于使得目标存储单元中当前存储的数据为目标数据。
可选的，S602可以包括以下步骤：存储器基于第一字线信号、第一位线信号和第二数据，得到第二字线信号和第二位线信号。
可选的，如果基于预设算法，确定第一数据与目标数据相同，则第二字线信号和第二位线信号用于不向目标存储空间中写入数据。
可选的，如果基于预设算法，确定第一数据与目标数据不同，则第二字线信号和第二位线信号用于向目标存储空间中写入目标数据。
可选的，该方法还包括：存储器接收写模式；其中，写模式是指向目标存储单元中写入对第一数据进行修改后的数据的模式。该情况下，上述S402可以包括：在接收到写模式之后，响应于写操作，以使得目标存储单元中当前存储的数据为目标数据。
本申请实施例提供的写数据的方法中相关内容的解释，以及有益效果的描述均可以参考上文中对存储器的结构的相关实施例中，此处不再赘述。
通过以上实施方式的描述，所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。

Claims (11)

1.一种存储器，其特征在于，包括：
存储阵列，所述存储阵列包括多个存储单元；
控制组件，用于执行以下步骤：
接收写操作，所述写操作包括待写地址和第一数据，所述待写地址是所述多个存储单元中的目标存储单元的地址；
响应于所述写操作，以使得所述目标存储单元中存储的数据为目标数据；其中，所述目标数据是按照预设算法对所述第一数据和第二数据进行计算后得到的数据，所述第二数据是所述存储器接收所述写操作时所述目标存储单元中存储的数据；所述预设算法是位操作运算；
所述控制组件包括：
译码电路，用于对所述待写地址和所述第一数据进行译码，得到第一字线信号和第一位线信号；其中，所述第一字线信号和所述第一位线信号用于从所述多个存储单元中选中所述目标存储单元，并向所述目标存储单元中写入所述第一数据；
信号调整电路，用于至少基于所述第一字线信号和所述第一位线信号，得到第二字线信号和第二位线信号；其中，所述第二字线信号和所述第二位线信号用于使得所述目标存储单元中存储的数据为所述目标数据。
2.根据权利要求1所述的存储器，其特征在于，
如果基于所述预设算法，确定所述第一数据与所述目标数据相同，则所述第二字线信号和所述第二位线信号用于不向所述目标存储空间中写入数据；
如果基于所述预设算法，确定所述第一数据与所述目标数据不同，则所述第二字线信号和所述第二位线信号用于向所述目标存储空间中写入所述目标数据。
3.根据权利要求2所述的存储器，其特征在于，
所述信号调整电路，具体用于：基于所述第一字线信号、所述第一位线信号和所述第二数据，得到第二字线信号和第二位线信号。
4.根据权利要求2所述的存储器，其特征在于，所述信号调整电路集成在所述存储阵列中。
5.根据权利要求1所述的存储器，其特征在于，所述控制组件还包括：
译码电路，用于对所述待写地址进行译码，得到第一字线信号和第一位线信号；其中，所述第一字线信号和所述第一位线信号用于从所述多个存储单元中选中所述目标存储单元，并从所述目标存储单元中读取所述第二数据；
运算电路，用于按照所述预设算法对所述第一数据和所述第二数据进行计算，得到所述目标数据；
控制电路，用于向所述目标存储单元中写入所述目标数据。
6.根据权利要求1或5所述的存储器，其特征在于，
所述控制组件，还用于接收写模式；其中，所述写模式是指向所述目标存储单元中写入对所述第一数据进行修改后的数据的模式；
所述控制组件在执行所述响应于所述写操作，以使得所述目标存储单元中存储的数据为目标数据时，具体用于：在接收到所述写模式之后，响应于所述写操作，以使得所述目标存储单元中存储的数据为目标数据。
7.一种写数据的方法，其特征在于，应用于存储器，所述存储器包括多个存储单元，所述方法包括：
接收写操作，所述写操作包括待写地址和第一数据，所述待写地址是所述多个存储单元中的目标存储单元的地址；
响应于所述写操作，以使得所述目标存储单元中存储的数据为目标数据；其中，所述目标数据是按照预设算法对所述第一数据和第二数据进行计算后得到的数据，所述第二数据是所述存储器接收所述写操作时所述目标存储单元中存储的数据；所述预设算法是位操作运算；所述响应于所述写操作，以使得所述目标存储单元中存储的数据为目标数据，包括：
对所述待写地址和所述第一数据进行译码，得到第一字线信号和第一位线信号；其中，所述第一字线信号和所述第一位线信号用于从所述多个存储单元中选中所述目标存储单元，并向所述目标存储单元中写入所述第一数据；
至少基于所述第一字线信号和所述第一位线信号，得到第二字线信号和第二位线信号；其中，所述第二字线信号和所述第二位线信号用于使得所述目标存储单元中存储的数据为所述目标数据。
8.根据权利要求7所述的方法，其特征在于，
如果基于所述预设算法，确定所述第一数据与所述目标数据相同，则所述第二字线信号和所述第二位线信号用于不向所述目标存储空间中写入数据；
如果基于所述预设算法，确定所述第一数据与所述目标数据不同，则所述第二字线信号和所述第二位线信号用于向所述目标存储空间中写入所述目标数据。
9.根据权利要求7所述的方法，其特征在于，所述至少基于所述第一字线信号和所述第一位线信号，得到第二字线信号和第二位线信号，包括：
基于所述第一字线信号、所述第一位线信号和所述第二数据，得到第二字线信号和第二位线信号。
10.根据权利要求7所述的方法，其特征在于，所述响应于所述写操作，以使得所述目标存储单元中存储的数据为目标数据，包括：
对所述待写地址进行译码，得到第一字线信号和第一位线信号；其中，所述第一字线信号和所述第一位线信号用于从所述多个存储单元中选中所述目标存储单元，并从所述目标存储单元中读取所述第二数据；
按照所述预设算法对所述第一数据和所述第二数据进行计算，得到所述目标数据；
向所述目标存储单元中写入所述目标数据。
11.根据权利要求7或10所述的方法，其特征在于，所述方法还包括：
接收写模式；其中，所述写模式是指向所述目标存储单元中写入对所述第一数据进行修改后的数据的模式；
所述响应于所述写操作，以使得所述目标存储单元中存储的数据为目标数据，包括：
在接收到所述写模式之后，响应于所述写操作，以使得所述目标存储单元中存储的数据为目标数据。
CN202111450673.3A 2021-11-30 2021-11-30 存储器及写数据的方法 Active CN114115507B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111450673.3A CN114115507B (zh) 2021-11-30 2021-11-30 存储器及写数据的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111450673.3A CN114115507B (zh) 2021-11-30 2021-11-30 存储器及写数据的方法

Publications (2)

Publication Number Publication Date
CN114115507A CN114115507A (zh) 2022-03-01
CN114115507B true CN114115507B (zh) 2023-08-08

Family

ID=80368966

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111450673.3A Active CN114115507B (zh) 2021-11-30 2021-11-30 存储器及写数据的方法

Country Status (1)

Country Link
CN (1) CN114115507B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117235003B (zh) * 2023-09-26 2024-07-19 海光信息技术(苏州)有限公司 存储器读出电路，存储器内的数据运算方法及相关设备
CN117667208B (zh) * 2024-02-01 2024-05-24 腾讯科技（深圳）有限公司 数据运算方法、存储器及计算机设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6324116B1 (en) * 1999-06-18 2001-11-27 Samsung Electronics Co., Ltd. Merged semiconductor device having DRAM and SRAM and data transferring method using the semiconductor device
CN110415748A (zh) * 2018-04-27 2019-11-05 华为技术有限公司 存储器及信号处理方法
CN111128279A (zh) * 2020-02-25 2020-05-08 杭州知存智能科技有限公司 基于NAND Flash的存内计算芯片及其控制方法
CN211016545U (zh) * 2020-02-25 2020-07-14 杭州知存智能科技有限公司 基于NAND Flash的存内计算芯片、存储装置以及终端
CN113539327A (zh) * 2021-07-09 2021-10-22 中国科学院上海微系统与信息技术研究所 一种相变存储单元实现快速逻辑计算装置及数据检索方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10206247A1 (de) * 2002-02-15 2003-09-04 Infineon Technologies Ag Integrierte Speicherschaltung mit über Wortleitungen und Bitleitungen beschreibbaren Speicherkondensatoren
US9880778B2 (en) * 2015-11-09 2018-01-30 Google Inc. Memory devices and methods

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6324116B1 (en) * 1999-06-18 2001-11-27 Samsung Electronics Co., Ltd. Merged semiconductor device having DRAM and SRAM and data transferring method using the semiconductor device
CN110415748A (zh) * 2018-04-27 2019-11-05 华为技术有限公司 存储器及信号处理方法
CN111128279A (zh) * 2020-02-25 2020-05-08 杭州知存智能科技有限公司 基于NAND Flash的存内计算芯片及其控制方法
CN211016545U (zh) * 2020-02-25 2020-07-14 杭州知存智能科技有限公司 基于NAND Flash的存内计算芯片、存储装置以及终端
CN113539327A (zh) * 2021-07-09 2021-10-22 中国科学院上海微系统与信息技术研究所 一种相变存储单元实现快速逻辑计算装置及数据检索方法

Also Published As

Publication number Publication date
CN114115507A (zh) 2022-03-01

Similar Documents

Publication Publication Date Title
CN114115507B (zh) 存储器及写数据的方法
US6173356B1 (en) Multi-port DRAM with integrated SRAM and systems and methods using the same
US7349285B2 (en) Dual port memory unit using a single port memory core
US8832508B2 (en) Apparatus and methods for testing writability and readability of memory cell arrays
US10754584B2 (en) Data processing method and system for 2R1W memory
US20210209022A1 (en) Processing-in-memory (pim) device
EP3038109B1 (en) Pseudo dual port memory using a dual port cell and a single port cell with associated valid data bits and related methods
US6091667A (en) Semiconductor memory device and a data reading method and a data writing method therefor
US7251186B1 (en) Multi-port memory utilizing an array of single-port memory cells
US20120324175A1 (en) Multi-Port Register File with an Input Pipelined Architecture with Asynchronous Reads and Localized Feedback
CN112306420B (zh) 一种基于存储池的数据读写方法、装置、设备及存储介质
JPS63281299A (ja) 連想メモリ装置
CN113823336B (zh) 用于存算一体的数据写入电路
US20230047801A1 (en) Method and device for the conception of a computational memory circuit
JPH04147493A (ja) 半導体メモリ
US7752410B1 (en) System and method for accessing data in a multicycle operations cache
JPH01138694A (ja) メモリ装置
JP2000163990A (ja) 半導体記憶装置
CN118132507B (zh) 一种支持多种工作负载的新型存内计算架构
JP5092995B2 (ja) 論理検証方法、装置およびプログラム
WO2024124807A1 (zh) 一种ai芯片、张量处理方法及电子设备
US20230186980A1 (en) Synthesizable logic memory
US20230133799A1 (en) Semiconductor devices and methods for performing programming operations
JP3923642B2 (ja) 半導体記憶装置
CN115064197A (zh) 存内计算装置及其控制方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant