DE10206247A1 - Integrierte Speicherschaltung mit über Wortleitungen und Bitleitungen beschreibbaren Speicherkondensatoren - Google Patents

Integrierte Speicherschaltung mit über Wortleitungen und Bitleitungen beschreibbaren Speicherkondensatoren

Info

Publication number
DE10206247A1
DE10206247A1 DE10206247A DE10206247A DE10206247A1 DE 10206247 A1 DE10206247 A1 DE 10206247A1 DE 10206247 A DE10206247 A DE 10206247A DE 10206247 A DE10206247 A DE 10206247A DE 10206247 A1 DE10206247 A1 DE 10206247A1
Authority
DE
Germany
Prior art keywords
charge
bit line
storage capacitor
blq
word lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE10206247A
Other languages
English (en)
Inventor
Norbert Wirth
Herbert Benzinger
Stephan Schroeder
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10206247A priority Critical patent/DE10206247A1/de
Priority to US10/368,332 priority patent/US20030156446A1/en
Publication of DE10206247A1 publication Critical patent/DE10206247A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

Integrierte Speicherschaltung mit einem ersten Speicherkondensator, der über eine erste Wortleitung und einer erste Bitleitung adressierbar ist, und einem zweiten Speicherkondensator, der über eine zweite Wortleitung und eine zweite Bitleitung adressierbar ist, wobei die erste und die zweite Wortleitung mit einer Adressdekodiererschaltung verbunden sind, wobei die erste und die zweite Bitleitung mit einem Schreib-/Leseverstärker verbunden sind, wobei die Adressdekodiererschaltung bei einem Schreibvorgang die erste und die zweite Wortleitung aktiviert, so dass bei dem Schreibvorgang eines Datums der Schreib-/Leseverstärker die erste Speicherzelle mit dem Datum und die zweite Speicherzelle mit dem komplementärem Datum beschreibt, und wobei die Adressdekodiererschaltung bei einem Lesevorgang die erste und die zweite Wortleitung aktiviert, so dass die Ladung der ersten Speicherzelle auf die erste Bitleitung fließt und die Ladung der zweiten Speicherzelle auf die zweite Bitleitung fließt, wobei das auszulesende Datum dem Vorzeichen der durch den Schreib-/Leseverstärker detektierten Ladungsdifferenz entspricht.

Description

  • Die Erfindung betrifft eine integrierte Speicherschaltung mit Speicherkondensatoren, die über Wortleitungen adressierbar und über Bitleitungen beschreibbar und auslesbar sind. Die Erfindung betrifft weiterhin ein Verfahren zum Beschreiben und zum Auslesen einer integrierten Speicherzelle.
  • Dynamische Speicherzellen in DRAMs haben eine beschränkte Datenhaltezeit (retention time). Die Datenhaltezeit ist abhängig von der Größe der Zellkapazität, der Bitleitungskapazität, der Temperatur und den technologisch bedingten Leckstrompfaden. Wird die Datenhaltezeit überschritten, ist die Zellinformation nicht mehr zuverlässig verfügbar. Um dem Verlust der Zell-Ladung entgegenzuwirken, werden Auffrischzyklen (refresh cycles) vorgesehen. Die Auffrischzyklen bewirken das Wiederbeschreiben der Zellen mit der vollständigen Information in vorbestimmten Zeitabständen. Das Vorsehen der Auffrischzyklen verursacht eine erhöhte Leistungsaufnahme des DRAMs.
  • Will man die Leistungsaufnahme der DRANs vermindern, so werden üblicherweise Speicherzellen vorgesehen, deren Kapazitäten gegenüber den herkömmlichen Speicherzellen erhöht sind. Dadurch wird die Anzahl der Auffrischzyklen in einem vorbestimmten Zeitraum verringert, wodurch die Leistungsaufnahme des DRANs reduziert wird. Ebenso werden Speicherzellen mit erhöhten Speicherkapazitäten vorgesehen, wenn erhöhte Anforderungen an die Zuverlässigkeit der integrierten Speicherschaltung gestellt werden. Dies erfordert jedoch ein neues Layout der Speichermatrix, was aufwändig und mit erhöhten Kosten verbunden ist.
  • Insbesondere während des Anfahrens der Produktion von neuen Speicherbausteinen (Ramp Up), ist die Ausbeute der Produktion gering. Die geringe Ausbeute ist häufig eine Folge von zu geringen Datenhaltezeiten. Üblicherweise sind Speicherbausteine mit zu geringen Datenhaltezeiten nicht verwendbar, da zu kurze Auffrischzyklen die Leistung des gesamten Systems stark beeinträchtigen.
  • Es ist die Aufgabe der vorliegenden Erfindung, Speicherbausteine vorzusehen, deren Leistungsaufnahme reduziert und deren Zuverlässigkeit erhöht ist. Darüber hinaus soll vorgesehen sein, dass Speicherbausteine, die aufgrund geringer Datenhaltezeiten verworfen werden müssten, nachträglich so zu modifizieren sind, dass sie den Spezifikationen bezüglich der Datenhaltezeit genügen.
  • Die Aufgabe wird durch die integrierte Speicherschaltung nach Anspruch 1 und die Verfahren nach Anspruch 7 und 8 gelöst. Weitere Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Die Erfindung betrifft eine integrierte Speicherschaltung mit Speicherkondensatoren, die über Wortleitungen und Bitleitungen adressierbar sind. Die Wortleitungen sind mit einer Adressdekodiererschaltung verbunden. Die Bitleitungen sind mit einem Schreib-/Leseverstärker verbunden. Die Adressdekodiererschaltung ist so ausgeführt, um bei einem Lese- und/oder Schreibvorgang eine erste und eine zweite Wortleitung zu aktivieren, wobei bei dem Schreibvorgang eines Datums der Schreib-/Leseverstärker so angesteuert wird, um den ersten Speicherkondensator mit einer ersten Ladung und den zweiten Speicherkondensator mit einer zweiten Ladung zu belegen. Dabei sind die erste Ladung und die zweite Ladung, d. h. insbesondere die Ladungsdifferenz zwischen erster und zweiter Ladung von dem zu schreibenden Datum abhängig. Die erste Ladung und die zweite Ladung sind vorzugsweise komplementär. Bei einem Lesevorgang werden die erste und die zweite Wortleitung aktiviert, so dass die erste Ladung des ersten Speicherkondensators auf die erste Bitleitung fließt und die zweite Ladung des zweiten Speicherkondensators auf die zweite Bitleitung fließt. Dabei ist das auszulesende Datum durch die durch den Schreib-/Leseverstärker detektierte Ladungsdifferenz bestimmt, z. B. ihr Vorzeichen.
  • Die Erfindung hat den Vorteil, dass man ohne die Layout- Struktur der Speichermatrix zu verändern, die Datenhaltezeit einer Speicherzelle erhöhen kann. Dies wird dadurch erreicht, dass zum Speichern eines Datums die Anzahl der Speicherkapazitäten vervielfacht wird, indem nicht nur eine Speicherkapazität, sondern zwei oder mehrere zur Speicherung eines einzigen bestimmten Datums verwendet wird. Dies wird so erreicht, indem der erste Speicherkondensator an der ersten Bitleitung mit einer ersten, z. B. positiven Ladung belegt wird, während der an der zweiten Bitleitung angeschlossene Speicherkondensator mit einer zweiten, z. B. negativen Ladung belegt wird, oder umgekehrt. Das Bezugspotential für die positive bzw. negative Ladung stellt dabei das Mittenpotential der ersten und der zweiten Bitleitung dar, d. h. das Potential, auf das die Bitleitung gelegt wird, bevor die Ladungen bei einem Lesevorgang durch Aktivierung der Wortleitungen aus den Speicherkondensatoren auf die Bitleitung fließen.
  • Der Schreib-/Leseverstärker ist jeweils mit einer ersten und einer zweiten Bitleitung verbunden und verstärkt einen geringen Ladungsunterschied zwischen der ersten und der zweiten Bitleitung zum Auslesen des Datums. Beim Schreiben eines Datums wird abhängig von dem zu schreibenden Datum eine gegenüber dem Anfangspotential der Bitleitungen positive Ladung auf die erste Bitleitung und eine negative Ladung auf die Bitleitung, oder umgekehrt, angelegt. Dies geschieht im wesentlichen gleichzeitig, so dass in dem ersten und dem zweiten Speicherkondensator Ladungen gespeichert werden.
  • Dies führt dazu, dass man die Datenhaltezeit der Speicherzelle auf Kosten des auf dem Speicherbaustein verfügbaren Speicherplatzes erhöhen kann.
  • Die Erfindung ermöglicht es somit, sehr flexibel auf Kosten der im Baustein verfügbaren Speichergröße, die Datenhaltezeit zu vergrößern und somit die Zahl der Auffrischzyklen pro Zeiteinheit zu reduzieren. Man erhält damit einen Low-Power, Long-Retention-Baustein, der sich ohne Änderung des Layouts der Speichermatrix aus einem Standardbaustein realisieren lässt.
  • Darüber hinaus kann die erfindungsgemäße Speicherschaltung für Anwendungen mit erhöhten Zuverlässigkeitsanforderungen bezüglich Soft-Error-Rate oder Degradationsverhalten verwendet werden.
  • Insbesondere beim Anfahren einer Produktion von Speicherbausteinen hat man eine geringe Ausbeute, die häufig durch geringe Datenhaltezeiten der Speicherzellen verursacht sind. Fehlerhafte Speicherbausteine aufgrund geringer Datenhaltezeiten sind üblicherweise nicht reparierbar und müssten daher verworfen werden. Die erfindungsgemäße Speicherschaltung ermöglicht es hier, durch Reduzierung des Speicherplatzes und Erhöhung der Datenhaltezeit diese Speicherbausteine verwertbar zu machen. Z. B. können so 256 MB-Bausteine durch Umprogrammierung zu 128 MB-Bausteinen modifiziert werden, die ansonsten verworfen werden müssten.
  • Es kann vorgesehen sein, dass die Adressdekodiererschaltung einen Eingang für ein Steuersignal aufweist, um ein Steuersignal zu empfangen. Abhängig von dem Steuersignal wird die erste und die zweite Wortleitung einzeln oder gemeinsam adressiert. Dies hat den Vorteil, dass es steuerbar ist, ob die Adressdekodiererschaltung in herkömmlicher Weise, nämlich durch einzelne Aktivierung der Wortleitungen oder in der Weise betrieben wird, dass die erste und die zweite Wortleitung gemeinsam aktiviert werden.
  • Es kann weiterhin vorgesehen sein, dass mehrere erste Wortleitungen mit ersten Speicherkondensatoren und mehrere zweite Wortleitungen mit zweiten Speicherkondensatoren vorgesehen sind. Die ersten und die zweiten Wortleitungen können gemeinsam adressierbar sein. Die ersten Speicherkondensatoren werden mit der ersten Bitleitung und die zweiten Speicherkondensatoren mit der zweiten Bitleitung verbunden. Bei einem Lesevorgang fließen die ersten Ladungen der ersten Speicherkondensatoren auf die erste Bitleitung und die zweiten Ladungen der zweiten Speicherkondensatoren auf die zweite Bitleitung. Bei einem Schreibvorgang eines Datums wird der Schreib- /Leseverstärker so angesteuert, um die ersten Speicherkondensatoren mit ersten Ladungen und die zweiten Speicherkondensatoren mit zweiten Ladungen zu belegen. Die ersten Ladungen und die zweiten Ladungen sind abhängig von dem zu schreibenden Datum gewählt. Auf diese Weise ist es möglich, die Datenhaltezeit nahezu beliebig zu erhöhen, indem die Anzahl der ersten Speicherkondensatoren und/oder der zweiten Speicherkondensatoren erhöht wird.
  • Vorzugsweise ist eine integrierte Speicherschaltung vorgesehen, die mehrere weitere Wortleitungen mit weiteren Speicherkondensatoren und/oder mehrere weitere Bitleitungen aufweist. Zum Adressieren der weiteren Speicherkondensatoren wird jeweils nur eine der weiteren Wortleitungen gleichzeitig aktiviert. Auf diese Weise ist es möglich, einen Speicherbaustein zu schaffen, der Speicherzellen mit erhöhter Datenhaltezeit und Speicherzellen mit normaler Datenhaltezeit aufweist, d. h. Speicherzellen, die zum Speichern eines Datum nur einen Speicherkondensator verwenden. Dadurch können Speicherzellen, die fehlerhaft eine zu geringe Datenhaltezeit aufweisen, durch gemeinsame Adressierung mit einem oder mehreren weiteren Speicherkondensatoren repariert werden.
  • Vorzugsweise kann vorgesehen sein, dass die Adressdekodiererschaltung programmierbar gestaltet ist, so dass durch die Programmierung bestimmte Speicherkondensatoren gemeinsam und die übrigen Speicherkondensatoren einzeln über die Wortleitungen adressierbar sind. Die Programmierung der Adressdekodiererschaltung kann beispielsweise über interne Einstellungsspeicher, wie z. B. Hard-Fuses, oder durch externe Anschlüsse der Speicherschaltung vorgenommen werden. Es ist somit möglich, dass bei Anliegen einer Adresse an Eingängen der Adressdekodiererschaltung die Adressdekodiererschaltung erkennt, ob die Speicherzelle, die durch die Adresse angesprochen werden soll, eine normale Speicherzelle oder eine Speicherzelle mit erhöhter Datenhaltezeit ist.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Beschreiben einer integrierten Speicherschaltung mit einem Datum vorgesehen. Dazu wird eine erste und eine zweite Wortleitung der integrierten Speicherschaltung aktiviert, so dass ein erster Speicherkondensator mit einer ersten Bitleitung und ein zweiter Speicherkondensator mit einer zweiten Bitleitung verbunden wird. Anschließend wird ein einzuschreibendes Datum gleichzeitig über die erste Bitleitung in den ersten Speicherkondensator und die zweite Bitleitung in den zweiten Speicherkondensator geschrieben, wobei der erste Speicherkondensator mit einer ersten Ladung und der zweite Speicherkondensator mit einer zweiten Ladung belegt wird.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Auslesen eines Datums aus einer integrierten Speicherschaltung vorgesehen. Dazu wird zunächst die erste und die zweite Wortleitung der integrierten Speicherschaltung aktiviert, so dass die erste Ladung des ersten Speicherkondensators mit der ersten Bitleitung und die zweite Ladung des zweiten Speicherkondensators mit der zweiten Bitleitung verbunden wird, so dass die Ladungen auf die Bitleitungen fließen. Anschließend wird der Ladungsunterschied zwischen der Ladung der ersten Bitleitung und der Ladung der zweiten Bitleitung detektiert, wobei die Ladungsdifferenz zwischen erster und zweiter Ladung den Wert des Datums bestimmt, z. B. über das Vorzeichen der Ladungsdifferenz.
  • Die erfindungsgemäßen Verfahren haben den Vorteil, dass mehrere Speicherkondensatoren zur Speicherung eines Datums verwendet werden, so dass die Kapazität zum Speichern der dem Datum entsprechenden Ladung verdoppelt oder vervielfacht wird.
  • Die Erfindung wird im Folgenden anhand eines bevorzugten Ausführungsbeispiels näher erläutert. Es zeigen:
  • Fig. 1 ein Blockdiagramm einer bevorzugten Ausführungsform der vorliegenden Erfindung;
  • Fig. 2 ein Schaubild, in dem die Anzahl der Fehler eines herkömmlichen DRAMs und eines erfindungsgemäßen Speicherbausteins über der Datenhaltezeit aufgetragen ist;
  • Fig. 3 ein Schaubild, bei dem die Datenhaltezeit eines herkömmlichen DRAMs und eines erfindungsgemäßen Speicherbausteins über der Temperatur aufgetragen ist und
  • Fig. 4 ein Schaubild, in dem das Verhältnis der Datenhaltezeiten eines erfindungsgemäßen Speicherbausteins zu einem herkömmlichen DRAM über der Temperatur aufgetragen ist.
  • Fig. 1 zeigt in einem Blockdiagramm einen Teilausschnitt der erfindungsgemäßen Speicherschaltung, die beispielsweise als dynamischer Speicherbaustein (DRAM) ausgebildet ist.
  • Übliche DRAM-Speicherbausteine weisen eine Vielzahl von Wort- und Bitleitungen auf. Die Wortleitungen sind über eine Adressdekodierschaltung ansteuerbar. Beim Lesen einer Speicherzelle wird jeweils eine der Wortleitungen aktiviert, so dass eine Ladung eines daran angeschlossenen Speicherkondensats auf eine zugehörige Bitleitung fließt. Die Bitleitungen sind paarweise mit einem Schreib-/Leseverstärker verbunden, über den der Ladungsunterschied auf den Bitleitungen detektiert und verstärkt wird. Beim Schreiben wird ein Potential auf eine Bitleitung gelegt und über eine aktivierte Wortleitung der entsprechende Speicherkondensator aktiviert, so dass die Ladung gespeichert wird.
  • Die Speicherschaltung 1 weist eine Adressdekodierschaltung 2 auf. Die Adressdekodiererschaltung 2 weist Adresseingänge 3 auf, auf denen Adresssignale angelegt werden können. Die Adresssignale geben die Adresse an, von der Daten gelesen werden sollen oder in die Daten eingeschrieben werden sollen. Die Adressdekodiererschaltung 2 steuert eine Vielzahl von Wortleitungen WL1, WL2, WLX, WLY, WL2, darunter eine erste Wortleitung WL1 und eine zweite Wortleitung WL2, an. Eine Vielzahl von Wortleitungen sind an die Adressdecodierschaltung 2 angeschlossen.
  • Die erste Wortleitung WL1 ist mit dem Gate eines ersten Speichertransistors T1, die zweite Wortleitung WL2 mit dem Gate eines zweiten Speichertransistors T2 verbunden. Der Drain- /Source-Anschluss des ersten Speichertransistors T1 ist mit einer ersten Bitleitung BL, der Drain-/Source-Anschluss des zweiten Speichertransistors T2 mit einer zweiten Bitleitung BLQ verbunden. Der Source-/Drain-Anschluss des ersten Speichertransistors T1 ist mit einem ersten Anschluss eines ersten Speicherkondensators C1, der zweite Anschluss des ersten Speicherkondensators C1 mit Masse oder einem sonstigen festgelegten Potential verbunden. Der Source-/Drain-Anschluss des zweiten Speichertransistors T2 ist mit einem ersten Anschluss eines zweiten Speicherkondensators C2 verbunden. Der zweite Anschluss des zweiten Speicherkondensators C2 ist mit Masse oder einem festgelegten Spannungspotential verbunden.
  • An die erste Bitleitung BL und an die zweite Bitleitung BLQ ist ein Schreib-/Leseverstärker 4 angeschlossen.
  • Die Adressdekodiererschaltung 2 weist einen Steuereingang 5 auf, an dem ein Steuersignal anliegt. Das Steuersignal gibt an, ob die Speicherzelle, die durch die an dem Adresseingang 3 anliegende Adresse adressierten Speicherzelle durch einen Speicherkondensator oder zwei Speicherkondensatoren gebildet werden soll.
  • Soll eine Speicherzelle durch die beiden Speicherkondensatoren C1, C2 gebildet werden, so wird das Steuersignal über die Steuerleitung 5 angelegt. Bei Anlegen an die den Speicherkondensatoren C1, C2 entsprechenden Adresse werden die erste und die zweite Wortleitung WL1, WL2 aktiviert und auf diese Weise der erste Speichertransistor T1 und der zweite Speichertransistor T2 durchgeschaltet, so dass die ersten Anschlüsse des ersten und des zweiten Speicherkondensators C1, C2 mit der jeweiligen Bitleitung verbunden werden.
  • Bei einem Schreibvorgang erhält der Schreib-/Leseverstärker 4 über die Datenleitung 6 ein Datum. Dieses Datum wird in eine Potentialdifferenz auf der ersten Bitleitung und der zweiten Bitleitung BL, BLQ umgewandelt. Dadurch wird der erste Speicherkondensator C1 auf ein erstes Potential, z. B. ein positives Potential, aufgeladen, und der zweite Speicherkondensator C2 auf ein zweites Potential, z. B. ein negatives Potential, aufgeladen. Positives Potential und negatives Potential stehen in Bezug auf ein mittleres Spannungspotential, auf das die erste und die zweite Bitleitung BL, BLQ vor jedem Schreib- bzw. Lesevorgang geladen werden.
  • Bei einem Auslesevorgang liegt durch Aktivieren der ersten Wortleitung WL1 und der zweiten Wortleitung WL2 die Ladung des ersten Speicherkondensator C1 auf die erste Bitleitung BL und die Ladung des zweiten Speicherkondensator C2 über den zweiten Speichertransistor T2 auf die zweite Bitleitung BLQ.
  • Da der erste Speicherkondensator C1 und der zweite Speicherkondensator C2 beim Beschreiben mit bezüglich der Bitleitungspotentiale entgegengesetzter Ladung aufgeladen worden sind, ist die nun zwischen der ersten Bitleitung BL und der zweiten Bitleitung BLQ auftretende Ladungsdifferenz größer, als dies der Fall wäre, wenn nur einer der Speicherkondensatoren die Ladungsdifferenz bewirken würden. Da eine größere Ladungsdifferenz zwischen der ersten Bitleitung BL und der zweiten Bitleitung BLQ eine längere Zeit braucht, um durch Leckströme abgebaut zu werden, kann die Ladungsdifferenz sicherer von dem Schreib-/Leseverstärker detektiert werden. Somit ist die Speicherung und das Auslesen eines Datums, das mit Hilfe von zwei Speicherkondensatoren gespeichert ist, zuverlässiger.
  • Die Datenhaltezeit einer Speicherzelle bestimmt sich danach, welche Ladungsmenge in der Speicherkapazität gespeichert ist und welchen Gesamtwiderstand die Leckstrompfade dem Abfließen der Ladung aus der Speicherkapazität entgegenstellen. Durch Verdopplung bzw. durch Vervielfachung der von dem Schreib- /Leseverstärker zu detektierenden Ladungsdifferenz kann somit die Datenhaltezeit vergrößert werden.
  • Durch Verwenden einer nahezu beliebigen Anzahl von ersten bzw. zweiten Speicherkondensatoren C1, C2, lässt sich somit die Datenhaltezeit über einen großen Bereich nahezu beliebig vergrößern.
  • Die Adressdekodiererschaltung kann so vorgesehen sein, dass sie automatisch z. B. anhand einer Programmierung in einem darin befindlichen Speicher erkennt, welche der anliegenden Adressen durch mehr als einen Speicherkondensator gebildet wird und welche der durch die Adresse adressierten Speicherzellen nur durch einen Speicherkondensator gebildet wird. So kann die Adressdekodiererschaltung 2 mehrere Wortleitungen aufweisen, die beim Abfragen einer ersten Adresse gleichzeitig aktiviert werden und beim Einschreiben oder Auslesen einer zweiten Adresse einzeln aktiviert werden.
  • In Fig. 2 ist ein Schaubild dargestellt, in dem die Leistungsverbesserung der erfindungsgemäßen Speicherschaltung gegenüber einem herkömmlichen DRAM dargestellt wird. Der Test wurde anhand eines 256 MB-Speicher durchgeführt, der mit einem X-Streifenpattern beschrieben wird. Beim Lesen wird über die Testmodes der Leseverstärker deaktiviert und sequentiell zwei wortleitungen aktiviert, so dass zwischen der ersten Bitleitung und der zweiten Bitleitung ein Ladungsausgleich von Zellen mit inversen physikalischen Ladungen erfolgt. Der Leseverstärker wird anschließend durch ein DSEL-Kommando aktiviert. Die Vorladung der Bitleitungen wird über ein Testmode/Exit-Kommando durchgeführt. Dies simuliert das Verhalten eines SDRAMs, bei dem gleichzeitig durch zwei Wortleitungen eine Speicherzelle an der ersten Bitleitung BL und der zweiten Bitleitung BLQ mit inversen physikalischen Ladungen simuliert wird.
  • In dem Schaubild ist die Zahl der fehlerhaften Speicherzellen über der Datenhaltezeit aufgetragen und man erkennt, dass der erste Fehler der Datenhaltezeit bei einem herkömmlichen DRAM- Speicherbaustein bereits bei unter 300 msec Datenhaltezeit auftritt. Dagegen tritt der erste Fehler beim Speichern eines Datums in einer durch zwei Speicherkondensatoren gebildeten Speicherzelle bei dem erfindungsgemäßen Speicherbaustein erst bei etwa 1000 msec auf. Man erkennt, dass durch die Verwendung einer erfindungsgemäßen Speicherschaltung die Datenhaltezeit vervielfacht werden kann.
  • In Fig. 3 ist die Datenhaltezeit eines herkömmlichen DRAM- Speicherbausteins und eines erfindungsgemäßen Speicherbausteins über der Temperatur aufgetragen. Man erkennt, dass die Datenhaltezeit bei dem erfindungsgemäßen Speicherbaustein über dem gesamten Temperaturbereich zwischen 0 bis 140°C gegenüber der Datenhaltezeit eines herkömmlichen SDRAM-Speicherbausteins erheblich erhöht ist.
  • Das Verhältnis der Datenhaltezeit über der Temperatur ist in Fig. 4 dargestellt. Man erkennt, dass die Datenhaltezeit bei dem erfindungsgemäßen Speicherbaustein um mindestens den Faktor 3 länger ist als bei dem herkömmlichen DRAM-Speicherbaustein. Bezugszeichenliste 1 Integrierte Speicherschaltung
    2 Adressdekodiererschaltung
    3 Adresseingänge
    4 Schreib-/Leseverstärker
    5 Steuereingang
    6 Dateneingang
    T1, T2 Erster, zweiter Speichertransistor
    C1, C2 Erster, zweiter Speicherkondensator
    WL1, WL2 Erste, zweite Wortleitung
    WLX, WLY, WLZ Weitere Wortleitungen
    BL, BLQ Erste, zweite Bitleitung
    BLX Weitere Bitleitung
    Tx Weiterer Speichertransistor
    Cx Weiterer Speicherkondensator

Claims (9)

1. Integrierte Speicherschaltung (1) mit Speicherkondensatoren (C1, C2), die über Wortleitungen (WL1, WL2, WLX, WLY, WL2) und Bitleitungen (BL, BLQ) adressierbar sind, wobei die Wortleitungen (WL) mit einer Adressdekodierschaltung (2) verbunden sind,
wobei die Bitleitungen (BL, BLQ) paarweise mit einem Schreib- /Leseverstärker (4) verbunden sind, dadurch gekennzeichnet, dass
die Adressdekodierschaltung (2) so ausgeführt ist, um bei einem Lese- und/oder Schreibvorgang eine erste und eine zweite Wortleitung (WL1, W12) zu aktivieren, wobei bei dem Schreibvorgang eines Datums der Schreib-/Leseverstärker (4) so angesteuert wird, um über eine erste Bitleitung (BL) einen ersten Speicherkondensator (C1), der mit der ersten Wortleitung (WL1) verbunden ist, mit einer ersten Ladung und über eine zweite Bitleitung (BLQ) einen zweiten Speicherkondensator (C2), der mit der zweiten Wortleitung (WL2) verbunden ist, mit einer zweiten Ladung zu belegen, wobei die erste Ladung und die zweite Ladung von dem zu schreibenden Datum abhängen, wobei bei einem Lesevorgang die erste Ladung des ersten Speicherkondensators (C1) auf die erste Bitleitung (BL) fließt und die zweite Ladung des zweiten Speicherkondensators (C2) auf die zweite Bitleitung (BLQ) fließt, wobei das auszulesende Datum durch die durch den Schreib- /Leseverstärker (4) detektierte Ladungsdifferenz zwischen der ersten und zweiten Bitleitung (BL, BLQ) bestimmt ist.
2. Integrierte Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Adressdekodiererschaltung einen Eingang für ein Steuersignal aufweist, um ein Steuersignal zu empfangen, wobei die Adressdekodiererschaltung (2) bei dem Schreibvorgang und/oder bei dem Lesevorgang abhängig von dem Steuersignal die erste und die zweite Wortleitung (WL1, WL2) einzeln oder gemeinsam adressiert.
3. Integrierte Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die erste Ladung und die zweite Ladung zueinander komplementär sind.
4. Integrierte Speicherschaltung (1) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass mehrere erste Wortleitungen (WL1) mit ersten Speicherkondensatoren (C1) und mehrere zweite Wortleitungen (WL2) mit zweiten Speicherkondensatoren (C2) vorgesehen sind, wobei die ersten und die zweiten Wortleitungen (WL1, WL2) gemeinsam adressierbar sind, wobei die ersten Speicherkondensatoren (C1) mit der ersten Bitleitung (BL) und die zweiten Speicherkondensatoren (C2) mit der zweiten Bitleitung (BLQ) verbunden werden, wobei bei einem Lesevorgang die ersten Ladungen der ersten Speicherkondensatoren (C1) auf die erste Bitleitung (BL) und die zweiten Ladungen der zweiten Speicherkondensatoren (C2) auf die zweite Bitleitung (BLQ) fließen, und wobei bei einem Schreibvorgang eines Datums der Schreib- /Leseverstärker so angesteuert wird, um die ersten Speicherkondensatoren (C1) mit ersten Ladungen und die zweiten Speicherkondensatoren (C2) mit zweiten Ladungen zu belegen, wobei die erste Ladungen und die zweite Ladungen von dem zu schreibenden Datum abhängig sind.
5. Integrierte Speicherschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass mehrere weitere Wortleitungen mit weiteren Speicherkondensatoren (C1, C2, Cx) und/oder mehrere weitere Bitleitungen vorgesehen sind, wobei beim Adressieren der weiteren Speicherkondensatoren jeweils nur eine der weiteren Wortleitungen gleichzeitig aktiviert ist.
6. Integrierte Speicherschaltung nach Anspruch 5, dadurch gekennzeichnet, dass die Adressdekodiererschaltung programmierbar gestaltet ist, so dass durch die Programmierung bestimmte Speicherkondensatoren gemeinsam und die übrigen Speicherkondensatoren einzeln über die Wortleitungen adressierbar sind.
7. Verfahren zum Abspeichern eines Datums in einer integrierten Speicherschaltung mit folgenden Schritten:
Aktivieren einer ersten und einer zweiten Wortleitung (WL1, WL2) der integrierten Speicherschaltung (BL), so dass ein erster Speicherkondensator (C1) mit einer ersten Bitleitung (BL) und ein zweiter Speicherkondensator (C2) mit einer zweiten Bitleitung (BLQ) verbunden wird;
Gleichzeitiges Schreiben des einzuschreibenden Datums über die erste Bitleitung (BL) in den ersten Speicherkondensator (C1) und die zweite Bitleitung (BLQ) in den zweiten Speicherkondensator (C2), wobei der erste Speicherkondensator (C1) mit einer ersten Ladung und der zweite Speicherkondensator (C2) mit einer zweiten Ladung geladen wird.
8. Verfahren zum Auslesen eines Datums aus einer integrierten Speicherschaltung (1) mit folgenden Schritten:
Aktivieren einer ersten und einer zweiten Wortleitung (WL1, WL2) der integrierten Speicherschaltung (1), so dass eine erste Ladung eines ersten Speicherkondensators (C1) mit einer ersten Bitleitung (BL) und eine zweite Ladung eines zweiten Speicherkondensators (C2) mit einer zweiten Bitleitung (BLQ) verbunden wird;
Detektieren des Ladungsunterschiedes zwischen der Ladung der ersten Bitleitung (BL) und der Ladung der zweiten Bitleitung (BLQ), wobei die Ladungsdifferenz den Wert des Datums bestimmt.
9. Verfahren nach Anspruch 7 oder 8, wobei beim Adressieren einer ersten Speicherzelle die erste und die zweite Wortleitung (WL1, W12) aktiviert werden und beim Adressieren einer zweiten Speicherzelle nur eine der ersten oder der zweiten Wortleitungen oder nur eine weitere Wortleitung adressiert wird.
DE10206247A 2002-02-15 2002-02-15 Integrierte Speicherschaltung mit über Wortleitungen und Bitleitungen beschreibbaren Speicherkondensatoren Withdrawn DE10206247A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10206247A DE10206247A1 (de) 2002-02-15 2002-02-15 Integrierte Speicherschaltung mit über Wortleitungen und Bitleitungen beschreibbaren Speicherkondensatoren
US10/368,332 US20030156446A1 (en) 2002-02-15 2003-02-18 Integrated memory circuit having storage capacitors which can be written to via word lines and bit lines

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10206247A DE10206247A1 (de) 2002-02-15 2002-02-15 Integrierte Speicherschaltung mit über Wortleitungen und Bitleitungen beschreibbaren Speicherkondensatoren

Publications (1)

Publication Number Publication Date
DE10206247A1 true DE10206247A1 (de) 2003-09-04

Family

ID=27674658

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10206247A Withdrawn DE10206247A1 (de) 2002-02-15 2002-02-15 Integrierte Speicherschaltung mit über Wortleitungen und Bitleitungen beschreibbaren Speicherkondensatoren

Country Status (2)

Country Link
US (1) US20030156446A1 (de)
DE (1) DE10206247A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120101731A1 (en) * 2010-10-21 2012-04-26 Baker Hughes Incorporated Extending Data Retention of a Data Storage Device Downhole
CN114115507B (zh) * 2021-11-30 2023-08-08 杭州海康威视数字技术股份有限公司 存储器及写数据的方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5367655A (en) * 1991-12-23 1994-11-22 Motorola, Inc. Memory and associated method including an operating mode for simultaneously selecting multiple rows of cells
US5724286A (en) * 1994-12-14 1998-03-03 Mosaid Technologies Incorporated Flexible DRAM array
DE10062110B4 (de) * 2000-12-13 2009-04-09 Qimonda Ag Integrierter Speicher mit einem Zellenfeld und Ladungsausgleichseinrichtungen sowie Verfahren zum beschleunigten Schreiben eines Datums in einen integrierten Speicher
DE10109335C2 (de) * 2001-02-27 2002-12-19 Infineon Technologies Ag Integriertes Halbleiterspeicherbauelement

Also Published As

Publication number Publication date
US20030156446A1 (en) 2003-08-21

Similar Documents

Publication Publication Date Title
DE10350339B4 (de) Halbleiterspeichervorrichtung mit reduzierter Datenzugriffszeit und Verfahren zum Betrieb einer Speichervorrichtung
DE69524844T2 (de) Speicherdaten-Sicherung für ferroelektrischen Speicher
DE102004053316A1 (de) Verfahren zur Ein- und Ausgabe von Betriebsparametern eines integrierten Halbleiterspeichers
DE19963689A1 (de) Schaltungsanordnung eines integrierten Halbleiterspeichers zum Speichern von Adressen fehlerhafter Speicherzellen
DE10022698A1 (de) Halbleiterspeichereinrichtung
DE69421108T2 (de) Halbleiterspeicheranordnung und Speicher-Initialisierungsverfahren
DE10223711A1 (de) Ferroelektrischer Speicher und Verfahren zu dessen Ansteuerung
DE69519535T2 (de) Kopierverfahren für eine DRAM-Seite
DE102004054968A1 (de) Verfahren zum Reparieren und zum Betreiben eines Speicherbauelements
DE102008020190A1 (de) Speicherredundanzverfahren und -vorrichtung
DE102004036545B3 (de) Integrierter Halbleiterspeicher mit redundanten Speicherzellen
DE10206247A1 (de) Integrierte Speicherschaltung mit über Wortleitungen und Bitleitungen beschreibbaren Speicherkondensatoren
DE102005001520A1 (de) Integrierte Speicherschaltung und Verfahren zum Reparieren eines Einzel-Bit-Fehlers
DE102005009360B3 (de) Integrierter Halbleiterspeicher mit aktivierbaren Leseverstärkern
DE10329370B3 (de) Schaltung und Verfahren zum Auffrischen von Speicherzellen eines dynamischen Speichers
EP1166276B1 (de) Integrierter ferroelektrischer speicher, dessen plattenleitungen vom spaltendecoder selektiert werden
DE19944037C1 (de) Integrierter Speicher mit Speicherzellen und Referenzzellen
DE102004052594B3 (de) Integrierter Halbleiterspeicher
DE10139724A1 (de) Integrierter Speicher mit Speicherzellen in mehreren Speicherzellenblöcken und Verfahren zum Betrieb eines solchen Speichers
DE10232962B4 (de) Schaltung und Verfahren zum Schreiben und Auslesen von Daten aus einer dynamischen Speicherschaltung
DE4231169C2 (de) Halbleiterspeichervorrichtung und Verfahren zum Betreiben einer solchen
DE102004041658A1 (de) Verfahren zum Testen eines integrierten Halbleiterspeichers
EP1678721B1 (de) Speicheranordnung und verfahren zum betreiben einer solchen
DE10038664B4 (de) Halbleiterspeicher mit Redundanz-Schaltung für Wortleitungen
DE10128254A1 (de) Integrierter Speicher mit einem Speicherzellenfeld mit mehreren Segmenten und Verfahren zu seinem Betrieb

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8130 Withdrawal
8165 Unexamined publication of following application revoked