DE102004041658A1 - Verfahren zum Testen eines integrierten Halbleiterspeichers - Google Patents

Abstract

Ein Verfahren zum Testen eines integrierten Halbleiterspeichers sieht vor, Speicherzellen (SZ11, ..., SZ1n), die entlang einer ersten Wortleitung (WL1) angeordnet sind, durch ein Störsignal (VPP, VLL) auf einer benachbarten Wortleitung (WL2) zu stören. Anschließend werden die Speicherzellen (SZ11, ..., SZ1n) entlang der ersten Wortleitung (WL1) sowie an sie jeweilig angeschlossene Bitleitungen (BL1, ..., BLn) über an sie jeweilig angeschlossene Leseverstärker (LV1, ..., LVn) gleichzeitig mit einer gemeinsamen Datenleitung (LDQ) verbunden. Die Leseverstärker bewerten den durch das Störsignal (VPP, VLL) und die kapazitive Last (CL) der gemeinsamen Datenleitung belasteten Speicherzellen und frischen den gestörten Speicherzustand in den Speicherzellen jeweilig wieder auf. Im Rahmen eines schnellen Lesezugriffs wird der in den Speicherzellen (SZ11, ..., SZ1n) aufgefrischte Speicherzustand anschließend bewertet.

Description

• Die vorliegende Erfindung betrifft ein Verfahren zum Testen eines integrierten Halbleiterspeichers.
• Halbleiterbauelemente werden nach ihrer Fertigung im Allgemeinen umfangreichen Funktionstests unterzogen. Nur wenn diese Tests erfolgreich verlaufen, werden die Bauelemente ausgeliefert. Die Testinhalte beziehen sich auf die Funktionalität in Bezug auf die Spezifikation und einen gewissen Vorhalt in zahlreichen parametrischen Richtungen, wie beispielsweise der Spannung, der Temperatur und der Betriebsfrequenz, da die Funktionalität des Halbleiterbauelements auch dann gewährleistet werden soll, wenn die Spezifikationen kurzzeitig überschritten werden.
• 1 zeigt einen integrierten Halbleiterspeicher 100, der ein Speicherzellenfeld 10 mit Speicherzellen SZ aufweist. Die Speicherzellen sind im Allgemeinen matrixförmig zwischen Wortleitungen WL und Bitleitungen BL angeschlossen. Im Ausführungsbeispiel der 1 sind die Speicherzellen SZ an Wortleitungen WL1 und WL2 und an Bitleitungen BL1, BL2 und BL3 angeschlossen. Die Speicherzellen sind als DRAM (Dynamic Random Access Memory)-Speicherzellen ausgeführt. Eine in 1 exemplarisch dargestellte DRAM-Speicherzelle SZ13 umfasst einen Speicherkondensator SC und einen Auswahltransistor AT. Ein Steueranschluss des Auswahltransistors AT ist mit der Wortleitung WL1 verbunden. Zum Auslesen der Speicherzelle bzw. zum Einschreiben eines Datenwertes in die Speicherzelle wird der Auswahltransistor AT durch ein Steuersignal auf der Wortleitung WL1 leitend gesteuert, sodass der Speicherzellen SZ niederohmig mit der Bitleitung BL3 verbunden ist.
• Neben den Speicherzellen SZ weist das Speicherzellenfeld der 1 auch redundante Speicherzellen SZr auf, die über ein Steuersignal auf einer redundanten Wortleitung WLr für Lese- und Schreibzugriffe aktivierbar sind. Auf die redundanten Speicherzellen wird im Allgemeinen jedoch nur dann zugegriffen, wenn bei einem Funktionstest des integrierten Halbleiterspeichers fehlerhafte reguläre Speicherzellen SZ aufgetreten sind, die dann durch redundante Speicherzellen SZr ersetzt werden.
• Im Folgenden wird anhand der 2 die Funktionsweise des integrierten Halbleiterspeichers der 1 für einen Lese- bzw. Schreibzugriff erläutert. 2 zeigt in einer ersten Signalzeile den Verlauf eines Taktsignals CLK, das an einen Taktanschluss T100 des integrierten Halbleiterspeichers angelegt wird. Das Taktsignal CLK dient dazu, dass Schreib- und Leseoperationen zu dem Taktsignal CLK taktsynchron ausgeführt werden. Lese-, Schreib- und sonstige Steuervorgänge werden durch Ansteuern eines Steueranschlusses S100 des integrierten Halbleiterspeichers mit einem Kommandosignal CMD ausgeführt. 2 zeigt in der zweiten Signalzeile den Verlauf des Kommandosignals CMD.
• Für einen Schreibzugriff auf eine Speicherzelle, beispielsweise die Speicherzelle SZ11, die an die Wortleitung WL1 und die Bitleitung BL1 angeschlossen ist, wird an einen Adressanschluss AD100 des integrierten Halbleiterspeichers ein Adresssignal AS angelegt, das einem Adressregister 50 zugeführt wird. Wenn die Steuerschaltung 40 an ihrem Steueranschluss S100 das Kommandosignal ACT detektiert, wertet sie das Ad resssignal AS, das ihr von dem Adressregister 50 zugeführt wird, aus und steuert über einen Wortleitungstreiber 31 in einem Wortleitungstreiberstreifen 30 die Wortleitung WL1 mit einem Steuersignal VPP an. Das Steuersignal VPP weist einen hohen Pegel auf, der die Auswahltransistoren AT der Speicherzellen SZ11, ..., SZ1n, die an die Wortleitung WL1 angeschlossen sind, in den leitenden Zustand schaltet. Gleichzeitig werden die übrigen Wortleitungen des Speicherzellenfeldes 10, von denen in 1 der Einfachheit halber nur die Wortleitung WL2 und die redundante Wortleitung WLr dargestellt ist, von einem Steuersignal VLL, das von den Wortleitungstreibern 32 und 31r erzeugt wird, angesteuert. Das Steuersignal VLL weist im Vergleich zu dem Steuersignal VPP einen niedrigen Pegel auf, der die Auswahltransistoren der Speicherzellen SZ21, ..., SZ2n, die mit der Wortleitung WL2 verbunden sind, bzw. die Auswahltransistoren der redundanten Speicherzellen SZr, die mit der redundanten Wortleitung WLr verbunden sind, in den sperrenden Zustand schaltet.
• Über die leitend gesteuerten Auswahltransistoren AT der Speicherzellen SZ, die an die Wortleitung WL1 angeschlossen sind, werden die Speicherkondensatoren SC dieser Speicherzellen niederohmig mit den Bitleitungen BL1, BL2 und BL3 verbunden.
• Zum Einschreiben eines Datenwertes in eine der Speicherzellen der Wortleitung WL1 wird an den Steueranschluss S100 ein Schreib-Kommandosignal WR angelegt. Anhand des Adresssignals AS wählt die Steuerschaltung 40 nun eine der von dem Steuersignal VPP aktivierten Speicherzellen der Wortleitung WL1 aus, die zum Einschreiben einer Information mit einem Datenein- und -ausgangsanschluss DIO verbunden wird. Wenn eine Information in die Speicherzelle SZ11, die an die Wortleitung WL1 und die Bitleitung BL1 angeschlossen ist, eingeschrieben werden soll, wird ein Leseverstärker LV1 in einem Leseverstärkerstreifen 20, der an die Bitleitung BL1 angeschlossen ist, durch ein Steuersignal CSL der Steuerschaltung 40 an einem Steueranschluss SLV1 aktiviert. Der Leseverstärker LV1 verbindet im aktivierten Zustand die Bitleitung BL1 mit einer lokalen Datenleitung LDQ. Weitere Leseverstärker LV2 und LV3, die mit den Bitleitungen BL2 und BL3 verbunden sind, werden an ihren Steueranschlüssen SLV2 und SLV3 von der Steuerschaltung 40 mit einem komplementären Steuersignal /CSL angesteuert. Die Leseverstärker LV2 und LV3 werden dadurch hochohmig gesteuert, sodass die an sie angeschlossenen Bitleitungen BL2 und BL3 von der lokalen Datenleitung LDQ getrennt sind. Die lokale Datenleitung LDQ ist über einen steuerbaren Schalter 60 mit einer Hauptdatenleitung MDQ verbunden. Die Hauptdatenleitung MDQ ist über einen Verstärker 70 mit dem Datenein- und -ausgangsanschluss DIO verbunden. Ein an dem Datenein- und -ausgangsanschluss DIO anliegendes Datensignal wird von dem Verstärker 70 verstärkt und über den steuerbaren Schalter 60, die lokale Datenleitung LDQ, den niederohmig gesteuerten Leseverstärker LV1, der Bitleitung BL1 und über den leitend gesteuerten Auswahltransistor der aktivierten Speicherzelle SZ11 zugeführt und darin gespeichert. Nach Ende des Speichervorgangs werden die Auswahltransistoren der Speicherzellen SZ11, ..., SZ1n wieder gesperrt.
• Nach Ablauf einer so genannten Datenerhaltungszeit TR muss der in der Speicherzelle SZ11 eingeschriebene Datenwert wieder aufgefrischt werden, da trotz des hochohmig gesteuerten Auswahltransistors der Speicherzelle SZ11 Leckströme auftreten, die zu einem langsamen Abfließen der Ladung führen, die auf dem Speicherkondensator SC der Speicherzelle SZ11 gespeichert ist. Ein derartiger Auffrischvorgang wird intern ohne das Ansteuern der Steuerschaltung 40 mit einem externen Kom mandosignal durchgeführt. Bei dem Auffrischungsvorgang werden die Dateninhalte aller Speicherzellen, die an eine gemeinsame Wortleitung angeschlossen sind, aufgefrischt. Zum Auffrischen der Dateninhalte der Speicherzellen SZ11, ..., SZ1n werden die Auswahltransistoren dieser Speicherzellen durch das Steuersignal VPP auf der Wortleitung WL1 wieder leitend gesteuert. Die Leseverstärker LV1, ..., LVn frischen dann den in den Speicherzellen SZ11, ..., SZ1n gespeicherten Ladungspegel mit einem vollen hohen oder niedrigen Ladungspegel erneut auf. Anschließend werden die Auswahltransistoren wieder gesperrt.
• Im Folgenden soll anhand von 1 und 2 ein Lesezugriff auf die Speicherzelle SZ11 beschrieben werden.
• Das Adressregister 50 wird dazu an dem Adressanschluss AD100 mit der Adresse der Speicherzelle SZ11 angesteuert. Die Steuerschaltung 40 wird erneut von dem Steuersignal ACT angesteuert. Daraufhin wertet sie die in dem Adressregister 50 zwischengespeicherte Adresse anhand des Adresssignals AS aus. Die an die Speicherzelle SZ11 angeschlossene Wortleitung WL1 wird erneut mit dem Steuersignal VPP beaufschlagt, wohingegen die übrigen Wortleitungen mit dem Steuersignal VLL beaufschlagt werden. Die Auswahltransistoren der Speicherzellen SZ11, ..., SZ1n werden daraufhin in den leitenden Zustand geschaltet, wohingegen die Auswahltransistoren der Speicherzellen SZ21, ..., SZ2n von beispielsweise der Wortleitung WL2 gesperrt bleiben. In Abhängigkeit von dem Ladungspegel, der in den Speicherzellen SZ11, ..., SZ1n gespeichert war, kommt es zu einer Potentialänderung, einem so genannten Signalhub, auf den Bitleitungen BL1, ..., BLn. Nach einer sogenannten Signalentwicklungszeit (signal development time) hat sich dieser Signalhub mit einem ausreichenden Pegel auf den Bit leitungen entwickelt, dass er von den Leseverstärkern LV1, ..., LVn jeweils detektiert und wieder verstärkt in die jeweiligen Speicherzellen SZ11, ..., SZ1n zurückgeschrieben werden kann. Es findet beim Auslesevorgang also gleichzeitig ein Auffrischungsvorgang statt, der alle Speicherzellen betrifft, die an die durch das Steuersignal VPP aktivierten Wortleitung WL1 angeschlossen sind.
• Durch Ansteuerung der Steuerschaltung 40 mit dem externen Kommandosignal RD steuert die Steuerschaltung 40 den Leseverstärker LV1 mit dem Steuersignal CSL an. Die Bitleitung BL1 wird daraufhin in dem Leseverstärker LV1 mit der lokalen Datenleitung LDQ verbunden. Der von dem Leseverstärker LV1 verstärkte Signalhub auf der Bitleitung BL1 wird über die lokale Datenleitung LDQ und den steuerbaren Schalter 60 der Hauptdatenleitung MDQ zugeführt. Dort wird das Signal von dem Verstärker 70 noch einmal verstärkt und dem Datenein- und – ausgangsanschluss DIO zugeführt, an dem es extern abgegriffen werden kann.
• Die übrigen Leseverstärker LV2, ..., LVn werden von dem komplementären Steuersignal /CSL angesteuert, das die Leseverstärker jeweils hochohmig steuert. Dadurch sind die Bitleitungen BL2 und BL3 von der lokalen Datenleitung LDQ getrennt.
• Wie oben beschrieben, wird durch das Steuersignal CSL beim Auslesen der Speicherzelle SZ11 die Bitleitung BL1 über den Leseverstärker LV1 mit der lokalen Datenleitung LDQ niederohmig verbunden. Die lokale Datenleitung LDQ stellt dabei für den Leseverstärker LV1 eine hohe kapazitive Last CL dar. Diese hohe kapazitive Last kann in einigen Fällen ein falsches Rückschreiben des Speicherzustandes der auszulesenden Speicherzelle nach sich ziehen. Das Problem tritt insbesondere dann auf, wenn der integrierte Halbleiterspeicher nach dem Kommandosignal ACT von dem Kommandosignal RD nach einer kleineren Zeitspanne als einer kritischen Verzögerungszeit TRCD (Row Address To Column Address Delay) angesteuert wird.
• Die kritische Verzögerungszeit TRCD ist dabei die Zeitdauer, die zwischen dem externen Kommandosignal ACT und dem externen Kommandosignal RD liegen, muss damit sich der Signalhub, die Potentialänderung, auf der Bitleitung ausreichend entwickelt hat, damit der Leseverstärker den geringen Signalhub detektieren kann und in anschließend in die eine oder andere Richtung, also in Richtung eines hohen Spannungspotential oder in Richtung eines niedrigen Spannungspotentials, verstärken kann.
• Wenn also zwischen dem Kommandosignal ACT und dem Kommandosignal RD eine geringere Zeitdauer, als die Zeitdauer der kritischen Verzögerungszeit TRCD liegt, hat sich oftmals der Signalhub auf der Bitleitung noch nicht ausreichend entwickelt. Die große kapazitive Last der lokalen Datenleitung LDQ verschiebt nun die geringe Potentialänderung auf der Bitleitung, die gerade dabei ist sich in eine Richtung zu entwickeln, in die entgegengesetzte Richtung. Der Leseverstärker detektiert somit einen Signalhub, der beispielsweise anstatt über einem Schwellwert zu liegen nunmehr unterhalb dem Schwellwert liegt. Somit wird anstelle eines hohen Ladungspegels nun ein niedriger Ladungspegel in die auszulesende Speicherzelle zurückgeschrieben. Am Datenein- und ausgangsanschluss tritt anstelle des ursprünglich in der Speicherzelle abgespeicherten Datenwertes der dazu komplementäre Datenwert auf.
• In einem Funktionstest des integrierten Halbleiterspeichers wird getestet, ob die kapazitive Last der lokalen Datenleitung LDQ bei einem Auslesevorgang mit der kritischen Verzögerungszeit TRCD ein Umschreiben des auszulesenden Datenwertes durch den Leseverstärker bewirkt.
• 3 verdeutlicht in einem Signalflussdiagramm die einzelnen Testschritte des Funktionstests. Zu Beginn des Tests wird in die Speicherzellen des Speicherzellenfeldes 10 ein erster Speicherzustand H, der beispielsweise einem Speicherzustand "1" entspricht, eingespeichert. Anschließend wird in die Speicherzellen, die an die Wortleitung WL1, der eine Wortleitungsadresse #0 zugewiesen ist, sowie in Speicherzellen, die an Wortleitungen mit den Wortleitungsadressen #4, #8, ... angeschlossen sind, ein zweiter Speicherzustand L, beispielsweise ein Speicherzustand "0" eingeschrieben. Die weiteren Wortleitungen mit den Adressen #4, #8 sind der besseren Übersicht wegen im Speicherzellenfeld 10 nicht mehr dargestellt.
• Für die Dauer der Datenerhaltungszeit TR, beispielsweise für 64 ms, wird anschließend ein Störsignal auf benachbarte Wortleitungen eingespeist. Im Beispiel der 3 wird für die Wortleitung WL1 mit der Wortleitungsadresse #0 das zugehörige Störsignal auf die Wortleitung WL2 mit der Wortleitungsadresse #F eingespeist, für die Wortleitung mit der Wortleitungsadresse #4 wird das Störsignal auf die dazu benachbarte Wortleitung mit der Wortleitungsadresse #3 eingespeist und für die Wortleitung mit der Wortleitungsadresse #8 wird das Störsignal auf die benachbarte Wortleitung mit der Wortleitungsadresse #7 eingespeist. Das Störsignal auf den benachbarten Wortleitungen stellt beispielsweise einen schnellen Wechsel der Steuersignale VPP und VLL dar, was einem schnellen Wech sel zwischen einem hohen und niedrigen Spannungspotential auf den benachbarten Wortleitungen entspricht.
• Um beispielsweise im Rahmen des Funktionstests zu untersuchen, ob der Speicherzustand "0" in den Speicherzellen der Wortleitung WL1 durch das hochfrequente Störsignal entlang der Wortleitung WL2 gestört worden sind, müssen die einzelnen Speicherzellen SZ11, ..., SZ1n, die an die Wortleitung WL1 angeschlossen sind, ausgelesen werden und der ausgelesene Speicherzustand muss mit dem Wert "0" verglichen werden. Der Lesezugriff erfolgt dabei mit der kritischen Verzögerungszeit TRCD. Der durch das Störsignal gestresste Speicherinhalt der auszulesenden Speicherzelle wird somit zusätzlich noch der kapazitiven Last CL der gemeinsamen Datenleitung LDQ ausgesetzt, die als weitere Fehlerursache ein Umschreiben des ursprünglich gespeicherten Speicherzustands in der auszulesenden Speicherzelle bewirken kann.
• Da ein Lesezugriff auf eine der Speicherzellen, beispielsweise auf die Speicherzelle SZ11, wie eingangs beschrieben gleichzeitig einen Auffrischungsvorgang des Dateninhalts der übrigen Speicherzellen SZ12, ..., SZ1n, die ebenfalls mit der Wortleitung WL1 verbunden sind, zur Folge hat, muss die gesamte Testprozedur, das heißt die Vorbelegung aller Speicherzellen mit dem ersten Speicherzustand "1", das Einschreiben des zweiten Speicherzustands "0" in die zu testenden Speicherzellen SZ11, ..., SZ1n, das Ansteuern einer benachbarten Wortleitung WL2 mit einem Störsignal während der Datenerhaltungszeit TR sowie das abschließende Auslesen jeweils nur einer einzigen Speicherzelle für alle Speicherzellen SZ11, ..., SZ1n, die an die Wortleitung WL1 angeschlossen sind, wiederholt werden. Erst wenn alle Speicherzellen SZ11, ..., SZ1n, die an der Bitleitung BL1 mit einer Bitleitungsadresse y_start bis zur Bitleitung BLn mit einer Bitleitungsadresse y_end ausgelesen worden sind, ist der Funktionstest beendet.
• Da die Zeitdauer, während der das Störsignal auf der benachbarten Wortleitung WL2 eingespeist wird, also die Datenerhaltungszeit TR, den wesentlichen Testzeitfaktor einer Testzeit T_Test darstellt, benötigt der beschriebene Funktionstest für ein Speicherzellenfeld mit n zu testenden Speicherzellen insgesamt eine Testzeit T_Test ≈ n·TR. Für 1024 zu testende Speicherzellen entlang einer Wortleitung ergibt sich somit eine Gesamttestzeit T_Test von ca. 65 s.
• Die Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Testen eines integrierten Halbleiterspeichers anzugeben, bei dem die erforderliche Testzeit reduziert ist. Das Verfahren ist insbesondere auf Funktionstests eines integrierten Halbleiterspeichers anwendbar, bei denen getestet werden soll, ob der Speicherinhalt von Speicherzellen, die an eine Wortleitung angeschlossen sind, durch ein Störsignal auf einer benachbarten Wortleitung beeinflusst wird. Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen integrierten Halbleiterspeicher anzugeben, bei dem die erforderliche Testzeit zur Durchführung ein Funktionstest, bei dem der Speicherinhalt von Speicherzellen, die an eine Wortleitung angeschlossen sind, durch ein Störsignal auf einer benachbarten Wortleitung beeinflusst wird, reduziert ist.
• Die Aufgabe betreffend das Verfahren zum Testen eines integrierten Halbleiterspeichers wird gelöst, indem ein integrierter Halbleiterspeicher mit einem Speicherzellenfeld mit Speicherzellen, die jeweils an eine Wortleitung und eine Bitleitung angeschlossen sind, vorgesehen ist. Bei dem integrierten Halbleiterspeicher ist jeweils eine der Speicherzellen mit der an sie angeschlossenen Wortleitung niederohmig oder hochohmig verbindbar. Des Weiteren sind die Bitleitungen mit einer gemeinsamen Datenleitung verbindbar. Erfindungsgemäß wird ein erster Speicherzustand für die Speicherzellen des Speicherzellenfeldes eingeschrieben. Anschließend wird ein zweiter Speicherzustand in die Speicherzellen, die an eine erste der Wortleitungen angeschlossen sind, eingeschrieben. Danach wird ein Störsignal zur Störung des Speicherzustands der Speicherzellen, die an die erste der Wortleitungen angeschlossen sind, erzeugt. Danach werden die Speicherzellen, die an die erste der Wortleitungen angeschlossen sind, mit der jeweilig an sie angeschlossenen Bitleitung niederohmig verbunden. In einem nächsten Verfahrensschritt werden die Bitleitungen, die jeweils an eine der an die erste der Wortleitungen angeschlossenen Speicherzellen angeschlossen sind, gleichzeitig mit der gemeinsamen Datenleitung verbunden und der gestörte Speicherzustand der an die erste der Wortleitungen angeschlossenen Speicherzellen jeweils aufgefrischt. Danach werden die Bitleitungen von der gemeinsamen Datenleitung wieder getrennt. Anschließend erfolgt jeweils nacheinander das Auslesen des Speicherzustands der an die erste der Wortleitungen angeschlossenen Speicherzellen.
• Das erfindungsgemäße Verfahren betrifft insbesondere Funktionstests, bei denen Speicherzellen, die an eine Wortleitung angeschlossen sind, von einem Störsignal auf einer benachbarten Wortleitung gleichermaßen gestört werden. Bisher war es lediglich möglich, jeweils nur eine Bitleitung mit der gemeinsamen Datenleitung zu verbinden. Dabei wurde jedoch gleichzeitig der Speicherinhalt der übrigen gestressten Speicherzellen aufgefrischt. Dadurch weisen diese Speicherzellen nicht mehr den Speicherzustand auf, den sie infolge des Störsignals angenommen haben. Es konnte beim bisherigen Verfahren somit lediglich diejenige Speicherzelle bewertet werden, die mit der lokalen Datenleitung zum Auslesen ihres Speicherzustands verbunden worden ist. Für alle anderen Speicherzellen musste der gesamte Testablauf, insbesondere das Stören der benachbarten Wortleitung entsprechend der Anzahl der zu testenden Speicherzellen wiederholt werden.
• Gemäß dem erfindungsgemäßen Verfahren wird nunmehr das Störsignal auf der benachbarten Wortleitung lediglich ein einziges Mal erzeugt. Die mit den Speicherzellen verbundenen Leseverstärker werden danach derart angesteuert, dass sie gleichzeitig alle Bitleitungen, die an die von dem Störsignal gestressten Speicherzellen angeschlossen sind, mit der gemeinsamen Datenleitung verbinden. Der gestörte Speicherzustand aller zu testenden Speicherzellen wird dadurch gleichzeitig einer kapazitiven Belastung der gemeinsamen Datenleitung ausgesetzt. In defekten Speicherzellen, die der Belastung durch das Störsignal als auch der anschließenden kapazitiven Belastung, die von dem Verbinden ihrer jeweiligen Bitleitung mit der gemeinsamen Datenleitung herrührt, nicht standgehalten haben, wird durch die Leseverstärker im Rahmen eines für alle gestressten Speicherzellen gleichzeitig stattfindenden Auffrischungsvorgangs ein falscher Speicherzustand zurückgeschrieben. In funktionstauglichen Speicherzellen, die der Belastung durch das Störsignal als auch der Belastung durch die große kapazitive Last der gemeinsamen Datenleitung standgehalten haben, wird der ursprünglich eingeschriebene Speicherzustand zurückgeschrieben. Im Rahmen eines schnellen Lesezugriffs werden die Speicherzellen anschließend nacheinander ausgelesen. Das erfindungsgemäße Verfahren ermöglicht somit ein schnelles Testen der gestressten Speicherzellen, da das Störsignal auf der benachbarten Wortleitung lediglich ein einziges Mal erzeugt werden muss.
• Gemäß einer Weiterbildung des Verfahrens zum Testen eines integrierten Halbleiterspeichers wird der Funktionstest an einem integrierten Halbleiterspeicher durchgeführt, bei dem der Speicherzustand, der in die Speicherzellen eingeschrieben worden ist, spätestens nach einer Datenerhaltungszeit aufgefrischt werden muss, um eine Veränderung des Speicherzustands zu verhindern. Erfindungsgemäß wird ein erster und zweiter Pegel des Störsignals, der beispielsweise zum leitend und sperrend Steuern von Auswahltransistoren dient, auf einer zweiten der Wortleitungen, die vorzugsweise in direkter Nachbarschaft zu der ersten der Wortleitungen liegt, während der Datenerhaltungszeit erzeugt. Dadurch kommt es zu einem mehrmaligen Auffrischen des Speicherzustands der Speicherzellen, die an die zweite der Wortleitungen angeschlossen sind.
• Gemäß einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens wird ein integrierter Halbleiterspeicher getestet, bei dem die Leseverstärker auf der mit ihnen jeweilig verbundenen Bitleitung eine Potentialänderung detektieren und bei dem die Leseverstärker in die an die jeweilige Bitleitung angeschlossenen Speicherzellen jeweils den ersten Speicherzustand zurückschreiben, wenn die Potentialänderung oberhalb eines Schwellwertes liegt und jeweils den zweiten Speicherzustand zurückschreiben, wenn die Potentialänderung unterhalb des Schwellwertes liegt. Durch das leitend Steuern der jeweiligen Auswahltransistoren der an die erste der Wortleitung angeschlossenen Speicherzellen wird auf den Bitleitungen jeweils eine erste Potentialänderung erzeugt. Durch das nachfolgende gleichzeitige Verbinden der Bitleitungen, die jeweils an eine der an die erste der Wortleitungen angeschlossenen Speicherzellen angeschlossen sind, über die Leseverstärker mit der gemeinsamen Datenleitung wird auf den jeweiligen Bitleitungen jeweils eine zweite Potentialänderung er zeugt. Durch den mit der jeweiligen Bitleitung verbundenen Leseverstärker wird die entsprechende zweite Potentialänderung auf der ihm zugeordneten Bitleitung ausgewertet. Der Leseverstärker schreibt den ersten Speicherzustand in die über die jeweilige Bitleitung mit ihm verbundene Speicherzelle zurück, wenn die zweite Potentialänderung oberhalb des Schwellwertes liegt. Umgekehrt wird der zweite Speicherzustand zurückgeschrieben, wenn die zweite Potentialänderung unterhalb des Schwellwertes liegt.
• Gemäß einer Weiterbildung des Verfahrens werden die Bitleitungen, die jeweils an eine der an die erste der Wortleitungen angeschlossenen Speicherzellen angeschlossen sind, gleichzeitig über die Leseverstärker mit der gemeinsamen Datenleitung verbunden, wobei zwischen dem leitend Steuern der jeweiligen Auswahltransistoren der an die erste der Wortleitung angeschlossenen Speicherzellen und dem gleichzeitigen Verbinden der Bitleitungen, die jeweils an eine der an die erste der Wortleitungen angeschlossenen Speicherzellen angeschlossen sind, mit der gemeinsamen Datenleitung eine Verzögerungszeit liegt, die mindestens erforderlich ist, damit der an die jeweilige Bitleitung angeschlossene Leseverstärker die Potentialänderung auf der jeweiligen Bitleitung zum Auffrischen des Speicherzustands der mit der jeweiligen Bitleitung verbundenen Speicherzelle detektiert.
• Im Folgenden wird ein integrierter Halbleiterspeicher angegeben, bei dem die erforderliche Testzeit zur Durchführung eines Funktionstests, bei dem der Speicherinhalt von Speicherzellen, die an eine Wortleitung angeschlossen sind, durch ein Störsignal auf einer benachbarten Wortleitung beeinflusst wird, reduziert ist. Der erfindungsgemäß integrierte Halbleiterspeicher weist ein Speicherzellenfeld mit Speicherzellen auf, die jeweils an eine Bitleitung und eine Wortleitung angeschlossen sind. Die Speicherzellen sind in einem aktivieren Zustand mit der jeweiligen Bitleitung niederohmig verbunden und in einem deaktivierten Zustand mit der jeweiligen Bitleitung hochohmig verbunden. Der erfindungsgemäße integrierte Halbleiterspeicher weist des Weiteren eine Datenleitung auf. Er umfasst ferner Leseverstärker, über die die Bitleitungen mit der Datenleitung verbindbar sind. Des Weiteren weist er eine Steuerschaltung auf, die derart ausgebildet ist, dass sie die Speicherzellen, die an eine erste der Wortleitungen angeschlossen sind, aktiviert und anschließend die Leseverstärker gleichzeitig mit einem Steuersignal ansteuert, sodass die jeweiligen Bitleitungen, die an eine der aktivierten Speicherzellen angeschlossen sind, über die Leseverstärker gleichzeitig mit der Datenleitung verbunden sind.
• Gemäß einer anderen Ausführung des Verfahrens zum Testen eines integrierten Halbleiterspeichers ist ein integrierter Halbleiterspeichers mit redundanten Wortleitungen vorgesehen, an die redundanten Speicherzellen angeschlossen sind. Der jeweilige Speicherzustand der ausgelesenen Speicherzellen wird mit dem zuvor eingeschriebenen zweiten Speicherzustand verglichen. Die erste der Wortleitungen wird durch eine der redundanten Wortleitungen ersetzt, wenn sich der ausgelesene Speicherzustand einer der Speicherzellen, die an die erste der Wortleitungen angeschlossen ist, von dem zweiten Speicherzustand unterscheidet.
• Weitere Ausführungsformen betreffend das erfindungsgemäße Verfahren und den integrierten Halbleiterspeicher sind den Unteransprüchen zu entnehmen.
• Die Erfindung wird im Folgenden anhand der Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert. Es zeigen:
• 1 einen integrierten Halbleiterspeicher zur Durchführung eines Funktionstests gemäß der Erfindung,
• 2 ein Signalzustandsdiagramm für einen Schreib-, Auffrischungs- und Lesevorgang eines integrierten Halbleiterspeichers gemäß der Erfindung,
• 3 ein Verfahren zum Testen eines integrierten Halbleiterspeichers gemäß dem Stand der Technik,
• 4 ein Verfahren zum Testen eines integrierten Halbleiterspeichers gemäß der Erfindung.
• Gemäß dem erfindungsgemäßen Verfahren zum Testen eines integrierten Halbleiterspeichers wird zu Beginn des Tests in den Speicherzellen des Speicherzellenfeldes ein erster Speicherzustand, beispielsweise der Speicherzustand "1" gespeichert.
• Anschließend wird in die Speicherzellen, die an die Wortleitung WL1, der beispielsweise die Wortleitungsadresse #0 zugeordnet ist, ein zweiter Speicherzustand eingeschrieben, beispielsweise der Speicherzustand "0" eingeschrieben. Neben der Wortleitung WL1 mit der Wortleitungsadresse #0 wird der zweite Speicherzustand auch in entferntere Wortleitungen im Speicherzellenfeld mit dem Wortleitungsadressen #4, #8, ... eingeschrieben.
• In einem nachfolgenden Testschritt wird auf Wortleitungen, die zu den Wortleitungen mit den Wortleitungsadressen #0, #4, #8 ... benachbart sind, also beispielsweise Wortleitungen mit den Wortleitungsadressen #F, #3, #7, ... ein Störsignal eingespeist. Im Beispiel der 1 wird also beispielsweise auf der zur Wortleitung WL1 benachbarten Wortleitung WL2 ein Störsignal eingespeist. Das Störsignal entspricht dabei beispielsweise einem hochfrequenten Wechsel eines Spannungspegels auf der benachbarten Wortleitung WL2. Dazu erzeugt die Steuerschaltung 40 während der Dauer der Datenerhaltungszeit TR das Steuersignal VPP zum leitend Steuern der Auswahltransistoren der Wortleitung WL2 und das Steuersignal VLL zum Sperren der Auswahltransistoren der Wortleitung WL2 in einem hochfrequenten Wechsel.
• Es soll mit dem Funktionstest untersucht werden, ob der Speicherzustand bzw. der Speicherinhalt der Speicherzellen, die an die Wortleitung WL1 angeschlossen sind, durch das hochfrequente Störsignal auf der benachbarten Wortleitung WL2 zerstört bzw. verfälscht worden ist. Dazu muss der Speicherzustand der gestressten Speicherzellen SZ11, ..., SZ1n entlang der Wortleitung WL1 ausgelesen und bewertet werden. Beim Auslesen der Speicherzellen kommt es jedoch, wie oben beschrieben, zu einer weiteren Störung, indem der geringe Signalhub, der sich nach dem leitend Steuern der Auswahltransistoren infolge des Kommandosignals ACT auf den Bitleitungen BL1, ..., BLn ausbildet durch die kapazitive Last der gemeinsamen Datenleitung LDQ beeinflusst wird. Im ungünstigsten Fall erfolgt das Zurückschreiben des Speicherinhalts in die auszulesende Speicherzelle bzw. das Auslesen des Speicherinhalts der Speicherzelle durch den Leseverstärker mit einem falschen Wert. Dieser ungünstigste Fall tritt, wie eingangs beschrieben dann auf, wenn zwischen der Aktivierung der Auswahltransistoren (ACT) und dem anschließenden Verbinden der an sie jeweilig angeschlossenen Bitleitungen BL1, ..., BLn die kritische Verzögerungszeit TRCD liegt.
• Im Gegensatz zu dem in der 3 beschriebenen bisherigen Verfahren werden erfindungsgemäß nunmehr alle gestressten Speicherzellen SZ11, ..., SZ1n entlang der Wortleitung WL1 über ihre Bitleitungen BL1, ..., BLn gleichzeitig mit der gemeinsamen Datenleitung LDQ verbunden.
• Um die weitere Störursache durch die kapazitive Last der gemeinsamen Datenleitung LDQ zuverlässig zu detektieren, erfolgt das gemeinsame Verbinden der an die Speicherzellen SZ11, ..., SZ1n angeschlossenen Bitleitungen BL1, ..., BLn mit der kritischen Verzögerungszeit TRCD.
• Im Gegensatz zu dem früheren Verfahren, bei dem jeweils nur diejenige Bitleitung, beispielsweise die Bitleitung BL1, der auszulesenden Speicherzelle, beispielsweise der Speicherzelle SZ11, mit der gemeinsamen Datenleitung LDQ verbunden worden ist, werden nunmehr alle Leseverstärker LV1, ..., LVn des Leseverstärkerstreifens 20 von der Steuerschaltung 40 gleichzeitig mit dem Steuersignal CSL angesteuert. Die Potentialänderungen, die sich nach dem leitend Steuern der jeweiligen Auswahltransistoren der Speicherzellen SZ11, ..., SZ1n auf den Bitleitungen BL1, ..., BLn eingestellt hat, werden somit gleichzeitig von der kapazitiven Last der gemeinsamen Datenleitung beeinflusst. Somit verändert sich der Potentialpegel auf den jeweiligen Bitleitungen BL1, ..., BLn ein zweites Mal. Diese zweite Potentialänderung wird von den Leseverstärkern LV1, ..., LVn auf der an sie angeschlossenen Bitleitung verstärkt und in die Speicherzellen SZ11, ..., SZ1n zurückgeschrieben. Solche Speicherzellen, in denen anstelle des zwei ten Speicherzustands nun der erste Speicherzustand eingeschrieben wird, haben den Funktionstest nicht überstanden.
• Da alle Leseverstärker bei dem erfindungsgemäßen Verfahren gleichzeitig die lokale Datenleitung LDQ treiben, kann am Datenein- und -ausgangsanschluss DIO kein vernünftiges Ergebnis ausgelesen werden. Das eigentliche Auslesen der eventuell fehlerhaft zurückgeschriebene Dateninhalte in die Speicherzellen erfolgt anschließend in einem sogenannten schnellen Lesezugriff (Fast Page Mode). Im Rahmen dieses Leszugriffs werden die Speicherzellen SZ11, ..., SZ1n entlang der Wortleitung WL1 nacheinander ausgelesen, wobei ihr Speicherzustand durch die angeschlossenen Leseverstärker nicht mehr aufgefrischt wird.
• Wenn für den schnellen Lesezugriff auf eine einzelne Speicherzelle eine Lesezeit T_RD ≈ 10 ns benötigt wird, so wird zur Durchführung des erfindungsgemäßen Testverfahrens eine Gesamttestzeit T_Test ≈ TR + n·T_RD = 64 ms + 1024·10 ns = 64,01 ms benötigt. Die eingesparte Testzeit beträgt im Vergleich zu dem bisher verwendeten Verfahrens etwa 65 s.

10

Speicherzellenfeld

20

Leseverstärkerstreifen

30

Wortleitungstreiberstreifen

31, 32

Wortleitungstreiber

40

Steuerschaltung

50

Adressregister

60

steuerbarer Schalter

70

Verstärker

100

integrierter Halbleiterspeicher

SZ

Speicherzelle

AT

Auswahltransistor

SC

Speicherkondensator

BL

Bitleitung

WL

Wortleitung

VPP, VLL

Störsignal

LV

Leseverstärker

CSL

Steuersignal

LDQ

gemeinsame Datenleitung

CL

Lastkapazität

MDQ

Hauptdatenleitung

CMD

Kommandosignal

ACT

Aktivierungskommando

WR

Schreibkommando

RD

Lesekommando

TR

Datenerhaltungszeit

TRCD

Verzögerungszeit (Row Adress to Column Adress delay)

DIO

Datenein- und -ausgangsanschluss

X

Wortleitungsadresse

Y

Bitleitungsadresse

Claims (11)

1. Verfahren zum Testen eines integrierten Halbleiterspeichers, umfassend die folgenden Schritte: – Vorsehen eines integrierten Halbleiterspeichers mit einem Speicherzellenfeld (10) mit Speicherzellen (SZ), die jeweils an eine Wortleitung (WL) und eine Bitleitung (BL) angeschlossen sind, bei dem jeweils eine der Speicherzellen mit der an sie angeschlossenen Wortleitung niederohmig oder hochohmig verbindbar ist und bei dem die Bitleitungen mit einer gemeinsamen Datenleitung (LDQ) verbindbar sind, – Einschreiben eines ersten Speicherzustands (H) in die Speicherzellen (SZ) des Speicherzellenfeldes (10), – nachfolgend Einschreiben eines zweiten Speicherzustands (L) in die Speicherzellen (SZ11, ..., SZ1n), die an eine erste der Wortleitungen (WL1) angeschlossen sind, – nachfolgend Erzeugen eines Störsignals (VPP, VLL) zur Störung des Speicherzustands (L) der Speicherzellen (SZ11, ..., SZ1n), die an die erste der Wortleitungen (WL1) angeschlossen sind, – nachfolgend niederohmiges Verbinden der Speicherzellen (SZ11, ..., SZ1n), die an die erste der Wortleitungen (WL1) angeschlossen sind, mit der jeweilig an sie angeschlossenen Bitleitung (BL1, ..., BLn), – nachfolgend gleichzeitiges Verbinden der Bitleitungen (BL1, ..., BLn), die jeweils an eine der an die erste der Wortleitungen (WL1) angeschlossenen Speicherzellen (SZ11, ..., SZ1n) angeschlossen sind, mit der gemeinsamen Datenleitung (LDQ), und jeweils Auffrischen des gestörten Speicherzustands der an die erste der Wortleitungen (WL1) angeschlossenen Speicherzellen (SZ11, ..., SZ1n), – nachfolgend Trennen der Bitleitungen (BL1, ..., BLn) von der gemeinsamen Datenleitung (LDQ), – nachfolgend nacheinander jeweils Auslesen des jeweiligen Speicherzustands der an die erste der Wortleitungen (WL1) angeschlossen Speicherzellen (SZ11, ..., SZ1n).
2. Verfahren zum Testen eines integrierten Halbleiterspeichers nach Anspruch 1, umfassend die folgenden Schritte: – Vorsehen eines integrierten Halbleiterspeichers, bei dem die Speicherzellen (SZ) jeweils einen Speicherkondensator (SC) umfassen, der über einen Auswahltransistor (AT) mit der an die jeweilige Speicherzelle angeschlossenen Bitleitung (BL) niederohmig verbunden ist, wenn der Auswahltransistor leitend gesteuert ist, und der über den Auswahltransistor (AT) mit der an die jeweilige Speicherzelle angeschlossenen Bitleitung (BL) hochohmig verbunden ist, wenn der Auswahltransistor gesperrt ist, – Erzeugen eines ersten Pegels des Störsignals (VPP) auf einer zweiten der Wortleitungen (WL2), durch den die Auswahltransistoren (AT) der an die zweite der Wortleitungen angeschlossenen Speicherzellen (SZ21, ..., SZ2n) leitend gesteuert werden, – Erzeugen eines zweiten Pegels des Störsignals (VLL) auf der zweiten der Wortleitungen (WL2), durch den die Auswahltransistoren (AT) der an die zweite der Wortleitungen (WL2) angeschlossenen Speicherzellen (SZ21, ..., SZ2n) gesperrt werden.
3. Verfahren zum Testen eines integrierten Halbleiterspeichers nach Anspruch 2, umfassend den folgenden Schritt: Erzeugen des ersten und zweiten Pegels des Störsignals (VPP, VLL) auf der zweiten der Wortleitungen (WL2), wobei die zweite der Wortleitungen neben der ersten der Wortleitungen (WL1) liegt.
4. Verfahren zum Testen eines integrierten Halbleiterspeichers nach einem der Ansprüche 2 oder 3, umfassend die folgenden Schritte: – Vorsehen eines integrierten Halbleiterspeichers, bei dem der Speicherzustand, der in die Speicherzellen (SZ) eingeschrieben worden ist, spätestens nach einer Datenerhaltungszeit (TR) aufgefrischt wird, um eine Veränderung des Speicherzustands zu verhindern, – Erzeugen des ersten und zweiten Pegels des Störsignals (VPP, VLL) auf der zweiten der Wortleitungen (WL2) während der Datenerhaltungszeit (TR).
5. Verfahren zum Testen eines integrierten Halbleiterspeichers nach Anspruch 4, umfassend den folgenden Schritt: mehrmaliges Auffrischen des Speicherzustands der Speicherzellen (SZ21, ..., SZ2n), die an die zweite der Wortleitungen (WL2) angeschlossen sind, bei einem Ansteuern der zweiten Wortleitung (WL2) mit dem ersten Pegel des Störsignals (VPP) während der Datenerhaltungszeit (TR).
6. Verfahren zum Testen eines integrierten Halbleiterspeichers nach einem der Ansprüche 2 bis 5, umfassend die folgenden Schritte: – Vorsehen eines integrierten Halbleiterspeichers, bei dem die Bitleitungen (BL1, ..., BLn) jeweils über einen Leseverstärker (LV1, ..., LVn) mit der gemeinsamen Datenleitung (LDQ) verbindbar sind, – leitend Steuern der jeweiligen Auswahltransistoren (AT) der Speicherzellen, die an die erste der Wortleitungen (WL1) angeschlossen sind, – Ansteuern der Leseverstärker (LV1, ..., LVn) mit einem Steuersignal (CSL), wodurch die Bitleitungen (BL1, ..., BLn), die jeweils an eine der an die erste der Wortleitun gen (WL1) angeschlossenen Speicherzellen (SZ11, ..., SZ1n) angeschlossen sind, über die Leseverstärker (LV1, ..., LVn) gleichzeitig mit der gemeinsamen Datenleitung (LDQ) verbunden werden.
7. Verfahren zum Testen eines integrierten Halbleiterspeichers nach Anspruch 6, umfassend die folgenden Schritte: – Vorsehen eines integrierten Halbleiterspeichers, bei dem die Leseverstärker (LV1, ..., LVn) auf der mit ihnen jeweilig verbundenen Bitleitung (BL1, ..., BLn) eine Potentialänderung detektieren und in die mit ihnen über die jeweilige Bitleitung verbundenen Speicherzellen (SZ11, ..., SZ1n) jeweils den ersten Speicherzustand (H) zurückschreiben, wenn die Potentialänderung oberhalb eines Schwellwertes liegt und jeweils den zweiten Speicherzustand (L) zurückschreiben, wenn die Potentialänderung unterhalb des Schwellwertes liegt, – Erzeugen jeweils einer ersten Potentialänderung auf den Bitleitungen (BL1, ..., BLn) durch das leitend Steuern der jeweiligen Auswahltransistoren (AT) der an die erste der Wortleitungen (WL1) angeschlossenen Speicherzellen (SZ11, ..., SZ1n), – Erzeugen jeweils einer zweiten Potentialänderung auf den jeweiligen Bitleitungen (BL1, ..., BLn) durch das gleichzeitige Verbinden der Bitleitungen (BL1, ..., BLn), die jeweils an eine der an die erste der Wortleitungen (WL1) angeschlossenen Speicherzellen (SZ11, ..., SZ1n) angeschlossen sind, über die Leseverstärker (LV1, ..., LVn) mit der gemeinsamen Datenleitung (LDQ), – Auswerten der jeweiligen zweiten Potentialänderung auf der jeweiligen Bitleitung (BL1, ..., BLn) durch den mit der jeweiligen Bitleitung verbunden Leseverstärker (LV1, ..., LVn), – Rückschreiben des ersten Speicherzustands (H) in die über die jeweilige Bitleitung (BL1, ..., BLn) mit dem jeweiligen Leseverstärker (LV1, ..., LVn) verbundene Speicherzelle (SZ11, ..., SZ1n), die an die erste der Wortleitungen (WL1) angeschlossen ist, wenn die zweite Potentialänderung oberhalb des Schwellwertes liegt, – Rückschreiben des zweiten Speicherzustands (L) in die über die jeweilige Bitleitung (BL1, ..., BLn) mit dem jeweiligen Leseverstärker (LV1, ..., LVn) verbundene Speicherzelle (SZ11, ..., SZ1n), die an die erste der Wortleitungen (WL1) angeschlossen ist, wenn die zweite Potentialänderung unterhalb des Schwellwertes liegt.
8. Verfahren zum Testen eines integrierten Halbleiterspeichers nach Anspruch 7, umfassend den folgenden Schritt: gleichzeitiges Verbinden der Bitleitungen (BL1, ..., BLn), die jeweils an eine der an die erste der Wortleitungen (WL1) angeschlossenen Speicherzellen (SZ11, ..., SZ1n) angeschlossen sind, über die Leseverstärker (LV1, ..., LVn) mit der gemeinsamen Datenleitung (LDQ), wobei zwischen dem leitend Steuern der jeweiligen Auswahltransistoren (AT) der an die erste der Wortleitungen (WL1) angeschlossenen Speicherzellen (SZ11, ..., SZ1n) und dem gleichzeitigen Verbinden der Bitleitungen (BL1, ..., BLn), die jeweils an eine der an die erste der Wortleitungen (WL1) angeschlossenen Speicherzellen (SZ11, ..., SZ1n) angeschlossen sind, mit der gemeinsamen Datenleitung (LDQ) eine Verzögerungszeit (TRCD) liegt, die mindestens erforderlich ist, damit der an die jeweilige Bitleitung (BL1, ..., BLn) angeschlossene Leseverstärker (LV1, ..., LVn) die Potentialänderung auf der jeweiligen Bitleitung zum Auffrischen des Speicherzustands der mit der jeweiligen Bitleitung (BL1, ..., BLn) verbundenen Speicherzelle detektiert.
9. Verfahren zum Testen eines integrierten Halbleiterspeichers nach einem der Ansprüche 1 bis 8, umfassend die folgenden Schritte: – Vorsehen eines integrierten Halbleiterspeichers mit redundanten Wortleitungen (WLr), an die redundanten Speicherzellen (SZr) angeschlossen sind, – Vergleichen des jeweiligen Speicherzustands der ausgelesenen Speicherzellen (SZ11, ..., SZ1n) mit dem zweiten Speicherzustand (L), – Ersetzen der ersten der Wortleitungen (WL1) durch eine der redundanten Wortleitungen (WLr), wenn sich der ausgelesene Speicherzustand einer der Speicherzellen (SZ11, ..., SZ1n), die an die erste der Wortleitungen (WL1) angeschlossen ist, von dem zweiten Speicherzustand (L) unterscheidet.
10. Integrierter Halbleiterspeicher – mit einem Speicherzellenfeld (10) mit Speicherzellen (SZ), die jeweils an eine Bitleitung (BL1, ..., BLn) und eine Wortleitung (WL1, WL2) angeschlossen sind, – bei dem die Speicherzellen in einem aktivierten Zustand mit der jeweiligen Bitleitung niederohmig verbunden sind und in einem deaktivierten Zustand mit der jeweiligen Bitleitung hochohmig verbunden sind, – mit einer Datenleitung (LDQ), – mit Leseverstärkern (LV1, ..., LVn), über die die Bitleitungen (BL1, ..., BLn) mit der Datenleitung (LDQ) verbindbar sind, – mit einer Steuerschaltung (40), – bei dem die Steuerschaltung (40) derart ausgebildet ist, dass sie die Speicherzellen (SZ11, ..., SZ1n), die an eine erste der Wortleitungen (WL1) angeschlossen sind, aktiviert und anschließend die Leseverstärker (LV1, ..., LVn) gleichzeitig mit einem Steuersignal (CSL) ansteuert, sodass die Bitleitungen (BL1, ..., BLn), die jeweils an eine der aktivierten Speicherzellen (SZ11, ..., SZ1n) angeschlossen sind, über die Leseverstärker gleichzeitig mit der Datenleitung (LDQ) verbunden sind.
11. Integrierter Halbleiterspeicher nach Anspruch 10, – bei dem die Speicherzellen (SZ) jeweils einen Auswahltransistor (AT) und einen Speicherkondensator (SC) aufweisen, – bei dem der Speicherkondensator (SC) im aktivierten Zustand der Speicherzelle (SZ) über den leitend gesteuerten Auswahltransistor (AT) mit der jeweiligen Bitleitung (BL), die an die Speicherzelle angeschlossen ist, niederohmig verbunden ist, – bei dem der Speicherkondensator (SC) im deaktivierten Zustand der Speicherzelle über den gesperrt gesteuerten Auswahltransistor (AT) mit der jeweiligen Bitleitung (BL), die an die Speicherzelle angeschlossen ist, hochohmig verbunden ist.