DE102004034184A1

DE102004034184A1 - Ein System von multiplexierten Datenleitungen in einem dynamischen Direktzugriffsspeicher

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Publication number: DE102004034184A1
Application number: DE102004034184A
Authority: DE
Inventors: Alan Daniel; Christopher W. Kunce
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2003-07-18
Filing date: 2004-07-15
Publication date: 2005-02-24
Anticipated expiration: 2024-07-16
Also published as: US7088624B2; US20050013174A1; DE102004034184B4

Abstract

Ein System multiplexierter Datenleitungen in einer integrierten DRAM-Schaltung umfasst eine Schaltschaltung mit zwei Schaltzuständen. In einem Schaltzustand verbinden die Datenleitungen mit einer ersten Konfiguration von Datenwegen, wie sie in einer typischen integrierten DRAM-schaltung erscheinen würden. Eine begrenzte Anzahl von Reservespaltenauswahlleitungen ist verfügbar, um defekte Spaltenauswahlleitungen in der ersten Konfiguration zu reparieren. In einem anderen Schaltzustand verbinden die Datenleitungen mit einer zweiten Konfiguration der Datenwege und verdoppeln die Anzahl von Reservespaltenauswahlleitungen, die verfügbar sind, um eine defekte Spaltenauswahlleitung zu reparieren.

Description

Diese Erfindung bezieht sich auf dynamische Direktzugriffsspeicher. Insbesondere bezieht sich die Erfindung auf ein System von multiplexierten Datenleitungen in einem dynamischen Direktzugriffsspeicher.

Viele elektronische Geräte und Systeme umfassen integrierte Schaltungen für die Speicherung von Daten während dem Betrieb der Geräte. Beispielsweise können elektronische Geräte, wie z. B. Computer, Druckgeräte, Scangeräte, Personaldigitalassistenten, Rechenmaschinen, Computerworkstations, Audio- und/oder Videogeräte, Kommunikationsgeräte, wie z. B. Mobiltelefone, und Router für Paketvermittlungsnetze, Speicher in der Form von integrierten Schaltungen umfassen, zum Halten von Daten als Teil ihres Betriebs. Vorteile des Verwendens von Speichern einer integrierten Schaltung im Vergleich zu anderen Formen von Speicher umfassen Platzeinsparung und Miniaturisierung, Sparen von eingeschränkten Batterieressourcen, Verringern der Zugriffszeit auf Daten, die in dem Speicher gespeichert sind und Senken der Kosten des Zusammenbaus der elektronischen Vorrichtungen.

Ein dynamischer Direktzugriffsspeicher („DRAM") ist ein Beispiel eines Speichers einer integrierten Schaltung. Ein DRAM umfasst typischerweise ein Array von Halbleiterkondensatorzellen, von denen jede einen Betrag an elektrischer Ladung halten kann, der den logischen Wert eines gespeicherten Bits darstellt. Die Zellen in dem Array sind typischerweise in Zeilen und Spalten angeordnet. Auf jede Zelle ist an der Schnittstelle einer Zeile und einer Spalte angeordnet. Jede Zelle in dem DRAM-Array kann durch gleichzeitiges Adressieren der sich schneidenden Zeile und Spalte zugegriffen werden.

Beim Betrieb frischt die interne Schaltungsanordnung auf dem DRAM die Ladung auf den Zellen auf, von denen Erfassungsverstärker bestimmt haben, dass dieselben bereits eine elektrische Ladung halten. Auf diese Weise gleicht der DRAM Austritte (Lecks) von elektrischer Ladung von den Halbleiterkondensatorzellen aus, wie z. B. Austritt in das Substrat von der integrierten DRAM-Schaltung. Außerdem erfassen Sekundärerfassungsverstärker in dem DRAM die Mengen an elektrischer Ladung, die in den Kondensatoren gespeichert sind. Auf der Basis der erfassten elektrischen Ladungen stellen die Ausgangssignale der Sekundärerfassungsverstärker die logischen Werte der Bits dar, die in dem DRAM-Array gespeichert sind. Daten werden durch mehrere Lese-Schreib-Datenleitungen in das DRAM-Array geschrieben und aus dem DRAM-Array gelesen. Die Lese-Schreib-Datenleitungen verbinden das DRAM-Array mit den Eingangs-/Ausgangsstiften der integrierten DRAM-Schaltung. Die Stifte verbinden die integrierte DRAM-Schaltung mit anderen integrierten Schaltungen in dem elektronischen Gerät. Auf diese Weise können die Daten, die in dem DRAM-Array gespeichert sind, von der integrierten DRAM-Schaltung extrahiert werden, für die Verwendung durch die anderen integrierten Schaltungen in dem elektronischen Gerät. Solches Lesen, Schreiben und Beibehalten der Ladung in den Zellen sind im wesentlichen interne Operatianen des DRAM.

Bestimmte Sätze der Lese-Schreib-Datenleitungen verbinden typischerweise mit bestimmten Bereichen des DRAM-Speicherarrays. Jeder der Speicherbereiche umfasst auch redundante Speicherzellen, die beschädigte oder ausgefallene Speicherzellen in diesem Speicherabschnitt ersetzen können. Wenn alle die redundanten Speicherzellen für einen Speicherbereich als Ersatz verwendet wurden, ist jedoch eine weitere Reparatur des Speicherbereichs nicht möglich. Alle zusätzlichen beschädigten oder ausgefallenen Speicherzellen in dem Speicherbereich können nicht in diesem Speicherbereich repariert werden, was zu verfälschten oder verlorenen Daten auf den Lese-Schreib-Datenleitungen und daher einer ausgefallenen integrierten DRAM-Schaltung führt.

Eine mögliche Lösung des Problems ist das Erhöhen der Anzahl von redundanten Speicherzellen in dem Speicherbereich. Diese Lösung geht jedoch auf Kosten einer Erhöhung der Größe des Chips des DRAM-Arrays, da derselbe viel mehr Speicherzellen aufnehmen muss. Daher gibt es einen Bedarf zum Reparieren ausgefallener Speicherzellen in einer integrierten DRAM-Schaltung, ohne die Größe des Chips des DRAM-Arrays zu erhöhen.

Es ist die Aufgabe der vorliegenden Erfindung, ein System von multiplexierten Datenleitungen in einer integrierten DRAM-Schaltung mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch ein System gemäß Anspruch 1 gelöst.

Um den Bedarf zum Reparieren ausgefallener Speicherzellen in einem DRAM-Array zu adressieren, wird nachfolgend ein System für multiplexierte Datenleitungen in einer integrierten DRAM-Schaltung präsentiert. Das System umfasst eine Schaltschaltung mit einem ersten Schaltzustand und einem zweiten Schaltzustand. Das System umfasst auch einen ersten Datenweg, der einem ersten Speicherbereich der integrierten DRAM-Schaltung zugeordnet ist, und einen zweiten Datenweg, der einem zweiten Speicherbereich der integrierten DRAM-Schaltung zugeordnet ist. Das System umfasst ferner eine Mehrzahl von Lese-Schreib-Datenleitungen der integrierten DRAM-Schaltung. Der erste Datenweg ist in Kommunikation mit der Mehrzahl von Lese-Schreib-Datenleitungen, wenn sich die Schaltschaltung in dem ersten Schaltzustand befindet. Außerdem ist der zweite Datenweg in Kommunikation mit der Mehrzahl von Lese-Schreib-Datenleitungen, wenn die Schaltschaltung in dem zweiten Schaltzustand ist.

Die vorhergehenden und andere Merkmale und Vorteile der bevorzugten Ausführungsbeispiele sind von der folgenden detaillierten Beschreibung leichter zu erkennen.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein Diagramm, das eine bevorzugte Konfiguration einer Speicherzelle in einem DRAM-Array darstellt;
2 ein Diagramm, das eine bevorzugte Konfiguration eines Speicherabschnitts eines DRAM-Arrays darstellt;
3 ein Diagramm, das die Verbindung zwischen einer Spaltenauswahlleitung und den Bitleitungen von 2 darstellt;
4 ein Blockdiagramm, das eine bevorzugte Anordnung des 4-Mb-Speicherabschnitts von 2 in Speicherachtel darstellt;
5 ein Blockdiagramm, das eine bevorzugte Anordnung der 4-Mb-Speicherabschnitte von 2 in einem 64-Mb-DRAM-Array darstellt;
6 ein Diagramm, das Verbindungen zwischen den lokalen Datenleitungen und entsprechenden Masterdatenleitungen eines Speicherachtels von 4 darstellt;
7 ein Diagramm, das Verbindungen zwischen den Masterdatenleitungen und entsprechenden Lese-Schreib-Datenleitungen des 64-Mb-DRAM-Arrays von 5 darstellt;
8 ein Diagramm, das multiplexierte Verbindungen zwischen den Masterdatenleitungen und den entsprechenden Lese-Schreib-Datenleitungen des 64-Mb-DRAM-Arrays von 5 darstellt; und
9 ein Schaltbild, das die normalen Verbindungen und Reserveverbindungen der Ausgänge der Sekundärerfassungsverstärker mit den Lese-Schreib-Datenleitungen von 8 darstellt.
1 ist ein Diagramm, das eine bevorzugte Konfiguration einer Speicherzelle 10 in einem DRAM-Array darstellt. Die Speicherzelle 10 bei diesem Beispiel umfasst einen N-Typ-Metalloxidhalbleiter- („MOS"-) Transistor 12 und einen Kondensator 14. Der Transistor 12 und der Kondensator 14 können auf einem Substrat gebildet sein unter Verwendung von Herstellungstechniken, die einem Durchschnittsfachmann auf dem Gebiet der DRAM-Herstellungstechnik bekannt sind. Ein erstes Ende des Leitungswegs des MOS-Transistors 12 ist mit einer Platte des Kondensators 14 verbunden. Ein zweites Ende des Leitungswegs des MOS-Transistors 12 ist mit einem Spaltenleitungsweg 16 verbunden, der allen Zellen 10 gemeinsam ist, die einer Spalte zugeordnet sind. Für N-Typ-MOS-Transistoren 12 wird das Ende des Leitungswegs, das relativ zu dem anderen Ende bei einem höheren Potential ist, allgemein als ein „Drain" bezeichnet, und das andere Ende des Leitungswegs wird im allgemeinen als eine „Source" bezeichnet.
Der Spaltenleitungsweg 16 wird von Durchschnittsfachleuten auf dem Gebiet der DRAM-Herstellung häufig als eine „Bitline" bezeichnet. Das Gate des MOS-Transistors 12 ist in Verbindung mit einem Zeilenleitungsweg 18, der allen Zellen 10 gemeinsam ist, die einer Zeile zugeordnet sind. Der Zeilenleitungsweg 18 wird von Durchschnittsfachleuten auf dem Gebiet der DRAM-Herstellung häufig als eine „Wortleitung" bezeichnet. Für einen Durchschnittsfachmann auf diesem Gebiet sollte klar sein, dass die Ausrichtung der Zeilen und Spalten, wie sie in 1 gezeigt ist, um 90 Grad gedreht ist von der normalen Ausrichtung, um die bevorzugten Ausführungsbeispiele, die nachfolgend beschrieben werden sollen, näher zu beschreiben.
Der DRAM behält die andere Platte des Kondensators 14 bei einem Potential, das die Hälfte der Leistungszufuhrspannung ist. Die interne Leistungszufuhrspannung wird durch Durchschnittsfachleute auf diesem Gebiet als V_CC bezeichnet. Das Speichern eines logischen Werts von 1 in der Zelle 10 umfasst das Erhöhen der Bitleitung 16 auf ein Potential von V_CC und das Erhöhen der Wortleitung 18 auf ein höheres Potential, V_CCP. V_CCP ist ein Potential, das es dem Transistor 12 ermöglicht, während dem Ladungsprozess zu leiten. Der Transistor 12 leitet und die obere Platte des Kondensators 14 wird auf ein Potential von V_CC geladen. Das Speichern eines logischen Werts von 0 in die Zelle 10 umfasst das Senken der Bitleitung 16 auf ein Potential von 0 und das Erhöhen der Wortleitung 18 auf V_CCP. Der Transistor 12 leitet und die obere Platte des Kondensators 14 wird durch den Transistor 12 auf null Potential entladen.
Das Lesen des logischen Werts, der in der Zelle 10 gespeichert ist, umfasst das Ansteigen des Potentials auf der Wortleitung 18 auf V_CCP. Der Transistor 12 leitet und überträgt Ladung zwischen dem Kondensator 14 und der Bitleitung 16. Ein Erfassungsverstärker (nicht gezeigt) erfasst eine Änderung bei dem Potential der Bitleitung 16, verstärkt die Änderung und liefert ein Ausgangssignal, das den logischen Wert darstellt, der in der Speicherzelle 10 gespeichert wurde. Bei einem bevorzugten Ausführungsbeispiel der Speicherzelle 10 wird die Bitleitung 16 vorgeladen auf ein Potential von ½ V_CC, bevor das Potential der Wortleitung 18 ansteigt, um den Leseprozess einzuleiten. Falls ein logischer Wert von 1 in der Zelle 10 gespeichert war, wird davon ausgegangen, dass das Potential an der oberen Platte des Kondensators 14 größer als ½ V_CC ist, da es aufgrund von Austritt von V_CC gefallen ist. In diesem Fall steigt das Potential auf der Bitleitung 16 leicht von ½ V_CC. Falls alternativ ein logischer Wert von 0 in der Zelle 10 gespeichert war, wird davon ausgegangen, dass das Potential an der oberen Platte des Kondensators 14 geringer ist als ½ V_CC, da es auf Grund des Austritts von 0 gestiegen ist. In diesem Fall fällt das Potential auf der Bitleitung 16 leicht von ½ V_CC. Der Erfassungsverstärker erfasst den leichten Anstieg oder Fall des Potentials auf der Bitleitung 16 und gibt ein Potential aus, das entsprechend einem logischen Wert von 1 oder 0 entspricht.
2 ist ein Diagramm, das eine bevorzugte Konfiguration eines Speicherabschnitts 22 einer integrierten DRAM-Schaltung darstellt. Ein Beispiel einer integrierten DRAM-Schaltung ist ein 64-Megabit- („Mb"-) DRAM-Array, bei dem ein Megabit 2²⁰ Bits oder 1.048.576 Bit ist. 2 stellt einen 4-Mb-Speicherabschnitt 22 des DRAM-Arrays dar, von denen 16 die integrierte 64-Mb-DRAM-Schaltung umfassen. Der Speicherabschnitt 22 kann einen linken benachbarten Abschnitt (nicht gezeigt) und einen rechten benachbarten Abschnitt (nicht gezeigt) aufweisen. Abschnitte 22 an den Kanten des Chips der integrierten DRAM-Schaltung haben normalerweise keinen linken oder rechten benachbarten Abschnitt. Es sollte klar sein, dass das DRAM-Array der vorliegenden Erfindung nicht auf die Konfiguration von Speicherzellen 10 in dem DRAM-Array 20 beschränkt ist, wie es in 2 dargestellt ist, und dass andere Konfigurationen des DRAM-Arrays möglich sind. Beispielsweise kann jede Kreuzung einer Bitleitung 16 und einer Wortleitung 18 mit einer Speicherzelle 10 verbunden sein.
Das Unterteilen der integrierten DRAM-Schaltung in Speicherabschnitte 22 liefert kürzere Bitleitungen und/oder Wortleitungen, als wenn die Leitungen über das gesamte DRAM-Array verlaufen. Lange Leitungen können große Widerstände, interne parasitäre Kapazitäten und parasitäre Kapazitäten mit benachbarten Leitungen aufweisen, die die Leistungsfähigkeit des DRAM-Arrays reduzieren. Es sollte jedoch klar sein, dass die beispielhaften Speichergrößen von 64-Mb-DRAM-Arrays und 4-Mb-Abschnitten 22 nur Darstellungszwecken dienen und dass andere Array- und Abschnittsgrößen in Betracht gezogen werden.
Bei einer bevorzugten Anordnung von Bitleitungen in dem Abschnitt 22 verlassen abwechselnde Paare von Bitleitungen den Abschnitt 22 in entgegengesetzten Richtungen. Eine Auswahl von Bitleitungen verlässt den Abschnitt 22 nach rechts von dem Abschnitt 22. Diese Bitleitungen werden von Durchschnittsfachleuten auf diesem Gebiet als „rechte Bitleitungen" 24 („RBLs") und „rechte komplementäre Bitleitungen" 26 („bRBLs") bezeichnet. Eine andere Auswahl von Bitleitungen verlässt den Abschnitt 22 nach links von dem Abschnitt 22. Diese Bitleitungen werden als „linke Bitleitungen" 28 („LBLs") und „linke komplementäre Bitleitungen" 30 („bLBLs") bezeichnet. Jede RBL 24 und bRBL 26 ist in Verbindung mit einem Erfassungsverstärker 32, der durch Durchschnittsfachleute auf diesem Gebiet als ein „rechter Erfassungsverstärker" 32 bezeichnet wird. Jede LBL 28 und bLBL 30 ist in Verbindung mit einem Erfassungsverstärker 34, der von Durchschnittsfachleuten auf diesem Gebiet häufig als „linker Erfassungsverstärker" 34 bezeichnet wird. Bitleitungen, die mit komplementären Bitleitungen gepaart sind, werden durch Durchschnittsfachleute auf diesem Gebiet als „Bitleitungspaare" bezeichnet. Durchschnittsfachleute auf diesem Gebiet bezeichnen den in 2 gezeigten Speicherabschnitt 22 als eine „Gefaltete-Digitleitung"-Konfiguration. Die Erfassungsverstärker 32, 34 erfassen die Ladungen in den Speicherzellen 10, verstärken die entsprechenden Potentialdifferenzen auf den Bitleitungspaaren und schreiben das verstärkte Potential zurück in die Speicherzellen 10, um die Ladungen in den Speicherzellen 10 aufzufrischen.
Bei einem bevorzugten Ausführungsbeispiel des DRAM-Arrays verwenden benachbarte Speicherabschnitte 22 gemeinsame Erfassungsverstärker 32, 34 gemeinsam. Beispielsweise verwenden RBLs 24 und bRBLs 26 des Abschnitts 22 Erfassungsverstärker 32 gemeinsam mit den LBLs 28 und bLBLs 30 des rechten benachbarten Abschnitts. Außerdem verwenden LBLs 28 und bLBLs 30 des Abschnitts 22 Erfassungsverstärker 34 gemeinsam mit den RBLs 24 und bRBLs 26 des linken benachbarten Abschnitts. Dieses gemeinschaftliche Verwenden von Erfassungsverstärkern 32, 34 reduziert die Anzahl von erforderlichen Erfassungsverstärkern 32, 34 für das DRAM-Array um einen Faktor von etwa 2. Falls das DRAM-Array in benachbarten Abschnitten 22 nicht mehr als eine Wortleitung 40 zu einem Zeitpunkt aktiviert, erfahren die Erfassungsverstärker 32, 34 keine Mehrdeutigkeiten bezüglich dessen, von welchem Abschnitt 22 dieselben lesen.
Der Speicherabschnitt 22 umfasst Wortleitungstreiber (nicht gezeigt), die das Potential an den Gates des Transistors 12 in einer Zeile im wesentlichen auf ½ V_CCP, erhöhen zum Lesen, Schreiben oder Auffrischen der Speicherzellen 10 in dem Speicherabschnitt 22. Der Speicherabschnitt 22 umfasst auch Schreibtreiber (nicht gezeigt) zum Erhöhen oder Verringern der Potentiale auf den Bitleitungen 36, die die Kondensatoren 14 der Speicherzellen 10 auf Potentiale laden, die den logischen Werten von 1 oder 0 entsprechen.
Bei dem in 2 gezeigten Speicherabschnitt 22 ist eine Speicherzelle 10 mit abwechselnden Kreuzpunkten einer Wortleitung 40 und einer Bitleitung 24 – 30 verbunden. Der beispielhafte 4-Mb-Speicherabschnitt 22 umfasst 1.024 Wortleitungen 40, die mit WL<0> bis WL<1023> bezeichnet sind. Der Speicherabschnitt 22 umfasst auch 8.192 Bitleitungen 24 – 30, die selbst 2.048 Quartette von Bitleitungen 24 – 30 umfassen. Jedes Quartett umfasst: eine LBL 28, wobei die 2.048 LBLs 28 mit LBL<0> bis LBL<2047> bezeichnet sind, eine bLBL r, wobei die 2.048 bLBLs 30 mit bLBL<0> bis bLBL<2047> bezeichnet sind; eine RBL 24, wobei die 2.048 RBLs 24 mit RBL<0> bis RBL<2047> bezeichnet sind, und eine bRBL 26, wobei die 2.048 bRBLs 26 mit bRBL<0> bis bRBL<2047> bezeichnet sind.
Beim Betrieb speichert eine Speicherzelle 10, beispielsweise die Speicherzelle 42, an der Verbindungsstelle von WL<1020> und bRBL<2047> einen logischen Wert. Um den logischen Wert aufzufrischen, der in dieser Speicherzelle 42 gespeichert ist, erfasst der rechte Erfassungsverstärker 32 eine Differenz bei den Potentialen zwischen der RBL 24 bei RBL<2047> und ihrem Komplement bRBL 26 bei bRBL<2047>, wenn das Potential der Wortleitung 40 bei WL<1020> erhöht wird, um den gespeicherten logischen Wert in der Zelle 42 zu erfassen. Der rechte Erfassungsverstärker 32 verstärkt die Potentialdifferenz und erhöht die Potentialdifferenz zwischen RBL<2047> und bRBL<2047> zum Auffrischen der Ladung auf der Speicherzelle 42. Wie es für einen Durchschnittsfachleute auf diesem Gebiet bekannt ist, reduziert die Anordnung des Messens der Differenz bei der Spannung zwischen komplementären Bitleitungen 24, 26 das Rauschen an dem Erfassungsverstärker 32 und verbessert die Effizienz des Auffrischprozesses an der integrierten DRAM-Schaltung.
Lesen von und Schreiben zu dem DRAM-Array
3 ist ein Diagramm, das die Verbindung zwischen einer „Spaltenauswahlleitung" („CSL") 52 und den Bitleitungen 24 – 30 von 2 darstellt. Bei einem bevorzugten Ausführungsbeispiel öffnet eine CSL zwei RBLs 24, zwei LBLs 28, zwei bRBLs 26 und zwei bLBLs 30 zum Lesen von Daten von oder Schreiben von Daten in den Speicherabschnitt 22. Das Erhöhen des Potentials auf der CSL 52 schaltet Durchlasstransistoren 50 ein, die die Bitleitungen 24, 28 und komplementäre Bitleitungen 26, 30 mit „lokalen Datenleitungen" („LDQs") verbinden. Jede LDQ und ihre komplementäre LDQ („bLDQ") verbinden mit sekundären Erfassungsverstärkern („SSAs") (nicht gezeigt), die die Potentialdifferenz zwischen der LDQ und der bLDQ verstärken, entsprechend zu der Potentialdifferenz zwischen der zugeordneten Bitleitung und der komplementären Bitleitung, zum Lesen des gespeicherten logischen Werts auf den Speicherzellen 10.
Wenn die Durchlasstransistoren leiten, kann alternativ eine LDQ oder bLDQ auf V_CC erhöht werden, um einen logischen Wert von 1 in eine entsprechende Speicherzelle 10 zu schreiben, oder auf null Potential gesenkt werden, um einen logischen Wert von 0 zu schreiben. Da eine einzelne Wortleitung die Speicherzellen 10 aktiviert, die entweder mit den Bitleitungen oder den komplementären Bitleitungen verbunden sind, wie es mit Bezugnahme auf 2 ersichtlich ist, liest oder schreibt die in 3 gezeigte Konfiguration vier Bits von dem Speicherabschnitt 22 während der Aktivierung von einer CSL 52 und einer WL 40.
Bei der in 3 gezeigten Konfiguration verbinden die LBLs 28 mit einer linken LDQ („LLDQ"), die bLBLs 30 verbinden mit einer komplementären LLDQ („bLLDQ"), die RBLs 24 verbinden mit einer rechten LDQ („RLDQ") und die bRBLs 26 verbinden durch die Durchlasstransistoren 50 mit einer komplementären RLDQ („bRLDQ").
4 ist ein Blockdiagramm, das eine bevorzugte Anordnung des 4-Mb-Speicherabschnitts 22 von 2 in Speicherbereiche des DRAM-Arrays 22 darstellt, die als Speicherachtel 60, 62 bezeichnet werden. Jedes Speicherachtel 60, 62 hat 512 Kilobit („Kb") Speicher, wobei ein Kilobit 2¹⁰ oder 1.024 Bits ist. Jedes Speicherachtel 60, 62 umfasst 128 CSLs und acht LDQs. Beispielsweise wird mit Bezugnahme auf 3 und 4 das unterste Speicherachtel 60, das Speicherachtel Nr. 1, von CSL<0> bis CSL<127> überquert. Die geradzahligen LBLs 28 des Speicherachtels Nr. 1 60 verbinden alle mit LLDQ<0>, und die ungeradzahligen LBLs 28 des Speicherachtels Nr. 1 60 verbinden alle durch Durchlasstransistoren 50 mit LLDQ<1>. Gleichartig dazu verbinden geradzahlige RBLs 24 des Speicherachtels Nr. 1 60 alle mit RLDQ<0>, und die ungeradzahligen RBLs 24 des Speicherach tels Nr. 1 60 verbinden alle durch Durchlasstransistoren 50 mit RLDQ<1>. Die komplementären Bitleitungen 26, 30 verbinden mit der entsprechenden Zuordnung von geraden und ungeraden Nummerierungen mit den bLDQs.
Außerdem wird das höchste Speicherachtel 62 des 4-Mb-Speicherabschnitts 22, das Speicherachtel Nr. 8, von CSL<896> bis CSL<1023> überquert. Die geradzahligen LBLs 28 des Speicherachtels Nr. 8 62 verbinden alle mit LLDQ<14>, und die ungeradzahligen LBLs 28 des Speicherachtels Nr. 8 62 verbinden alle durch Durchlasstransistoren 50 mit LLDQ<15>. Gleichartig dazu verbinden die geradzahligen RBLs 24 des Speicherachtels Nr. 8 62 alle mit RLDQ<14>, und die ungeradzahligen RBLs 24 des Speicherachtels Nr. 8 62 verbinden alle durch Durchlasstransistoren 50 mit RLDQ<15>. Auf diese Weise hat jedes Speicherachtel 60, 62 vier unabhängigen LDQs und vier unabhängige bLDQs. Wie es oben beschrieben ist, liefert das Aktivieren einer CSL 52 und einer WL 40 in dem Speicherabschnitt 22 Zugriff zu vier Speicherzellen 10 zum Lesen oder Schreiben. Bei einem bevorzugten Ausführungsbeispiel werden vier CSLs 52 und eine WL 40 gleichzeitig in dem 4-Mb-Speicherabschnitt 22 aktiviert, in nichtbenachbarten Speicherachteln 60, 62, zum Liefern von Zugriff auf eine Gesamtzahl von 16 Speicherzellen 10, was von Durchschnittsfachleuten auf diesem Gebiet als der „x16"-Betriebsmodus für die integrierte DRAM-Schaltung bezeichnet wird.
5 ist ein Blockdiagramm, das eine bevorzugte Anordnung der 4-Mb-Speicherabschnitte 22 von 2 in einem 64-Mb-DRAM-Array 70 darstellt. Es gibt 16 4-Mb-Speicherabschnitte 22, die jeweils acht Speicherachtel 60, 62 umfassen. Zwischen den Speicherabschnitten 22 befinden sich Erfassungsverstärkerbereiche 72 der integrierten DRAM-Schaltung, die die Erfassungsverstärker 32, 34 der LDQs und der bLDQs enthält. Wie es oben beschrieben ist, verwenden benachbarte Speicherabschnitte 22 die Erfassungsverstärker 32, 34 gemeinsam. Beispielsweise verwenden die LBLs 28 und die bLBLs 30 des Speicherabschnitts Nr. 3 die Erfassungsverstärker 32, 34 in dem Erfassungsverstärkerbereich 72 gemeinschaftlich mit den jeweiligen RBLs 24 und bRBLs 26 des Speicherabschnitts Nr. 2. Anders ausgedrückt, die linken Erfassungsverstärker 34 des Speicherabschnitts Nr. 3 sind auch die rechten Erfassungsverstärker 32 des Speicherabschnitts Nr. 2.
Außerdem verwenden benachbarte Speicherabschnitte 22 LDQs und bLDQs gemeinschaftlich. Wie bei dem gemeinschaftlichen Verwenden der Erfassungsverstärker 32, 34 erzeugt das gemeinschaftliche Verwenden von LDQs und bLDQs keine Mehrdeutigkeit, vorausgesetzt, dass auf die Speicherachtel 60, 62 in benachbarten Speicherabschnitten 22 nicht gleichzeitig zugegriffen wird. Beispielsweise ist die LDQ<15> 74 sowohl die RLDQ<15> des Speicherabschnitts Nr. 2 als auch die LLDQ<15> des Speicherabschnitts Nr. 3. Gleichartig dazu ist die LDQ<14> 76 sowohl die RLDQ<14> des Speicherabschnitts Nr. 2 als auch die LLDQ<14> des Speicherabschnitts Nr. 3. Begleitend zu der LDQ<15> 74 und der LDQ<14> in dem Erfassungsverstärkerbereich 72 zwischen den Speicherabschnitten Nr. 2 und Nr. 3 sind komplementäre LDQs, bLDQ<15> und bLDQ<14> (nicht gezeigt). Das gemeinschaftliche Verwenden der Erfassungsverstärker 32, 34 und LDQs reduziert die Anzahl von Komponenten und LDQs in dem Erfassungsverstärkerbereich 72, was zu einer Platzeinsparung auf dem Chip der integrierten DRAM-Schaltung führt.
Die CSLs 52 überqueren das gesamte DRAM-Array 70 und jede CSL 52 verbinden mit den Gates von acht Durchlasstransistoren 50 in jedem Speicherabschnitt 22. In jedem Speicherabschnitt 22 verbindet die gemeinsame CSL 52 vier Bitleitungen 24, 28 mit vier LDQs durch Durchlasstransistoren 50, und verbindet vier komplementäre Bitleitungen 26, 30 mit vier bLDQs durch weitere vier Durchlasstransistoren 50, wie es in 3 dargestellt ist. Somit verbindet beispielsweise mit Bezugnahme auf 4 und 5 das Aktiveren der CSL<1023> die LBL<2046> des Speicherabschnitts Nr. 3 und die RBL<2046> des Speicherabschnitts Nr. 2 durch Durchlasstransistoren 50 mit der LDQ<14> 76 in dem Erfassungsverstärkerbereich 72 zwischen den Speicherabschnitten. Das Aktivieren der CSL<1023> verbindet auch die LBL<2047> des Speicherabschnitts Nr. 3 und die RBL<2047> des Speicherabschnitts Nr. 2 durch Durchlasstransistoren 50 mit der LDQ<15> 74. Das Aktivieren der CSL<1023> verbindet auch die entsprechenden bLBLs 30 und bRBLs 26 mit der bLDQ<14> und der bLDQ<15>.
Wie es oben beschrieben ist, aktiviert eine Lese/Schreib-Operation auf dem 64-Mb-DRAM-Array 70 beim Betrieb vier CSLs 52, eine pro nichtbenachbartem Speicherachtel 60, 62. Typischerweise aktiviert die Lese/Schreib-Operation eine CSL 52 in jedem ungeradzahligen Speicherachtel 60 oder alternativ eine CSL 52 in jedem geradzahligen Speicherachtel 62. Ein Beispiel des letzteren ist die Aktivierung der CSL<0> in dem Speicherachtel Nr. 1, der CSL<256> in dem Speicherachtel Nr. 3, der CSL<512> in dem Speicherachtel Nr. 5 und der CSL<768> in dem Speicherachtel Nr. 7.
Die Lese/Schreib-Operation für das 64-Mb-DRAM-Array 70 aktiviert auch zwei WLs 40. Eine WL 40 ist in den linken Speicherabschnitten 22 des DRAM-Arrays 70, den Speicherabschnitten Nr. 1 – Nr. 8, aktiviert, und eine entsprechende WL 40 ist in den rechten Speicherabschnitten 22 des DRAM-Arrays 70, den Speicherabschnitten Nr. 9 – Nr. 16, aktiviert. Beispielsweise kann das Aktivieren der WL<3> in dem Speicherabschnitt Nr. 2 begleitet werden durch die Aktivierung der WL<3> in dem Speicherabschnitt Nr. 10. Weil das Aktivieren einer WL 40 und einer CSL 52 Zugriff auf vier Speicherzellen 10 liefert, liefert folglich das Aktivieren von zwei WLs 40 und vier CSLs 52 Zugriff auf 32 Speicherzellen 10, entsprechend zu 32 Datenbits bei diesem bevorzugten Ausführungsbeispiel, was von Durchschnittsfachleuten auf diesem Gebiet als der „x32"-Betriebsmodus für die integrierte DRAM-Schaltung bezeichnet wird. Während der Betrieb des 4-Mb-Abschnitts 22 in dem x16-Modus war, ist der Betrieb des 64-Mb-DRAM-Arrays 70, der 16 4-Mb-Abschnitte 22 umfasst, wie es in 5 dargestellt ist, in dem x32-Modus.
Es sollte jedoch klar sein, dass andere Betriebsmodi möglich sind, wie z. B. x8- und x4-Betriebsmodi, und dass die vorliegende Erfindung nicht auf DRAM-Arrays 20, 70 in dem x32- oder x16-Betriebsmodus beschränkt ist, sondern auch an DRAM-Arrays 20, 70 in dem x8- oder x4-Betriebsmodus angelegt werden kann. Der x4-Modus entspricht dem Öffnen einer WL 40 und einer CSL 52 in dem DRAM-Array 20, 70, während der x8-Betriebsmodus dem Öffnen einer WL 40 und zwei CSLs 52 in dem DRAM-Array 20, 70 entspricht.
6 ist ein Diagramm, das Verbindungen zwischen den LDQs 74, 76 und entsprechenden Masterdatenleitungen („MDQs") eines Speicherachtels 80 darstellt, und mit Sekundärerfassungsverstärkern („SSAs") 82. Jeder Punkt in 6 stellt eine Verbindung zwischen einer LDQ 74, 76 und einer MDQ dar. Das Speicherachtel 80 umfasst auch Verbindungen zwischen den gemeinschaftlich verwendeten bLDQs (nicht gezeigt) und komplementären Masterdatenleitungen („bMDQs") (nicht gezeigt).
Das Speicherachtel 80, beispielsweise das Speicherachtel Nr. 1 von 5, enthält das untere Speicherachtel 60 der Speicherabschnitte 22 Nr. 1 bis Nr. 16. Das Speicherachtel 80 hat auch 17 Erfassungsverstärkerbereiche 72, jeweils mit zwei LDQs und zwei bLDQs (nicht gezeigt). Jede MDQ ist eindeutig mit vier LDQs in abwechselnden Erfassungsverstärkerbereichen 72 in dem Speicherachtel 80 in Verbindung. Außerdem ist jede bMDQ unzweideutig mit vier bLDQs in abwechselnden Erfassungsverstärkerbereichen 72 in Verbindung. Wie es in der Technik bekannt ist, werden die MDQ-LDQ-Verbindungen in dem Überlappungserfassungsverstärkerbereich 88 zwischen den Speicherabschnitten Nr. 8 und Nr. 9 geschaltet, wie es durch den offenen Kreis angezeigt ist, um zu verhindern, dass zwei MDQs gleichzeitig mit der gleichen LDQ in dem Überlappungserfassungsverstärkerbereich 88 verbinden. Ein ähnliches Schalten tritt für die bMDQ-zu-bLDQ-Verbindungen in dem Überlappungserfassungsverstärkerbereich 88 auf.
Da nur eine WL 40 in den linken Speicherabschnitten 22 Nr. 1 bis Nr. 8 des DRAM-Arrays 80, den „A-Abschnitten", aktiviert ist, und nur eine WL 40 in den rechten Speicherabschnitten 22 Nr. 9 bis Nr. 16 des DRAM-Arrays 80, den „B"-Abschnitten, aktiviert ist, sind entweder acht LDQs unzweideutig mit Bitleitungen 24, 28 verbunden, oder acht bLDQs sind unzweideutig mit komplementären Bitleitungen 26, 30 verbunden, wenn eine CSL 52 in dem Speicherachtel 80 aktiviert ist.
Da jede MDQ unzweideutig mit einer LDQ in Verbindung ist und jede bMDQ unzweideutig mit einer bLDQ in Verbindung ist, sind acht Speicherzellen 10 mit entweder einer MDQ oder einer bMDQ verbunden. Mit Bezugnahme auf 6 sind die MDQs mit einem Eingang der SSAs 82 verbunden, und die entsprechenden bMDQs sind mit dem anderen Eingang 84 der SSAs 82 verbunden. Durch Verstärken der Potentialdifferenz zwischen der MDQ und der entsprechenden bMDQ, die selbst mit einer Bitleitung 24, 28 verbunden sind, und deren komplementären Bitleitung 26, 30, liefert der Ausgang 86 der SSA 82 eine Spannung, die den logischen Datenwert darstellt, der in der Speicherzelle 10 gespeichert ist. Dies ist eine Leseoperation.
Daher sind acht Speicherzellen 10 mit den acht SSAs 82 verbunden, um acht Datenbits von dem Speicherachtel 80 entlang den MDQs zu lesen. In dem oben beschriebenen x32-Betriebsmodus sind vier CSLs 52 aktiviert, eine in jedem ungeradzahligen Speicherachtel 60 oder eine in jedem geradzahligen Speicherachtel 62. Auf diese Weise werden 32 Bits aus dem 64-Mb-DRAM-Array 70 entlang den MDQs oder bMDQs während dem gleichen Lesezyklus gelesen.
Wenn die Durchlasstransistoren 50 leiten, kann alternativ ein MDQ oder bMDQ auf V_CC erhöht werden, um einen logischen Wert von 1 in eine entsprechende Speicherzelle 10 zu schreiben, oder auf ein Nullpotential gesenkt werden, um durch die Bitleitungen und die komplementären Bitleitungen, die mit den MDQs und bMDQs verbunden sind, einen logischen Wert von 0 zu schreiben. Da eine einzige Wortleitung die Speicherzellen 10 aktiviert, die entweder mit Bitleitungen oder komplementären Bitleitungen verbunden sind, wie es mit Bezugnahme auf 2 ersichtlich ist, schreibt die in 3 dargestellte Konfiguration vier Bits in den Speicherabschnitt 22 während der Aktivierung eines CSL 52 und einer WL 40. In dem oben beschriebenen x32-Betriebsmodus sind vier CSLs 52 aktiviert, eine in jedem ungeradzahligen Speicherachtel 60 oder eine in jedem geradzahligen Speicherachtel 62. Auf diese Weise werden 32 Bits in das 64-Mb-DRAM-Array 70 geschrieben, entlang den MDQs oder bMDQs während dem gleichen Schreibzyklus.
Lese-Schreib-Datenleitungen
7 ist ein Diagramm, das Verbindungen zwischen den Masterdatenleitungen und entsprechenden Lese-Schreib-Datenleitungen des 64-Mb-DRAM-Arrays 70 von 5 darstellt. 7 zeigt einen Speicherabschnitt 22 von 4 und 5, in diesem Fall der Speicherabschnitt 22 Nr. 16, der in dem DRAM-Array 70 positioniert ist. 7 zeigt auch ein Speicherachtel 80 von 4 und 6, in diesem Fall das erste Speicherachtel 60, das in dem DRAM-Array 70 positioniert ist.
Die Verbindungen zwischen den LDQs und MDQs für jedes Speicherachtel 80 sind als Punkte gezeigt, die den in 6 gezeigten Verbindungen entsprechen. Die entsprechenden Verbindungen zwischen den bMDQs und bMDQs sind nicht gezeigt. Außerdem sind in 7 nicht die SSAs 82 gezeigt, die die Potentialdifferenz zwischen der MDQ und der ent sprechenden bMDQ vergleichen, oder die Treiber die Potentiale in die MDQs und bMDQs eingeben.
Die Eingänge/Ausgänge der Datenwege 86 zu/von dem DRAM-Array 70 sind in 7 als mit den Lese-Schreib-Datenleitungen („RWDLs") verbunden gezeigt. Acht RWDLs sind mit den Ausgängen der acht SSAs 82 jedes Speicherachtels 60, 80 verbunden und sind mit den Eingängen der MDQs und bMDQs verbunden. Wie es oben erörtert wurde, liest das Aktivieren von zwei WLs 40 und einem CSL 52 in einem Speicherachtel 80 acht Bits von dem Speicherachtel 80 entlang dem Datenweg 86 aus oder schreibt acht Bits hinein. Während einer Leseoperation erscheinen diese Bits entsprechend auf den acht RWDLs, die mit den Ausgängen der SSAs 22 für das Speicherachtel 80 verbinden. Gleichartig dazu verbinden die RWDLs mit den MDQs und bMDQs durch Treiber (nicht gezeigt), zum Schreiben von acht Bits in das Speicherachtel 80.
Darüber hinaus sind, wie es oben erörtert ist, vier CSLs 52 für das DRAM-Array 70, ein CSL 52 in jedem zweiten Speicherachtel 60, während dem Lesezyklus aktiviert (und gleichartig dazu während einem Schreibzyklus). Daher sind benachbarte Speicherachtel 80 nicht während dem gleichen Lesezyklus aktiviert. Da jedes aktivierte Speicherachtel 80 acht Bits liest oder schreibt und vier Speicherachtel 80 aktiviert sind, gibt das DRAM-Array 70 32 Bits an die 32 RWDLs aus oder speichert 32 Bits von den 32 RWDLs.
Der Datenweg 86 jedes Speicherbereichs, der aus einem Paar von benachbarten Speicherachteln 80 besteht, die mit den gleichen RWDLs in Verbindung ist, wie es in 7 gezeigt ist. Da nur eines von jedem Paar von Speicherachteln 80 in dem Speicherabschnitt während dem gleichen Lese- oder Schreibzyklus aktiviert ist, ergibt sich keine Mehrdeutigkeit aus dem gemeinschaftlichen Verwenden von RWDLs, wie es in 7 gezeigt ist.
Reservespaltenauswahlleitungen
Eine Mehrdeutigkeit ergibt sich jedoch, wenn das DRAM-Array 70 durch Verwenden von Reserve-CSLs 52 repariert wird. Jeder Speicherbereich, wie z. B. ein Speicherachtel 80, umfasst eine Anzahl von Reservespeicherzellen 10, die als Ersatz für Speicherzellen 10 eingesetzt werden können, die entweder während der DRAM-Herstellungsprozedur oder während dem Häusen beschädigt werden. Typischerweise sind die Reservespeicherzellen 10 auf die gleiche Weise angeordnet wie die anderen Speicherzellen 10 von 2 für das DRAM-Array 70, das mit den Reservebitleitungen 24, 28 und den komplementären Reservebitleitungen 26, 30 verbunden ist. Durchlasstransistoren 50 verbinden die Reservebitleitungen 24, 28 und die komplementären Reservebitleitungen 26, 30 mit den LDQs und bLDQs für jeden Abschnitt 22 des DRAM-Arrays 70 auf die gleiche Weise wie in 3. Die Gates der Durchlasstransistoren 50, die den Reservebitleitungen 24, 28 und den komplementären Reservebitleitungen 26, 30 für jeden Abschnitt 22 zugeordnet sind, verbinden mit einer gemeinschaftlich verwendeten Reserve-CSL 52 („SCSL"), die alle Abschnitte des DRAM-Arrays 70 durchquert. Bei einem bevorzugten Ausführungsbeispiel umfasst jedes Speicherachtel 80 vier SCSLs 52, zusätzlich zu den 128 CSLs 52, obwohl klar ist, dass der Speicherabschnitt mehr oder weniger SCSLs 52 umfassen kann.
Das Reparieren defekter Speicherzellen 10 wird typischerweise während dem Prozess des Herstellens und Testens des DRAM-Arrays 70 durchgeführt. Eine Testschaltung, die entweder innerhalb oder außerhalb der integrierten DRAM-Schaltung sein kann, bestimmt, welche Speicherzellen 10 defekt sind. Die Testschaltung speichert die Adressen der CSLs 52, die diesen defekten Speicherzellen 10 zugeordnet sind. Programmierbare Sicherungen auf der integrierten DRAM-Schaltung werden durchgebrannt, um die Adressen der CSLs 52 aufzuzeichnen, die den Defekten zugeordnet sind. Spätere Versuche zum Zugreifen auf eine CSL 52, deren Adresse aufgezeichnet wurde, führt zu einer Übereinstimmung der Adresse in der Schaltungsanordnung, die die durchgebrannten Sicherungen enthält. Statt dem Aktivieren der defekten CSL 52 überträgt die integrierte DRAM-Schaltung den Zugriff zu einer ausgewählten SCSL 52, die als ein Ersatz für die defekte CSL 52 bestimmt ist.
Bei einem Ausführungsbeispiel ist die ausgewählte SCSL 52, die die defekte CSL 52 bei einem bestimmten Speicherachtel 80 ersetzt, dem anderen Speicherachtel 80 in dem Paar von benachbarten Speicherachteln 80 zugeordnet, gemäß der in 7 dargestellten Struktur. Die Sicherungen sind der SCSL 52 zugeordnet. Wenn eine defekte CSL 52 durch die Testschaltung erfasst wird, wird eine SCSL 52 in dem benachbarten Speicherachtel 80 für diese defekte CSL 52 ausgewählt. Die Sicherungen, die der SCSL 52 zugeordnet sind, werden durchgebrannt, um die Adresse der defekten CSL 52 aufzuzeichnen. Wenn die integrierte DRAM-Schaltung danach versucht, auf diese Adresse zuzugreifen, wird die SCSL 52, die dieser aufgezeichneten Adresse zugeordnet ist, aktiviert, und ersetzt die defekte CSL 52. Beispielsweise kann die Reparatur einer defekten CSL<76> in dem Speicherachtel 80 Nr. 1 mit einer SCSL 52 in dem Speicherachtel 80 Nr. 2 erreicht werden, beispielsweise der SCSL<5>. Die Sicherungen, die der SCSL<5> zugeordnet sind, werden durchgebrannt, um die Adresse der defekten CSL 52 aufzuzeichnen, bei diesem Beispiel 76.
Beim Betrieb gibt es mehrere Möglichkeiten zum Bewirken des Austausches. Bei einem Ausführungsbeispiel aktiviert die integrierte DRAM-Schaltung statt dem Aktivieren der defekten CSL 52 die SCSL 52 in dem benachbarten Speicherachtel 80. Eine Übereinstimmung der Adressen, auf die der DRAM zuzugreifen versucht, mit der Adresse, die durch die durchgebrannten Sicherungen gespeichert ist, aktiviert die SCSL 52, die diesen durchgebrannten Sicherungen zugeordnet ist. Zur gleichen Zeit ist die defekte CSL 52 nicht aktiviert. Bei einem alternativen Ausführungsbeispiel aktiviert die integrierte DRAM-Schaltung sowohl die defekte integrierte DRAM-Schaltung sowohl die defekte CSL 52 als auch die SCLS 52, aber deaktiviert die SSAs 82, die dem Speicherachtel 80 zugeordnet sind, das die defekte CSL 52 enthält. Zur gleichen Zeit aktiviert die integrierte DRAM-Schaltung die SSAs 82 in dem benachbarten Speicherachtel 80, das die CSLs 52 umfasst. Die verfälschten Daten von den Speicherzellen 10, die der defekten CSL 52 zugeordnet sind, erscheinen nach wie vor auf den jeweiligen MDQs, aber werden daran gehindert, auf den RWDLs zu erscheinen. Da das Paar von benachbarten Speicherachteln 80 die RWDLs gemeinschaftlich verwendet, erscheinen bei jedem Ausführungsbeispiel die acht Bits, die von dem DRAM-Array 22 wiedergewonnen werden, auf dem gleichen Satz von RWDLs wie die acht Bits von der defekten CSL 52 aufgrund der Aktivierung der SCSL 52.
Insbesondere werden mit Bezugnahme auf 5 und 7 defekte CSLs 52 in dem Speicherachtel 80 Nr. 1 unter Verwendung der SCSLs 52 des Speicherachtels 80 Nr. 2 und umgekehrt repariert. Defekte CSLs 52 in dem Speicherachtel 80 Nr. 3 werden unter Verwendung der SCSLs 52 des Speicherachtels 80 Nr. 4 und umgekehrt repariert. Defekte CSLs 52 in dem Speicherachtel 80 Nr. 5 werden unter Verwendung der SCSLs 52 des Speicherachtels 80 Nr. 6 und umgekehrt repariert. Und defekte CSLs 52 in dem Speicherachtel 80 Nr. 7 werden unter Verwendung der SCSLs 52 des Speicherachtels 80 Nr. 8 und umgekehrt repariert.
Multiplexen von Datenleitungen
Es entsteht jedoch ein Problem, wenn es mehr defekte CSLs 52 in einem Speicherachtel 80 gibt, als es SCSLs 52 in dem benachbarten Speicherachtel 80 gibt. In diesem Fall gibt es zu wenige SCSLs 52 in dem benachbarten Speicherachtel 80 zum Ersetzen aller defekter CSLs 80. Mit den Verbindungen zwischen den Datenwegen 86 und entsprechenden RWDLs, wie es in 7 gezeigt ist, macht die Unfähigkeit, alle defekten CSLs 80 in jedem der Speicherachtel 80 zu ersetzen, die integrierte DRAM-Schaltung unbrauchbar.
8 ist ein Diagramm, das multiplexierte Verbindungen zwischen den Masterdatenleitungen und entsprechenden Lese-Schreib-Datenleitungen des 64-Mb-DRAM-Arrays 70 von 5 darstellt. In 8 sind die Verbindungen zwischen den LDQs und MDQs für jedes Speicherachtel 80 als Punkte gezeigt, wie in 7. Die entsprechenden Verbindungen zwischen den bMDQs und bMDQs sind nicht gezeigt. Außerdem sind in 8 nicht die SSAs 82 gezeigt, die die Potentialdifferenz zwischen einer MDQ und einer entsprechenden bMDQ und den Treibern vergleichen.
Die Datenwegausgänge 86 der SSAs 82 zum Lesen oder äquivalent die Datenwegeingänge 86 zu den MDQs und bMDQs zum Schreiben sind in 8 so gezeigt, dass sie mit den RWDLs verbinden, durch „normale" Verbindungen 90, die als gefüllte Quadrate angezeigt sind. Die normalen Verbindungen 90 sind auf die gleiche Weise angeordnet wie die Verbindungen zwischen den Datenwegen 86 und RWDLs, die in 7 gezeigt sind. Ein Speicherbereich, der benachbarte Speicherachtel 80 umfasst, verwendet gemeinschaftlich RWDLs, wie z. B. Speicherachtel 80 Nr. 1 und Nr. 2. Da nur ein Speicherachtel 80 des Speicherabschnitts zu einem Zeitpunkt aktiviert ist, sind die Daten auf den RWDLs unzweideutig dem aktivierten Speicherachtel 80 zugeordnet. Durch die normalen Verbindungen 90 kann eine SCSL 52 in einem Speicherachtel 80 und die Speicherzellen 10, die der SCSL 52 zugeordnet sind, eine CSL 52 ersetzen, die beschädigten oder defekten Speicherzellen 10 in dem benachbarten Speicherachtel 80 zugeordnet ist, wie es oben mit Bezug auf 7 beschrieben wurde.
Zusätzlich zu den normalen Verbindungen zeigt 8 auch die Datenwege 86, die durch „Reserve"-Verbindungen 92, 94, die als offene Quadrate angezeigt sind, mit zusätzlichen RWDLs verbinden. Bei einem Ausführungsbeispiel, wie es in
8 gezeigt ist, verbinden die unteren linken acht RWDLs mit den Datenwegen 86 der Speicherachtel 80 Abschnitte Nr. 1 und Nr. 2 durch die normalen Verbindungen 90. Die gleichen unteren linken acht RWDLs verbinden jedoch mit den Datenwegen 86 der Speicherachtel 80 Abschnitte Nr. 3 und Nr. 4, durch die Reserveverbindungen 94. Außerdem verbinden die unteren rechten acht RWDLs mit den Datenwegen 86 der Speicherachtel 80 Abschnitte Nr. 3 und Nr. 4, durch die normalen Verbindungen 90. Die gleichen unteren rechten acht RWDLs verbinden jedoch mit den Datenwegen 86 der Speicherachtel 80 Abschnitte Nr. 1 und Nr. 2, durch die Reserveverbindungen 92.
Bei dem Datenwegausgang 86 für jedes Speicherachtel 80 sind nur entweder die normalen 90 oder die Reserve- 92 Verbindungen zu einem Zeitpunkt aktiv. Beispielsweise verbinden entweder die unteren linken acht RWDLs mit dem Datenwegausgang 86 des Speicherachtels 80 Nr. 1 durch die normalen Verbindungen 90 oder die unteren rechten acht RWDLs verbinden mit dem Datenwegausgang 86 des Speicherachtels 80 Nr. 1 durch die Reserveverbindungen 92. Außerdem kann die Aktivierung der normalen 90 oder Reserve- 92 Verbindungen unabhängig für den Datenwegausgang 86 jedes Speicherachtels 80 durchgeführt werden.
Mit dieser Anordnung kann eine SCSL 52 in dem Speicherachtel 80 Nr. 4 und die Speicherzellen 10, die der SCSL 52 zugeordnet sind, eine CSL 52 ersetzen, die den beschädigten oder defekten Speicherzellen 10 in dem Speicherachtel 80 Nr. 1 zugeordnet ist. Bei der Konfiguration von 7 können acht Bits, die von den SCSLs 52 des Speicherachtels 80 Nr. 2 wiedergewonnen werden, auf dem gleichen Satz von RWDLs erscheinen wie diejenigen von der Aktivierung der defekten CSL 52 des Speicherachtels 80 Nr. 1. Bei der Konfiguration von 8 können jedoch acht Bits, die von den SCSLs 52 des Speicherachtels 80 Nr. 2 oder Nr. 4 wiedergewonnen werden, auf dem gleichen Satz von RWDLs er scheinen wie die defekte CSL 52 des Speicherachtels 80 Nr. 1.
Ob die SCSLs 52 des Speicherachtels 80 Nr. 2 oder Nr. 4 die defekte CSL 52 des Speicherachtels 80 Nr. 1 ersetzen, hängt davon ab, ob die unteren linken RWDLs mit den Ausgängen 86 der SSAs 82 durch die normale 90 bzw. die Reserve- 94 Verbindungen verbinden. Falls beispielsweise die normalen Verbindungen 90 des Speicherachtels 80 Nr. 1 bis Nr. 4 aktiv sind, können die SCSLs 52 des Speicherachtels 80 Nr. 2 defekte CSLs 52 in dem Speicherachtel 80 Nr. 1 ersetzen, wie es oben mit Bezug auf 7 beschrieben ist. Falls die normalen Verbindungen 90 der Speicherachtel 80 Nr. 1 und Nr. 3 aktiv sind und die Reserveverbindungen 94 der Speicherachtel 80 Nr. 2 und Nr. 4 aktiv sind, können alternativ die SCSLs 52 des Speicherachtels 80 Nr. 4 defekte CSLs 52 in dem Speicherachtel 80 Nr. 1 ersetzen.
Wie es auch von 8 ersichtlich ist, können defekte CSLs 52 in dem Speicherachtel 80 Nr. 1 unter Verwendung der SCSLs 52 des Speicherachtels 80 Nr. 4 und umgekehrt repariert werden. Defekte CSLs 52 in dem Speicherachtel 80 Nr. 2 können unter Verwendung der CSLs 52 des Speicherachtels 80 Nr. 3 und umgekehrt repariert werden. Defekte CSLs 52 in dem Speicherachtel 80 Nr. 5 können unter Verwendung der SCSLs 52 des Speicherachtels 80 Nr. 8 und umgekehrt repariert werden. Und defekte CSLs 52 in dem Speicherachtel 80 Nr. 6 können unter Verwendung der CSLs 52 des Speicherachtels 80 Nr. 7 und umgekehrt repariert werden. Im Gegensatz zu 7, wo nur vier CSLs 52 in einem Speicherachtel 80 mit SCSLs 52 in dem benachbarten Speicherachtel 80 repariert werden könnten, ermöglichen es die multiplexierten Verbindungen von 8, dass acht CSLs 52 in einem Speicherachtel 80 repariert werden.
9 ist ein Schaltbild, das die normalen Verbindungen 90 und die Reserveverbindungen 92, 94 von jedem der Datenwege 86 zu den RWDLs von 8 darstellt. Beispielsweise zeigt
9 Übertragungsgatter 100, 102, die den Datenweg 86 des Speicherachtels 80 Abschnitt Nr. 1 mit den unteren 16 RWDLs von 8 verbindet. Ob der Datenweg 86 mit den linken acht RWDLs oder den rechten acht RWDLs in Verbindung ist, hängt von dem leitenden Zustand der Übertragungsgatter 100, 102 ab. Wie es oben beschrieben ist, sind die Verbindungen 90 – 94 für jedes Speicherachtel 80 unabhängig.
Wie es für einen Durchschnittsfachmann auf diesem Gebiet bekannt ist, umfasst ein Übertragungsgatter 100, 102 ein Paar von N-Typ- und P-Typ-Transistoren, deren jeweilige Drains und Sources verbunden sind. Eine positive Spannung (wie z. B. V_CC) an dem Gate des N-Typ-Transistors und das Erden des Gates des P-Typ-Transistors öffnet das Übertragungsgatter für die Leitung. Wenn die Reservefreigabe-(„SE-") Leitung 104 geerdet ist (und deren entsprechende komplementäre Leitung („SE") 106 bei der positiven Spannung ist) leiten die Übertragungsgatter 100, die den normalen Verbindungen 90 zugeordnet sind, und die Übertragungsgatter 102, die den Reserveverbindungen 92 zugeordnet sind, leiten nicht. Auf diese Weise ist der Datenweg 86 mit den linken acht RWDLs in Verbindung. Gleichartig dazu, wenn die SE-Leitung bei der positiven Spannung ist und die komplementäre Leitung geerdet ist, ist der Datenweg 86 mit den rechten acht RWDLs in Verbindung. Diese Schaltschaltungen übertragen den Ausgang des Datenwegs 86 von dem Speicherachtel 80 Nr. 1 zwischen den linken und rechten acht RWDLs. Es sollte jedoch klar sein, dass die Schaltschaltungen nicht auf die in 9 dargestellten Übertragungsgatter 100, 102 begrenzt sind, und dass andere Schaltschaltungen vorgesehen sein können, wie z. B. diejenigen auf der Basis von Transistoren oder anderen Festkörpervorrichtungen.
Wie es oben beschrieben wurde, sind die Verbindungen 90 – 94 für jedes Speicherachtel 80 unabhängig. Entsprechend gibt es eine unabhängige SE-Leitung 104, die jedem Speicherachtel 80 zugeordnet ist. Mit Bezugnahme auf 8 verbinden die unteren linken RWDLs mit den Datenwegen 86 für den Speicherbereich benachbarter Speicherachtel 80 Nr. 1 und Nr. 2, wenn die SE-Leitungen 104; die den Speicherachteln 80 Nr. 1 und Nr. 2 zugeordnet sind, bei null Potential sind. Die Datenwege 86 verbinden durch Leitung durch die vorwärts vorgespannten Übertragungsgatter 100 verbunden, entsprechend zu den normalen Verbindungen 90. Gleichartig dazu verbinden die unteren rechten RWDLs durch Leitung durch vorwärts vorgespannte Übertragungsgatter 100 mit den Datenwegen 86, für den Speicherbereich der Speicherachtel 80 Nr. 3 und Nr. 4. Auf diese Weise können SCSLs 52 in dem Speicherachtel 80 Nr. 2 defekte CSLs 52 in dem Speicherachtel 80 Nr. 1 und umgekehrt reparieren, da die Speicherachtel die gleichen RWDLs gemeinschaftlich verwenden. Außerdem können SCSLs 52 in dem Speicherachtel 80 Nr. 4 defekte CSLs 52 in dem Speicherachtel 80 Nr. 3 und umgekehrt reparieren.
Wenn die SE-Leitungen 104, die den Speicherachteln 80 Nr. 2 und Nr. 4 zugeordnet sind, bei dem positiven Potential sind, verbinden jedoch die unteren linken RWDLs mit Datenwegen 86 für den Speicherbereich der Speicherachtel 80 Nr. 1 und Nr. 4. Die Datenwege 86 des Speicherachtels Nr. 4 verbinden durch Leitung durch die anderen Übertragungsgatter 102, die nun vorwärts vorgespannt sind, was den Reserveverbindungen 94 für das Speicherachtel Nr. 4 entspricht. Gleichartig dazu verbinden die unteren rechten RWDLs durch Leitung durch vorwärts vorgespannte Übertragungsgatter 102 der anderen Reserveverbindungen 92 mit den Datenwegen 86 für das Speicherachtel 80 Nr. 2. Auf diese Weise können SCSLs 52 in dem Speicherachtel 80 Nr. 4 defekte CSLs 52 in dem Speicherachtel 80 Nr. 1 und umgekehrt reparieren, da die Speicherachtel die gleichen RWDLs gemeinschaftlich verwenden. Außerdem können die SCSLs 52 in dem Speicherachtel 80 Nr. 2 defekte CSLs 52 in dem Speicherachtel Nr. 3 und umgekehrt reparieren.
Es sollte jedoch klar sein, dass die vorliegende Erfindung nicht auf DRAM-Arrays 70 in dem x32-Betriebsmodus begrenzt ist, sondern auch an DRAM-Arrays 70 in dem x16-, x8- oder x4-Betriebsmodus angelegt werden kann. Beispielsweise können sowohl in dem x16- als auch dem x8-Betriebsmodus defekte CSLs 52 in dem Speicherachtel 80 Nr. 1 repariert werden, unter Verwendung der SCSLs 52 des Speicherachtels 80 Nr. 3 und umgekehrt. Defekte CSLs 52 in dem Speicherachtel 80 Nr. 2 können unter Verwendung der SCSLs 52 des Speicherachtels 80 Nr. 4 und umgekehrt repariert werden. Defekte CSLs 52 in dem Speicherachtel 80 Nr. 5 können unter Verwendung der SCSLs 52 des Speicherachtels 80 Nr. 7 und umgekehrt repariert werden. Und defekte CSLs 52 in dem Speicherachtel 80 Nr. 6 können unter Verwendung der SCSLs 52 des Speicherachtels 80 Nr. 8 und umgekehrt repariert werden.
Außerdem sollte klar sein, dass das Multiplexsystem, das oben beschrieben ist, mit der Anzahl von RWDLs und der Anzahl von CSLs 52 wächst. Beispielsweise können integrierte DRAM-Schaltungen, die in x64-, x128- und höheren Betriebsmodi arbeiten, die oben beschriebenen normalen 90 und Reserve- 92 Verbindungen verwenden, um die Anzahl von SCSLs 52 zu erhöhen, die eine beschädigte CSL 52 ersetzen können, durch Ermöglichen eines Zugriffs auf die SCSLs 52 in anderen Speicherbereichen.

Claims

System multiplexierter Datenleitungen in einer integrierten DRAM-Schaltung, das folgende Merkmale umfasst: (a) eine Schaltschaltung (100, 102) mit einem ersten Schaltzustand und einem zweiten Schaltzustand; (b) einen ersten Datenweg, der einem ersten Speicherbereich der integrierten DRAM-Schaltung zugeordnet ist; (c) einen zweiten Datenweg, der einem zweiten Speicherbereich der integrierten DRAM-Schaltung zugeordnet ist; und (d) eine Mehrzahl von Lese-Schreib-Datenleitungen der integrierten DRAM-Schaltung, wobei der erste Datenweg in Kommunikation mit der Mehrzahl von Lese-Schreib-Datenleitungen ist, wenn die Schaltschaltung in dem ersten Schaltzustand ist, und wobei der zweite Datenweg in Kommunikation mit der Mehrzahl von Lese-Schreib-Datenleitungen ist, wenn die Schaltschaltung in dem zweiten Schaltzustand ist.
System gemäß Anspruch 1, bei dem die Schaltschaltung folgende Merkmale umfasst: (a1) eine erste Mehrzahl von Übertragungsgattern (100) zwischen dem ersten Datenweg und der Mehrzahl von Lese-Schreib-Datenleitungen, wobei die erste Mehrzahl von Übertragungsgattern in dem ersten Schaltzustand leitet und in dem zweiten Schaltzustand nicht leitet; und (a2) eine zweite Mehrzahl von Übertragungsgattern (102) zwischen dem zweiten Datenweg und der Mehr zahl von Lese-Schreib-Datenleitungen, wobei die zweite Mehrzahl von Übertragungsgattern in dem zweiten Schaltzustand leitet und in dem ersten Schaltzustand nicht leitet.
System gemäß Anspruch 2, bei dem die erste Mehrzahl von Übertragungsgattern (100) leitet und die zweite Mehrzahl von Übertragungsgattern (102) nicht leitet, ansprechend auf ein Freigabesignal (SE).
System gemäß Anspruch 3, bei dem die erste Mehrzahl von Übertragungsgattern (100) nicht leitet und die zweite Mehrzahl von Übertragungsgattern (102) leitet, ansprechend auf ein Inverses des Freigabesignals (SE).
System gemäß einem der Ansprüche 1 bis 4, bei dem (b) und (c) folgende Merkmale umfassen: (b1) eine erste Mehrzahl von Masterdatenleitungen (MDQL) für den ersten Speicherbereich der integrierten DRAM-Schaltung; und (b2) eine zweite Mehrzahl von Masterdatenleitungen (MDQB) für den zweiten Speicherbereich der integrierten DRAM-Schaltung.
System gemäß einem der Ansprüche 1 bis 5, das ferner folgendes Merkmal umfasst: (e) eine weitere Mehrzahl von Lese-Schreib-Datenleitungen der integrierten DRAM-Schaltung, wobei die weitere Mehrzahl von Lese-Schreib-Datenleitungen in Kommunikation mit dem zweiten Datenweg ist, wenn die Schaltschaltung in dem ersten Schaltzustand ist, und wobei die weitere Mehrzahl von Lese-Schreib-Datenleitungen in Kom munikation mit dem ersten Datenweg ist, wenn die Schaltschaltung in dem zweiten Schaltzustand ist.
System gemäß Anspruch 6, bei dem die Schaltschaltung ferner folgende Merkmale umfasst: (a3) eine dritte Mehrzahl von Übertragungsgattern zwischen dem zweiten Datenweg und der weiteren Mehrzahl von Lese-Schreib-Datenleitungen, wobei die dritte Mehrzahl von Übertragungsgattern in dem ersten Schaltzustand leitet und in dem zweiten Schaltzustand nicht leitet; und (a4) eine vierte Mehrzahl von Übertragungsgattern zwischen dem ersten Datenweg und der weiteren Mehrzahl von Lese-Schreib-Datenleitungen, wobei die vierte Mehrzahl von Übertragungsgattern in dem zweiten Schaltzustand leitet und in dem ersten Schaltzustand nicht leitet.