DE19740933A1 - Dynamischer Speicher mit zwei Betriebsarten - Google Patents

Description

Dynamische Speicher mit wahlfreiem Zugriff (DRAMs) sind übli­ cherweise blockweise organisiert. Dabei weist jeder Speicher­ block eine Anzahl von Speicherzellen auf, die über Wort- und Bitleitungen selektiert werden können. Bei der üblichen 1-Transistor-Speicherzelle ist ein Speicherkondensator über ei­ nen Auswahltransistor mit einer der Bitleitungen verbunden. Ein Steueranschluß des Auswahltransistors ist mit einer der Wortleitungen verbunden. Die Wort- und Bitleitungen sind ma­ trixförmig angeordnet. An ihren Kreuzungspunkten sind die Speicherzellen angeordnet. Jeder Speicherblock wird auf zwei gegenüberliegenden Seiten von Leseverstärkern (Sense Ampli­ fier) begrenzt. Je Speicherblock kann gleichzeitig höchstens eine Wortleitung selektiert werden, da ansonsten mehrere Speicherzellen gleichzeitig mit derselben Bitleitung verbun­ den werden.

Um fehlerbehaftete DRAMs zu reparieren, sind unterschiedliche Redundanzverfahren bekannt, bei denen Wortleitungen mit de­ fekten Speicherzellen durch redundante Wortleitungen mit in­ takten Speicherzellen ersetzt werden. Durch Durchführung ei­ ner entsprechenden Redundanzprogrammierung wird erreicht, daß bei Anliegen einer Wortadresse zur Adressierung der defekten Wortleitung anstelle dieser die redundante Wortleitung selek­ tiert wird und eine Selektion der defekten Wortleitung unter­ bunden wird. Die redundanten Wortleitungen sind parallel zu den normalen Wortleitungen ebenfalls in jedem Speicherblock angeordnet und mit redundanten Speicherzellen verbunden, die ebenfalls mit den Bitleitungen des Speicherblocks verbunden sind.

Man unterscheidet Intrablockredundanz und Interblockredun­ danz. Bei der Intrablockredundanz kann eine defekte Wortlei­ tung nur durch eine redundante Wortleitung desselben Spei­ cherblockes ersetzt werden. Bei der Interblockredundanz kann eine defekte Wortleitung auch durch eine redundante Wortlei­ tung eines anderen Speicherblockes ersetzt werden. Während bei der Intrablockredundanz durch das Ersetzen einer defekten Wortleitung eines Blockes durch eine redundante Wortleitung desselben Blockes gewährleistet ist, daß immer nur höchstens eine Wortleitung innerhalb eines Blockes aktiviert wird, könnte es bei der Interblockredundanz dazu kommen, daß außer einer intakten Wortleitung eines Blockes auch eine redundante Wortleitung desselben Blockes aktiviert wird, die eine defek­ te Wortleitung eines anderen Blockes zum gleichen Zeitpunkt ersetzt. Daher ist es notwendig, die Vorteile der Interblock­ redundanz - nämlich das Ersetzen von Wortleitungen durch red­ undante Wortleitungen aus anderen Blöcken - dadurch zu erkau­ fen, daß nicht je eine Wortleitung je Speicherblock (wie bei der Intrablockredundanz), sondern nur eine einzige Wortlei­ tung je Gruppe von Speicherblöcken, auf die die Interblock­ redundanz angewendet wird, zum selben Zeitpunkt aktiviert wird.

Dynamische Speicher haben die Eigenschaft, daß ihre Speicher­ zellen in gewissen zeitlichen Abständen aufgefrischt bzw. re­ freshed werden müssen, da die eingesetzten Speicherkondensa­ toren ihre Ladung durch Leckströme verlieren. Der Refresh muß für jede Speicherzelle regelmäßig durchgeführt werden. Da bei Speichern mit Interblockredundanz höchstens eine Wortleitung je Interblockgruppe aktiviert wird, gilt dies auch für den Refresh der Speicherzellen, so daß der Refresh relativ lange dauert.

In der DE-A1 42 41 327 ist ein dynamischer Speicher beschrie­ ben, der zu Blöcken zusammengefaßte Speicherzellen und Bit­ leitungen und Wortleitungen zum Selektieren der Speicherzel­ len aufweist, wobei die Blöcke zu einer Blockgruppe zusammen­ gefaßt sind.

Der Erfindung liegt die Aufgabe zugrunde, einen dynamischen Speicher mit verbesserten Eigenschaften anzugeben.

Diese Aufgabe wird mit einem dynamischen Speicher gemäß An­ spruch 1 gelöst. Weiterbildungen und Ausführungen der Erfin­ dung sind Gegenstand von abhängigen Ansprüchen.

Der erfindungsgemäße dynamische Speicher weist Speicherzellen auf, die zu Blöcken zusammengefaßt sind und über Bitleitungen und Wortleitungen selektiert werden. Die Blöcke sind zu we­ nigstens einer Blockgruppe zusammengefaßt. Der Speicher hat eine erste Betriebsart, in der je Blockgruppe nur eine der Wortleitungen gleichzeitig selektiert wird, und eine zweite Betriebsart, in der je Blockgruppe mehr als eine der Wortlei­ tungen gleichzeitig selektiert werden. In der zweiten Be­ triebsart kann daher in derselben Zeit vorteilhafterweise ei­ ne größere Anzahl von Wortleitungen selektiert werden, als in der ersten Betriebsart. In der zweiten Betriebsart kann bei­ spielsweise eine Wortleitung in jedem Block zum gleichen Zeitpunkt selektiert werden.

Die erste Betriebsart kann z. B. eine Normalbetriebsart des Speichers sein, in der der Inhalt von selektierten Speicher­ zellen aus dem Speicher ausgelesen bzw. neue Daten in selek­ tierte Speicherzellen eingeschrieben werden. Die zweite Be­ triebsart kann z. B. eine Refresh-Betriebsart sein, in der der Inhalt wenigstens eines Teiles der Speicherzellen aufge­ frischt wird. Ein Refresh der Speicherzellen wird dann vor­ teilhafterweise in kürzerer Zeit als in der ersten Betriebs­ art durchgeführt, da mehrere Wortleitungen je Blockgruppe gleichzeitig refreshed werden.

Eine Ausführungsform der Erfindung sieht vor, daß der dynami­ sche Speicher eine Interblockredundanz aufweist. Das heißt, daß wenigstens einer seiner Blöcke wenigstens eine redundante Wortleitung mit redundanten Speicherzellen aufweist, die nach Durchführung einer Redundanzprogrammierung zum wahlweisen Er­ setzen einer der Wortleitungen eines beliebigen der Blöcke derselben Blockgruppe dient. Ferner wird bei dieser Ausfüh­ rungsform in der zweiten Betriebsart eine bereits erfolgte Redundanzprogrammierung deaktiviert. In der zweiten Betriebs­ art wird also mit der Deaktivierungseinheit eine bereits er­ folgte Redundanzprogrammierung aufgehoben, so daß keine In­ terblockredundanz wirksam ist. Anschließend kann also gefahr­ los je Block eine Wortleitung aktiviert werden, da keine red­ undante Wortleitung aufgrund der Deaktivierung der Redundanz gleichzeitig aktiv werden kann.

Nach einer vorteilhaften Weiterbildung dieser Ausführungsform der Erfindung weist der Speicher eine Deaktivierungseinheit zur Deaktivierung einer bereits erfolgten Redundanzprogram­ mierung entsprechender Speicherelemente in der zweiten Be­ triebsart auf.

Um auch die redundanten Wortleitungen in der zweiten Be­ triebsart selektieren zu können, sieht eine Weiterbildung der Erfindung vor, daß den redundanten Wortleitungen vor der Durchführung einer Redundanzprogrammierung bereits präcodier­ te Adressen zugeordnet sind und daß in der zweiten Betriebs­ art (d. h. bei deaktivierter Redundanzprogrammierung) eine Adressierung der redundanten Wortleitungen über die präco­ dierten Adressen oder deren Komplemente erfolgt. Somit ist z. B. ein Refresh auch der redundanten Speicherzellen in der zweiten Betriebsart möglich, in der die Redundanzprogrammie­ rung deaktiviert ist.

Eine Weiterbildung der Erfindung sieht vor, daß der dynami­ sche Speicher eine Testbetriebsart für einen Dauertest der Speicherzellen hat (Burn-in-Test), während der der Speicher in die zweite Betriebsart versetzt wird. In der Testbetriebs­ art wird folglich eine größere Anzahl von Wortleitungen se­ lektiert als in der ersten Betriebsart, so daß vorteilhafter­ weise ein Test der Speicherzellen in relativ kurzer Zeit durchgeführt werden kann. Insbesondere wenn die zweite Be­ triebsart eine Refresh-Betriebsart ist, kann der Burn-in-Test in relativ kurzer Zeit durchgeführt werden, da beim Refresh keine Daten nach außerhalb des Speichers geliefert werden, sondern dieser immer innerhalb eines Speicherblocks durchge­ führt wird. Eine Dauerbelastung der Speicherzellen wird auf diese Weise auch ohne Auslesen von Daten aus dem Speicher er­ reicht.

Die Erfindung wird im folgenden anhand der Figuren näher er­ läutert, die Ausführungsbeispiele der Erfindung zeigen. Es zeigen:

Fig. 1 ein Ausführungsbeispiel des erfindungsge­ mäßen dynamischen Speichers,

Fig. 2a und 3 Ausführungsbeispiele von Details aus Fig. 1,

Fig. 2b Signalverläufe zum Gegenstand aus Fig. 2a.

Fig. 1 zeigt einen dynamischen Speicher mit Wortleitungen WL und Bitleitungen BL, die matrixförmig angeordnet sind und zu zwei Blöcken B zusammengefaßt sind. Die beiden Blöcke B bil­ den eine Blockgruppe BG (tatsächliche Speicher weisen selbst­ verständlich eine wesentlich größere Anzahl von Wortleitun­ gen, Bitleitungen, Blöcken und Blockgruppen auf). In den Kreuzungspunkten der Wortleitungen WL und der Bitleitungen BL sind jeweils (nicht dargestellte) Speicherzellen des dynami­ schen Speichers angeordnet, die je einen Speicherkondensator aufweisen, der über einen Auswahltransistor mit der jeweili­ gen Bitleitung BL verbunden ist, wobei das Gate des Transi­ stors mit der entsprechenden Wortleitung WL verbunden ist. Jedem der Blöcke B ist ein Wortleitungsdecoder WDEC zugeord­ net, über die in Abhängigkeit von Wortadressen WADR mit Adreßbits A0 bis A8 die Wortleitungen WL selektiert werden.

Der Speicher weist weiterhin Leseverstärker SA auf, die mit den Bitleitungen BL verbunden sind und auf beiden Seiten je­ des der Speicherblöcke B angeordnet sind. Die Architektur entspricht dem Folded Bitline-Konzept. Die Leseverstärker SA verstärken eine aus einer der Speicherzellen auf die betref­ fende Bitleitung BL gegebene Information und geben diese ggf. an externe Datenleitungen des Speichers weiter. Beim hier be­ handelten Ausführungsbeispiel interessiert jedoch nur der dargestellte Teil des Speichers, da hier im wesentlichen auf eine Refresh-Betriebsart des Speichers eingegangen wird. Ein Refresh, also ein Auffrischen der Speicherzelleninhalte er­ folgt, indem die aufzufrischende Speicherzelle über die ent­ sprechende Wortleitung WL selektiert wird, ihr Inhalt auf die entsprechende Bitleitung BL gegeben wird und dort vom Lese­ verstärker verstärkt wird, bevor der Auswahltransistor der Speicherzelle wieder sperrt, so daß die verstärkte Informati­ on wieder zurück in die Speicherzelle geschrieben wird. Der Leseverstärker SA ist dabei von den externen Datenleitungen getrennt, so daß kein Auslesen der Speicherzelleninhalte aus dem Speicher erfolgt.

Der Speicher in Fig. 1 weist weiterhin Redundanzdecoder RDEC auf, über die redundante Wortleitungen RWL in den Blöcken B adressiert werden. Auch den Redundanzdecodern RDEC werden die Wortadressen WADR zugeführt. Soll eine der Wortleitungen WL durch eine der redundanten Wortleitungen RWL ersetzt werden, werden Speicherelemente innerhalb der Redundanzdecoder RDEC so programmiert, daß bei Anliegen der Wortadresse WADR der zu ersetzenden Wortleitung WL statt dieser die redundante Wort­ leitung RWL über den Redundanzdecoder RDEC aktiviert wird und der Redundanzdecoder RDEC alle Wortleitungsdecoder WDEC der Blockgruppe BG deaktiviert (in Fig. 1 durch je einen Pfeil zwischen Redundanzdecoder RDEC und Wortleitungsdecoder WDEC angedeutet). Auf den Aufbau des Redundanzdecoders RDEC bzw. seiner Speicherelemente wird anhand der Fig. 2 und 3 wei­ ter unten noch eingegangen.

Beim dynamischen Speicher dieses Ausführungsbeispiels ist ei­ ne Interblockredundanz vorgesehen. Das bedeutet, daß jede der redundanten Wortleitungen RWL nicht nur eine Wortleitung WL des eigenen Blockes B, sondern auch eine Wortleitung WL eines anderen Blockes B derselben Blockgruppe BG ersetzen kann. Wie in der Beschreibungseinleitung geschildert, kann bei der In­ terblockredundanz zu jedem Zeitpunkt nur eine Wortleitung pro Blockgruppe aktiviert sein, da ansonsten die Gefahr besteht, daß eine der Wortleitungen WL und wenigstens eine der redun­ danten Wortleitungen RWL innerhalb desselben Blockes B zeit­ gleich aktiv werden, wodurch die auf dieselbe Bitleitung BL ausgelesene Information mehrere Speicherzellen unweigerlich unbrauchbar wird. Beim erfindungsgemäßen Speicher gilt daher die Einschränkung, daß in einer ersten Betriebsart des Spei­ chers (in der die Interblockredundanz wirksam ist) nur eine Wortleitung WL pro Blockgruppe BG zum selben Zeitpunkt akti­ viert werden darf. Die Wortleitungsdecoder WDEC sind so ge­ staltet, daß bei anliegender Wortadresse WADR in der ersten Betriebsart nur eine der Wortleitungen WL der Blockgruppe BG aktiviert wird.

Der Speicher hat außerdem eine zweite Betriebsart, bei der der Redundanzteil des Speichers komplett deaktiviert wird, so daß nun gefahrlos je eine Wortleitung WL pro Block B zum gleichen Zeitpunkt aktiviert werden kann. Die zweite Be­ triebsart ist eine Refresh-Betriebsart, bei der - wie bereits erwähnt - ausgelesene Daten lediglich vom entsprechenden Le­ severstärker SA verstärkt und wieder in die selektierte Spei­ cherzelle hineingeschrieben werden. Um während der zweiten Betriebsart des Speichers über die Wortadressen WADR nur die Wortleitungen WL und keine der redundanten Wortleitungen RWL zu adressieren, wird den Redundanzdecodern RDEC in Fig. 1 ein Aktivierungssignal EN zugeführt, das die Redundanzdecoder RDEC in der ersten Betriebsart aktiviert und in der zweiten Betriebsart (zumindest zeitweise) deaktiviert. Bei deakti­ vierten Redundanzdecodern RDEC erfolgt durch diese keine Adressierung der Wortleitungen WL.

In Fig. 1 werden sieben Adreßbits A0 bis A7 der Wortadresse WADR beiden Wortdecodern WDEC zugeführt, während ein achtes Adreßbit A8 dem linken Wortdecoder WDEC direkt und dem rech­ ten Wortdecoder WDEC über ein exclusives ODER-Gatter XOR zu­ geführt wird. Das XOR-Gatter hat einen weiteren Eingang, dem ein Betriebsartsignal MODE zugeführt wird. Das Betriebsartsi­ gnal MODE bestimmt, ob der Speicher sich in der ersten oder zweiten Betriebsart befindet. In der ersten Betriebsart hat das Betriebsartsignal MODE einen hohen Pegel, in der zweiten einen niedrigen Pegel. In Abhängigkeit vom Betriebsartsignal MODE wird dem rechten Wortdecoder WDEC das achte Adreßbit A8 invertiert oder nicht invertiert zugeführt. Bei entsprechen­ dem Aufbau der beiden Wortleitungsdecoder WDEC wird somit er­ reicht, daß in der zweiten Betriebsart in beiden Blöcken B je eine der Wortleitungen WL gleichzeitig selektiert wird.

Hinsichtlich der in Fig. 1 nicht dargestellten Komponenten, die sich an die Leseverstärker SA anschließen, wie beispiels­ weise externe Datenleitungen zum Auslesen von Daten nach au­ ßerhalb des Speichers, ist der erfindungsgemäße Speicher ebenso gestaltet wie ein herkömmlicher dynamischer Speicher.

Fig. 2a zeigt ein erstes Ausführungsbeispiel eines Details eines der Redundanzdecoder RDEC aus Fig. 1 (der andere Red­ undanzdecoder RDEC ist entsprechend gestaltet). Für jedes Adreßbit A0 bis A8 der Wortadresse WADR weist der Redundanz­ decoder RDEC ein programmierbares Speicherelement auf, wie es in Fig. 2a gezeigt ist. Es handelt sich dabei um eine (z. B. durch Laserschneiden) auftrennbare elektrische Verbindung F, eine sogenannte Fuse. Bei anderen Ausführungsbeispielen kön­ nen äquivalente Schaltungen auch mit anderen Speicherelemen­ ten realisiert sein, z. B. mit Antifuses. Zwischen einem Ver­ sorgungspotential VDD und einem Bezugspotential Masse des Speichers ist eine Reihenschaltung aus einem ersten Transi­ stor T1, einem zweiten Transistor T2 und der Fuse F angeord­ net. Ein Schaltungsknoten K zwischen dem ersten Transistor T1 und dem zweiten Transistor T2 ist über eine Halteschaltung H mit einem ersten Eingang eines Komparators COMP verbunden. Einem zweiten Eingang des Komparators COMP wird eines der Adreßbits A0 der Wortadresse WADR zugeführt. Ein Ausgangs­ signal RA0 des Komparators K dient als ein Bit einer Adresse zur Adressierung des entsprechenden redundanten Wortleitung RWL, sofern die mit den Fuses F programmierte Adresse mit der Wortadresse WADR übereinstimmt. Für die übrigen Bits A0 bis A7 der Wortadresse WADR gibt es auch jeweils ein entsprechen­ des Speicherelement mit Komparator.

Bei leitendem zweiten Transistor T2 ist der Zustand der Fuse F (intakt oder zerstört) ausschlaggebend dafür, welches Po­ tential sich am Eingang der Halteschaltung H bzw. am ersten Eingang des Komparators K einstellt. Ob der zweite Transistor T2 leitet oder sperrt, ist in der ersten Betriebsart abhängig von einem Setzsignal SET an seinem Gate. Bei Inbetriebnahme des Speichers ist der zweite Transistor T2 zunächst gesperrt, so daß das Potential am Knoten K unabhängig vom Zustand der Fuse F ist. Nachdem das Versorgungspotential VDD eingeschwun­ gen ist, erfolgt eine Vorladung des Knotens K durch einen po­ sitiven Setzimpuls eines Vorladesignals PRE am Gate des er­ sten Transistors T1. In der ersten Betriebsart wird über ein Vorsignal SET' das Setzsignal SET auf den Pegel des Versor­ gungspotentials VDD gebracht, so daß der Transistor T1 lei­ tet. Somit wird die Redundanzprogrammierung aktiv und der Zu­ stand der Fuse F bestimmt das Potential am ersten Eingang des Komparators COMP.

Zum Versetzen des Speichers von der ersten in die zweite Be­ triebsart weist der Speicher eine Deaktivierungseinheit G in Form eines UND-Gatters auf, dem außer dem Vorsignal SET' das Betriebsartsignal MODE zugeführt wird. In der ersten Be­ triebsart weist das Betriebsartsignal MODE - wie bezüglich der Fig. 1 bereits erwähnt - einen hohen Pegel auf. In der zweiten Betriebsart weist es dagegen einen niedrigen Pegel auf, so daß am Ausgang des UND-Gatters G das Setzsignal SET unabhängig vom Zustand des Vorsignals SET einen niedrigen Pegel hat und der Transistor T1 sperrt. Damit ist die Redun­ danzprogrammierung der Fuse F in der zweiten Betriebsart de­ aktiviert, das heißt der Zustand der Fuse F ist für den Pegel am ersten Eingang des Komparators COMP irrelevant.

Fig. 2a ist auch zu entnehmen, auf welche Weise mittels des Aktivierungssignals EN eine Deaktivierung der Redundanzde­ coder RDEC erfolgt. Der Zustand eines Schaltelement S, bei­ spielsweise eines Transistors, ist abhängig vom Pegel des Ak­ tivierungssignals EN. Ist das Schaltelement S geschlossen, ist der Redundanzdecoder RDEC aktiviert, ansonsten deakti­ viert.

Fig. 2b zeigt für die Schaltung in Fig. 2a zugehörige Si­ gnalverläufe. Im linken Teil der Fig. 2b sind diese für die erste Betriebsart (Betriebsartsignal MODE hat einen hohen Pe­ gel) und im rechten Teil für die zweite Betriebsart (Betriebsartsignal MODE hat einen niedrigen Pegel) darge­ stellt.

Fig. 3 zeigt ein zu Fig. 2a alternatives Ausführungsbei­ spiel eines Details der Redundanzdecoder RDEC. Zwischen dem Versorgungspotential VDD und dem Bezugspotential Masse ist eine Reihenschaltung aus einem Widerstandselement R und einer Fuse F angeordnet. Fig. 3 zeigt außerdem einen Transistor T3, der der Fuse F parallel geschaltet ist. Das Betriebsart­ signal MODE ist über einen Inverter I mit dem Gate des Tran­ sistors T3 verbunden. In der zweiten Betriebsart, bei der das Betriebsartsignal MODE einen niedrigen Pegel aufweist, ist die Fuse F über den Transistor T3 kurzgeschlossen, so daß das Potential an einem Schaltungsknoten K zwischen dem Wider­ standselement R und der Fuse F, unabhängig vom Zustand der Fuse F, einen niedrigen Pegel aufweist. Somit ist die Redun­ danzprogrammierung in der zweiten Betriebsart deaktiviert.

Selbstverständlich kann auch beim in Fig. 2a gezeigten Ge­ genstand eine Deaktivierung der Redundanzprogrammierung auf die in Fig. 3 gezeigte Weise mittels eines der Fuse F paral­ lel geschalteten Transistors anstelle des UND-Gatters G er­ folgen und umgekehrt. Auch die Schaltung in Fig. 3 kann eine Halteschaltung wie diejenige in Fig. 2a enthalten.

Eine Deaktivierung der Redundanzprogrammierung gemäß Fig. 2a oder 3 hat zur Folge, daß die redundanten Wortleitungen RWL über eine präcodierte Adresse (nämlich diejenige der unpro­ grammierten bzw. deaktivierten Fuses F) adressiert werden können. Über diese präcodierten Adressen werden die redundan­ ten Wortleitungen RWL im Falle der Fig. 3 sowohl vor der Durchführung einer Programmierung der Fuses F als auch bei Deaktivierung der Programmierung mittels des Betriebsartsi­ gnals MODE adressiert. Im Falle der Fig. 2a werden die red­ undanten Wortleitungen RWL während der Deaktivierung der Red­ undanzprogrammierung über Adressen adressiert, die invers (komplementär) zu den präcodierten Adressen sind, die ihnen vor Durchführung der Redundanzprogrammierung zugeordnet wa­ ren.

Ein Refresh der Speicherzellen erfolgt nun auf folgende Wei­ se: Der Speicher wird über das Betriebsartsignal MODE von der ersten in die zweite Betriebsart versetzt. Gleichzeitig wer­ den die Redundanzdecoder RDEC über das Aktivierungssignal EN deaktiviert. Nun findet bei Anlegen der Wortadressen WADR ei­ ne Selektion je einer der Wortleitungen WL in jedem Block B statt. Nachdem alle Wortleitung WL refreshed wurden (wobei auch defekte Wortleitungen selektiert worden sein können, da die Redundanzprogrammierung in der zweiten Betriebsart aufge­ hoben ist), erfolgt ein Refresh der redundanten Wortleitungen RWL. Hierzu werden die Redundanzdecoder RDEC über das Akti­ vierungssignal EN wieder aktiviert, während die Programmie­ rung der Fuses F durch das Betriebsartsignal MODE noch aufge­ hoben bleibt (Fig. 2a bzw. 3). Anschließend erfolgt während des Refreshs eine Adressierung der redundanten Wortleitungen RWL über ihre präcodierten Adressen.

Beim geschilderten Ausführungsbeispiel erfolgt nicht nur ein "normaler" Refresh während eines Normalbetriebs des Speichers in der geschilderten Weise. Vorteilhafterweise wird der Re­ fresh in der zweiten Betriebsart auch durchgeführt, während der Speicher einem Dauertest, einem sogenannten Burn In-Test, ausgesetzt wird. Durch über einen relativ langen Zeitraum (z. B. mehrere Stunden) sich wiederholendes Refreshen der Speicherzellen in sehr kurzen zeitlichen Abständen wird die Belastbarkeit des Speichers geprüft. Durch die erfindungsge­ mäße Selektion mehrerer der Wortleitungen WL bzw. der redun­ danten Wortleitungen RWL je Blockgruppe BG in der zweiten Be­ triebsart, in der der Test durchgeführt wird, benötigt der Test weniger Zeit als bei herkömmlichen Speichern mit Inter­ blockredundanz.

Claims (8)

1. Dynamischer Speicher

• - mit zu Blöcken (B) zusammengefaßten Speicherzellen und mit Bitleitungen (BL) und Wortleitungen (WL) zum Selektieren der Speicherzellen,
• - mit wenigstens einer Blockgruppe (BG), zu der die Blöcke (B) zusammengefaßt sind,
• - und mit einer Decodereinheit (WDEC, XOR),
  • - die in einer ersten Betriebsart je Blockgruppe (BG) nur eine der Wortleitungen (WL) eines ihrer Blöcke (B) gleichzeitig selektiert,
  • - und die in einer zweiten Betriebsart je Blockgruppe (BG) in mehr als einem ihrer Blöcke (B) je eine der Wortlei­ tungen (WL) gleichzeitig selektiert.

2. Dynamischer Speicher nach Anspruch 1,

• - der in wenigstens einem der Blöcke (B) wenigstens eine re­ dundante Wortleitung (RWL) zur Selektion redundanter Spei­ cherzellen aufweist, die nach Durchführung einer Redundanz­ programmierung zum wahlweisen Ersetzen einer der Wortleitun­ gen (WL) eines beliebigen der Blöcke (B) derselben Blockgrup­ pe (BG) dient,
• - und bei dem in der zweiten Betriebsart eine bereits erfolg­ te Redundanzprogrammierung deaktiviert wird.

3. Dynamischer Speicher nach Anspruch 2, mit einer Deaktivierungseinheit (G; T3) zur Deaktivierung ei­ ner bereits erfolgten Redundanzprogrammierung entsprechender Speicherelemente in der zweiten Betriebsart.

4. Dynamischer Speicher nach Anspruch 3,

• - bei dem die Speicherelemente auftrennbare Verbindungen (F) enthalten zum Speichern von Adressen einer durch die redun­ dante Wortleitung (RWL) zu ersetzenden der Wortleitungen (WL), wobei während der Redundanzprogrammierung ein entspre­ chendes Auftrennen der Verbindungen (F) erfolgt,
• - und der Überbrückungselemente (T3) aufweist zum Überbrücken der Verbindungen (F) zum Zweck der Deaktivierung der Redun­ danzprogrammierung in der zweiten Betriebsart.

5. Dynamischer Speicher nach Anspruch 3, dessen Speicherelemente Halteschaltungen (H) aufweisen, die bei Aktivierung eines Setzsignals (SET) eine in den Speicher­ elementen gespeicherte Information übernehmen, und dessen Deaktivierungseinheit (G) während der zweiten Be­ triebsart die Aktivierung des Setzsignals (SET) unterdrückt.

6. Dynamischer Speicher nach einem der Ansprüche 2 bis 5,

• - bei dem den redundanten Wortleitungen (RWL) vor Durchfüh­ rung einer Redundanzprogrammierung präcodierte Adressen zuge­ ordnet sind
• - und bei dem in der zweiten Betriebsart eine Adressierung der redundanten Wortleitungen (RWL) über die präcodierten Adressen oder deren Komplemente erfolgt.

7. Dynamischer Speicher nach einem der vorstehenden Ansprü­ che, mit einer Testbetriebsart für einen Dauertest der Speicher­ zellen, während der der Speicher in die zweite Betriebsart versetzt wird.

8. Dynamischer Speicher nach einem der vorstehenden Ansprü­ che, bei dem die zweite Betriebsart eine Refreshbetriebsart ist, in der der Inhalt wenigstens eines Teiles der Speicherzellen aufgefrischt wird.