JPH03147020A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプログラム制御方式のプロセッサに
おける、条件分岐による次アドレス生成装置に関する。

［従来の技術〕 マイクロプログラム制御方式のプロセッサにおいて、あ
る条件の成立、不成立で次に実行するプログラムを変更
させたい場合、次に読みだすべきマイクロプログラムへ
のアドレスを変更することにより実現する。

この分岐条件の成立、不成立で次アドレスを生成する装
置に関する第１の従来例としては、「溝ロ哲也二マイク
ロプログラムコントロール方式とその設計、情報処理、
ｖｏＱ、１４．Ｎα６＋ＰＰ−３７９−３８７Ｊに論じ
られている装置が挙げられる。すなわち、第４図に示す
ように、制御記憶装置ｌには、分岐条件選択指定部１１
と次アドレス１７を格納する。そして１分岐条件選択指
定１１に従い、分岐判定回路３が、演算回路２により生
成される状態変数２１を選択する。次に、この状態変数
２１を前記次アドレス１７に付加しＮＡＲ（ネクスト　
アドレス　レジスタ：　ＮｅｘｔＡｄｄｒｅｓｓ　Ｒｅ
ｇｉｓｔｅｒ）　５に出力する。

第２の従来例としては、エム　モリス　マノ：コンピュ
ータ　システム　アーキテクチャ、セカンド　エデイジ
ョン：プレンティスホール社用。

セクション８−２「条件分岐Ｊ　（Ｍ、ＭＯＲＲＩＳ　
ＭＡＮＯ：ＣＯＭＰＵＴＥＲＳＹＳＴＥＭ　ＡＲＣＨＩ
ＴＥＣＴＵＲＥ　：　２ｎｄ　ｅｄ　ＰＲＥＮＴＩＣＥ
ｔｌＡＬＬ、Ｉｎｃ、のＳｅｅ、　８−２“Ｃｏｎｄｉ
ｔｉｏｎａｌ　Ｂｒａｎｃｈ”　）の中で論じられてい
る。すなわち、分岐条件が成立したときは、制御記憶装
置内に指定したアドレスに分岐し１条件が不成立の場合
は、指定したアドレスをインクリメント（すなわち、＋
１）して次アドレスとするものである。

〔発明が解決しようとする訓題〕

条件分岐方式では、状態変数が１例えばＯなら条件成立
、１なら不成立と判断しそのときの分岐先アドレスにと
ぶ。しかし上記第１の従来例では、演算回路からの状態
変数をそのまま分岐先アドレスの最下位ビットとしてい
る。従って、始めに状態変数が０のときを条件成立とす
るが、１のときを条件成立とするかにより、命令によら
ず条件成立時のアドレスの奇数、偶数が決まってしまう
。

このため、アセンブル後のプログラムステップ数が長く
なるという問題点が有った。

また、上記第２の従来例では、アドレスをインクリメン
トするための余分なハードウェアが必要であった。

そこで本発明の目的は、余分なハードウェアの追加を極
力抑えた上で、制御記憶装置内のアドレス指定領域を増
加することなく、プログラムステップ数を節約する次ア
ドレス生成装置を提供することにある。

〔課題を解決するための手段〕

本発明は上記目的を達成するために、制御記憶装置内に
は分岐条件成立時の次アドレスのみ全ビット指定する。

従って、命令ごとに条件成立時の次アドレスの奇数、偶
数を選択できる。さらに、演算回路の分岐条件発生手段
からの信号と制御記憶装置内の分岐条件選択情報から条
件の成否を判定し、条件不成立時には指定したアドレス
の特定のビットを１例えばＦＯＲ回路により、反転する
ものである。

〔作用〕

今、条件の成立、不成立で分岐先が全く正反対となる場
合について、第１の従来例と本発明の方式の比較を第５
図に示す、第５図では、状態変数の値が０のときを条件
成立と仮定している。まず、従来方式では状態変数の値
をそのまま次アドレスの最下位ビットとしているため、
条件成立時は偶数アドレス、不成立時は奇数アドレスに
限定される。従って、第５図においてＡから分岐するＣ
は偶数アドレス、Ｂから分岐するＣは奇数アドレスを割
り当てる必要が有り、同じＣであっても異なるアドレス
を割り当てる必要が有る。Ｄについても同様であり、結
果として、ＣとＤで４アドレス必要となる。

一方、本発明の方式では、制御記憶装置内に条件分岐成
立時の次アドレスを全ビット指定する。

従って、命令ごとに条件成立時のアドレスの奇数。

偶数を自由に設定することが可能であり、Ａから分岐す
るＣとＢから分岐するＣに同一アドレスを割り当てるこ
とが可能である。Ｄについても同様であり、結果として
ＣとＤで２アドレスで済む９従って、本発明の方式によ
れば、第１の従来例と比較して、アセンブル後のプログ
ラムステップ数を節約することができる。

次に、第２の従来例と本発明の方式の比較をする。第２
の従来例では、アドレスをイクリメントするための余分
なハードウェア（例えばカンタ回路）が必要である。こ
れに対し本発明の方式では、２人力ＦＯＲ（またはＥＮ
ＯＲ）セル１個の追加により条件不成立時のアドレスを
求めることができる。

従って、本発明の方式によれば、第２の従来例と比較し
て１条件不成立時のアドレスを求めるための余分なハー
ドウェアの追加を節約することができる。

〔実施例〕

以下、本発明の実施例について図面を用いて説明する。

第１図は本発明の一実施例を示すブロック図である。第
１図においてデータ処理装置９は、制御記憶装置１．演
算回路２９分岐判定回路３．ＥＯＲ回路４１９次アドレ
スレジスタ群５．アドレスデコーダ６およびポート７が
ら構成されている。制御記憶装置１は、不揮発性半導体
メモリにより実現され、構成要素として演算回路制御指
定部１８゜入出力回路制御指定部１９．順序制御指定部
１１゜１２．１３を含む。順序制御指定部中、１１は分
岐条件選択指定部であり、１２，１．３は次アドレス指
定部である。演算回路２は、上記演算回路制御指定部１
８から読みだされたデータで制御され。

演算結果として生じたキャリーフラグやゼロフラグなど
の状態信号２１を分岐判定回路３に転送する。

ボート７は、上記入出力回路制御指定部１９から読みだ
されたデータで入力条件および入力ポート番号が制御さ
れる。また、ポート７は外部からの入力データ２１を分
岐判定回路３に転送する。

分岐判定回路３は、上記状態信号２１と入力データ７１
および上記分岐条件選択指定部１１から読みだされたデ
ータにより分岐判定を行なう。

ここで、上記分岐条件選択指定部１１から読みだされた
データは、無条件分岐か条件分岐か、また１条件分岐の
場合それは状態信号２１によるものか、あるいは入力デ
ータ７１によるものかを示す。また、分岐判定回路３は
条件の成否により信号値Ｏまたは１を回路４１に転送す
る。

回路４１は分岐判定回路３から転送される信号値と上記
順序制御指定部内のアドレス指定１２゜１３のうちの特
定の１ビット１２とのＥＯＲをとる１ビット反転手段で
ある。また、回路４１の出力は、次アドレスの最下位ビ
ットとして、複数のアドレスレジスタにより構成される
次アドレスレジスタ群５の中の、アドレスレジスタ選択
信号５１により規定されるアドレスレジスタに格納され
る。アドレス指定１３は次アドレスの最下位具ガのビッ
ト情報として、回路４１の出方と同一のアドレスレジス
タに格納される。アドレスデコーダ６は、アト麗ス選択
信号５２により規定されるアドレスレジスタ内に格納さ
れているアドレスを解読し１次に読みだすべき制御記憶
装置内のデータを選択する。

次に、次アドレス生成手段について第２図に示すフロー
チャートを用いて説明する。

まず、制御記憶装置１の中から演算回路制御指定部１８
および入出力回路制御指定部１９で指定されたデータが
読みだされる。次に演算回路２では、１８から読みださ
れたデータに制御されて演算命令が実行され、結果とし
てキャリーフラグやゼロフラグなどの状態変数が生成さ
れる。一方、ボート７では、１９がら読みだされたデー
タに制御されて入力ポート番号が選択され、外部からの
データを入力する。これら演算回路からの状態変数やポ
ートからの入力データは、いずれも分岐判定回路３に転
送される。分岐判定回路３では、分岐条件選択指定部１
１から読みだされたデータをもとに分岐条件の成否を判
定し、判定結果に依存してＯまたは１の信号値を回路４
１に転送する。

次に１回路４１に転送されたＯまたは１の信号値は１次
アドレス指定中の特定の１ビット１２とＦＯＲ接続され
る。また、ＦＯＲ接続の結果は。

次アドレスの最下位ビットとなり、次アドレス指定１３
とともに次アドレスを構成する。従って、回路４１に転
送される分岐判定結果信号値がＯの場合は、次アドレス
指定１２．１３がそのままＭＡＲ５に出力され、信号値
が１の場合は、次アドレス指定１２．１３のうち、１２
を反転したアドレスがＭＡＲ５に出力される。

例えば、次アドレス指定１２．１３の最下位ビットを分
岐判定結果信号とＦＯＲ接続した場合を第３図に示す、
指定したアドレスを仮にＡｆｌ・・・Ａ２Ａ１とすると
１条件成立時にはＡ。・・・Ａ　２　Ａ　ｔに分岐し、
不成立時にはＡ。・・・Ａ　２　Ａ　１に分岐するとい
うように、条件の成立、不成立で隣接アドレスが割り当
てられる。

尚、上記実施例では、条件が不成立時、指定したアドレ
スの特定のビット位置の情報を反転する場合について示
したが、条件不成立時のアドレスを指定しておき、条件
成立時に反転するとしても同じである。

〔発明の効果〕

以上説明したように、本発明の方式では、制御記憶装置
内で指定したアドレスがそのま条件成立時の次アドレス
となるために、次アドレスの奇数。

偶数を自由に選択できる。従って、条件成立時のアドレ
スの奇数、偶数が限定される第１の従来例と比較し、ア
センブル後のプログラムステップ数を節約することがで
きる。

また、本発明の方式では、ＥＯＲセル１個のみの追加に
より条件不成立時のアドレスを求めることができる。従
って、カウンタ回路などのハードウェアを必要とする第
２の従来例と比較し、ハードウェア量を節約することが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例のデータ処理装置を示すブロ
ック図、第２図は第１図における分岐先アドレス発生の
フローチャート、第３図は本発明の分岐方式を示す説明
図、第４図は従来の分岐先アドレス発生装置の一例を示
すブロック図、第５図は従来方式と本発明の方式とのア
センブル後のステップ数の差を示す説明図である。 １・・・制御記憶装置、２・・・演算回路、３・・・分
岐判定回路、５・・・次アドレスレジスタ（ＭＡＲ）、
６・・・アドレスデコーダ、７・・・ポート、１１・・
・分岐条件、１２．１３・・・次アドレス、２１・・・
状態入力変数、■　３　図 （ａン （ｂ） □、に井Ａｉ時 一−−−−：に＋＋不八立椅 にヶ′ カ え とｒ カ ≠ 防

Claims (1)

1. 【特許請求の範囲】 １、アドレス入力手段に結合された記憶手段を有するデ
   ータ処理装置において、上記記憶手段および分岐条件生
   成手段に接続された分岐制御手段を有し、上記分岐制御
   手段は、上記記憶手段から読みだされた分岐条件選択信
   号により選ばれた上記分岐条件生成手段からの信号値に
   より、上記記憶手段から読みだされた２進複数ビットデ
   ータ内の１ビットを反転する手段を有し、アドレス入力
   手段に転送するアドレス情報を生成する機能を有するこ
   とを特徴とするデータ処理装置。 ２、分岐条件発生手段は、記憶手段から読みだされたデ
   ータで制御される演算回路を有し、更に、分岐条件発生
   手段から分岐制御手段内の１ビット反転手段への信号は
   、上記演算回路で生成する状態信号を含むことを特徴と
   する請求項１記載のデータ処理装置。 ３、分岐条件発生手段は、記憶手段から読みだされたデ
   ータで制御される入力回路を有し、上記入力回路はデー
   タ処理装置外部からのデータを入力し、分岐制御手段内
   の１ビット反転手段への信号を生成する機能を有するこ
   とを特徴とする請求項１記載のデータ処理装置。 ４、分岐条件発生手段は、記憶手段から読みだされたデ
   ータで制御される、演算回路およびデータ処理装置外部
   からのデータを入力する入力回路を有し、更に分岐条件
   発生手段から分岐制御手段内の１ビット反転手段への信
   号は、上記演算回路で生成する状態信号および上記入力
   回路で生成する入力データを含むことを特徴とする請求
   項１記載のデータ処理装置。 ５、アドレス入力手段は、分岐制御手段からのアドレス
   情報を記憶する手段および解読する手段を有することを
   特徴とする請求項１から４記載のデータ処理装置。 ６、記憶手段は、不揮発生半導体メモリにより実現する
   ことを特徴とする請求項１から５記載のデータ処理装置
   。 ７、前記２進複数ビットデータ内の１ビットを反転する
   手段は、ＥＯＲまたはＥＮＯＲ回路により実現すること
   を特徴とする請求項１から６記載のデータ処理装置。