JPS6329839A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置さらにはそれにおけるビット処
理演算技術に係り、例えばビット処理演算機能を有する
マイクロコンピュータに利用して有効な技術に関するも
のである。

〔従来技術〕

マイクロコンピュータは、プログラムを構成する一連の
命令を所定の順序で実行することによっであるまとまっ
た仕事を完成することになる。夫々の命令は、マイクロ
コンピュータによって必ずしも同一ではないが、基本的
には論理演算グループやブランチグループなどが含まれ
る。ここで、ブランチグループの命令は、例えば昭和６
０年１２月２５日オーム社発行の「マイクロコンピュー
タハンドブックＪ　Ｐ１６８及びＰ２Ｏ３に記載される
ように、順次実行されるプログラム内の命令のシーケン
スを途中で変更するものである。例えば、条件付きジャ
ンプにおいては、フラグビットが設定条件となって、そ
の内容が例えば「１」であればジャンプさせ、そうでな
ければプログラム内の次の命令を続けて実行させること
ができる。

上述のようなジャンプ命令の実行において、条件一致を
判別するための処理として、そのプログラムの簡素化並
びに処理ステップ数の低減を企図するビット処理演算を
行うことができる。斯るビット処理演算とは、例えば、
メモリやレジスタなどに格納されている複数ビットから
成る単位データの内の所定の１ビットに着目し、その１
ビットとフラグビットとの論理積のような演算結果が１
であるか否かによって条件一致を判別する。

〔発明が解決しようしする問題点〕

ところで、上記したビット処理演算が、複数の単位デー
タにおける夫々の所定の１ビットに対して複合的に行わ
れる場合、そのための処理ステップ数が著しく増大する
ことが本発明者らによって明らかにされた。例えば、複
数ピッ１−から成る４つの単位データにおける夫々の所
定の１ビットがｒｌＪ　、ｒｏｂ’、ｒｌＪ　、ｒＯＪ
　となったときにジャンプさせるような条件を設定した
場合、夫々の所定アドレスにおける１ビット（サンプリ
ングビット）とフラグビット「１」との論理積に′よっ
て条件一致を判別するなら、所定のサンプリングビット
ｒＯＪとフラグビット「１」との論理積を採ってその結
果を「１」とするためには、サンプリングビット「０」
を反転させてそれを当該サンプリングピントの格納エリ
アに置き換えるステップ、反転されたサンプリングビッ
トとフラグビット「】、」との論理積を採ってその結果
を判別するステップ、及び反転されたサンプリングビッ
トを更に反転させて元に戻すステップが必要とされる。

このように、複合的にビット処理演算が必要とされる場
合には、サンプリングビットに対する設定条件のｒｌＪ
、ｒ○」及びフラグビットの設定条件であるｒｌＪ、ｒ
ＯＪに応じて、判別すべきサンプリングビットをレベル
反転する２つのステップが必要とされることがあり、そ
れによって、ビット処理演算効率が低下してしまう。

本発明の目的はビット処理演算効率を向上させることが
できるデータ処理装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は本明
細書の記述及び添付図面から明らかになるであろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、条件一致判別のためにサンプリングされるサ
ンプリングビットに対する条件設定に応じて斯るサンプ
リングビットを反転させる内容を含む１つの演算命令に
よって、条件一致を判別するために設定されるフラグビ
ットと上記サンプリングビットとのビット処理演算を可
能にしたものである。

〔作　用〕

上記した手段によれば、ビット処理演算が複合的であろ
うと、またサンプリングビットに対する条件設定がどの
ような内容であろうと、それらに応じて必要とされるサ
ンプリングビットの反転処理は当該１つのサンプリング
ピントに対するビット処理演算のための１演算命令に含
まれることにより、ビット処理演算効率の向上を達成す
るものである。

〔実　施　例〕

第１図は本発明の１実施例であるビット処理演算機能付
きマイクロコンピュータの一部を示すブロック図である
。

同図においてＰＣは実行すべき命令のアドレスを順次示
すためのプログラムカウンタである。プログラムカウン
タＰＣの出力は、実行すべき命令が格納されているＲＯ
Ｍ（リード・オンリ・メモリ）のようなプログラムメモ
リＰＭに供給される。

プログラムメモリＰＭから出力される実行すべき命令は
デコーダ回路ＤＥＣに供給され、供給された命令はそれ
によって解読されてコントローラＣ○ＮＴに供給される
。コントローラＣ０ＮＴは、マイクロコンピュータ全体
を制御するための各種制御信号を形成する。

第１図に示されるマイクロコンピュータにおいて、命令
の実行は、上記コントローラＣＯＮ　Ｔから出力される
各種制御信号などに基づき、実行部ＥＸＥＣによって行
われる。実行部ＥＸＥＣには命令の実行に必要な各種演
算回路やレジスタなどが含まれるが、第１図の実行部Ｅ
ＸＥＣには、ビット処理演算のための構成が代表的に示
される。

以下ビット処理演算のための構成を詳細に説明する。

特に制限されないが、本実施例のマイクロコンピュータ
はｎビットマイクロコンピュータであり。

ｎ本の信号線ＤＬよ乃至ＤＬｎから成るデータバスＤＢ
を有する。斯るデータバスＤＢは、図示しない内部デー
タレジスタや内部データメモリなどのデータ入出力端子
に結合され、更に、所定のシステムに適用されるときは
、図示しない■／○バッファ回路を介して図示しない外
部メモリやその他周辺装置に結合される。

マイクロコンピュータの内部において、夫々の信号線Ｄ
Ｌ□乃至ＤＬｎはクロックドインバータ回路ＣＩ　Ｖ１
□乃至ＣＩＶｉｎの入力端子に結合されると共に、イン
バータ回路ＩＶ、□乃至Ｉ　Ｖ２ｎの入力端子に結合さ
れ、それらインバータ回路工ｖ２１乃至■■２ｎの出力
端子は、クロックドインバータ回路（じ１１１乃至ＣＬ
　Ｖ、ｎの入力端ｒ−に結合される。上記夫々のクロッ
クドインバータ回路ＣＩＶ１□乃至ＣＩＶｉｎは、コン
トローラＣ０ＮＴがら出力されるビット選択信号φｂ□
乃至φｂｎによって選択的に出力動作制御され、そのハ
イレベルによって出力動作が選択される。クロックドイ
ンバータ回路ＣＩ　Ｖ、１乃至ＣＩＶ、ｎは、コントロ
ーラＣ○ＮＴから出力される非反転制御信号φｉｖ及び
上記ビット選択信号φｂ工、・・・、φｉｖ及びφｂｎ
が供給される２人力型アンドゲート回路ＡＮＤ□乃至Ａ
ＮＤｎの出力信号によって選択的に出力動作制御され、
そのハイレベルによって出力動作が選択される。尚、上
記非反転制御信号φｉｖは、サンプリングビットに対す
る非反転動作をそのハイレベルによって指示する。ここ
で、ビット選択信号φｂ１乃至φｂｎによって選択的に
出力動作制御されるクロックドインバータ回路ＣＩ　Ｖ
１□乃至ＣＩＶ、ｎは、信号線ＤＬｌ乃至ＤＬｎ上のｎ
ビットのデータがら所定の１ビットを選択し且つ反転さ
せて内部に取り込むゲート回路として機能する。また、
ビット選択信号φｂ□乃至φｂｎ及び非反転制御信号φ
ｉｖによって選択的に出力動作制御される上記クロック
ドインバータ回路ＣＩ　Ｖ、、乃至ＣＩ　Ｖ３ｎは、信
号線ＤＬよ乃至ＤＬｎ上のｎビットのデータから所定の
１ビットを選択してそのままのレベルで内部に取り込む
ゲート回路として機能する。

上記クロックドインバータ回路ＣＩＶ１□乃至ＣＩＶ□
ｎ及びクロックドインバータ回路ＣＩ　Ｖ、１乃至ＣＩ
Ｖ、ｎの出力端子は、演算回路ＡＬＵの一方の入力端子
に共通接続される。この演算回路ＡＬＵの他方の入力端
子はフラグレジスタＦＲの出力端子に結合され、斯るフ
ラグレジスタＦＲの入力端子は演算回路ＡＬＵの出力端
子に結合される。演算回路ＡＬＵは、特に制限されない
が、２つの入力に対して論理積、論理和、排他的論理積
、排他的論理和、及び反転処理などを採るもので、上記
コントローラＣ０ＮＴから出力される図示しない機能選
択信号によってその機能が選択される。

上記フラグレジスタＦＲは、上記コントローラＣ０ＮＴ
から出力される図示しない入出力制御信号に基づいてそ
の入出力動作が交互に選択可能となっている。上記フラ
グレジスタＦＲから出力されるフラグビットＦＢは、上
記コントローラＣ０ＮＴにも供給される。コントローラ
Ｃ０ＮＴは、そのフラグビットＦＢのレベルに基づいて
条件一致判別を行う。

本実施例に従えば、上記フラグレジスタＦＲから出力さ
れるフラグビットＦＢは、条件付きジャンプの判別ビッ
トとなるものである。本実施例のビット処理演算回路は
、特に制限されないが、条件付きジャンプ命令の実行に
おいてその条件一致を判別するための処理回路である。

ここで、本実施例における条件付きジャンプのための設
定条件の１例を説明する。例えば、第２図に示されるよ
うに、図示しない内部メモリの所定アドレスに格納され
るｎビットから成る４つのデータＭ１乃至Ｍ４における
夫々の１ビットＢ１□。

Ｂ２□、　Ｂ、２．　Ｂ、ｎ　（以下単にサンプリング
ビットとも称する）に着目し、それらが、ｒｌＪ、ｒＯ
Ｊ、ｒｌＪ、ｒＯＪとなったときにジャンプさせるよう
な条件が設定される。斯る条件設定下において、本実施
例のビット処理演算回路は、フラグビットＦＢに「１」
が初期設定された後に、サンプリングビットＢ　ｉｌｌ
　Ｂａ□ｔ　Ｂｊｚ＋　Ｂ１０が「１」。

ｒＯ」、ｒｌ」、ｒＯＪである場合にのみ、下記（１）
式を満足するようにして最終的にフラグピッ）−ＦＢが
「１」にされるようなビット処理のプログラムによって
条件一致判別が実行されるようになっている。

Ｂ、、・Ｂ２□・Ｂ、２・Ｂ４ｎ＝ＦＢ・・・・・・（
１）斯るビット処理のプログラムに含まれる命令は。

本例に従えば、１つのサンプリングビットとフラグビッ
トとの論理積演算を１演算命令としてそれを順次行う複
数命令から成り、斯る論理積演算の対象となるサンプリ
ングビットに対する設定条件が「Ｏ」のもの（サンプリ
ングビットＢ２２．　Ｂ、ｎ）に対しては、当該サンプ
リングビットの反転動作も当該１演算命令に含まれる形
式を有する。即ち、このビット処理のプログラムは、「
１」に初期設定されたフラグビットＦＢとサンプリング
ビットＢ１□との論理積を採ってその結果をフラグレジ
スタＦＲに格納（ＦＢ−Ｂ工、→ＦＲ）、当該フラグレ
ジスタＦＲから供給されるフラグビットＦＢとレベル反
転されたサンプリングビットＢ２□との論理積を採って
その結果をフラグレジスタＦＲに格納（ＦＢ−Ｂ、２→
ＦＲ）、当該フラグレジスタＦＲから供給されるフラグ
ビットＦＢとサンプリングビット８３２どの論理積を採
ってその結果をフラグレジスタＦＲに格納（Ｆ　Ｂ　−
Ｂ、、→ＦＲ）、フラグレジスタＦＲから供給されるフ
ラグビットＦＢとレベル反転されたサンプリングビット
Ｂ４ｎとの論理積を採ってその結果をフラグレジスタＦ
Ｒに格納（ＦＢ−Ｂ１０−＋ＦＲ）、という４つのステ
ップに対応する４つの演算命令が含まれる。

上記夫々の演算命令は一連の条件付きジャンプ命令に含
まれるようにして上記プログラムメモリＰＭに格納され
、条件付きジャンプ命令の実行に際して順次読み出され
る。それによって、その演算命令の実行に必要とされる
サンプリングビットを、必要に応じてレベル反転させる
と共に演算回路ＡＬＵに供給するため、上記コントロー
ラＣ０ＮＴから出力されるビット選択信号φｂ工乃至φ
ｂｎの内の１つがハイレベルのような選択レベルにされ
、且つ、サンプリングビットに対するレベル反転動作の
必要に応じて非反転制御信号φｉｖが選択的にロウレベ
ルに制御される。そのようにして。

サンプリングビットの選択と、選択されるべきサンプリ
ングビットに対する反転パス又は非反転パスの選択が行
われて、選択的にデータバスＤＢから取り込まれた所定
のサンプリングビットが演算回路ＡＬＵに供給されると
、演算回路ＡＬＵは、そのサンプリングビットと、フラ
グレジスタＦＲから出力されるフラグビットＦＢとの論
理積を採る。１演算命令によって得られた演算結果は、
演算回路ＡＬＵの出力動作を介してフラグレジスタＦＲ
に戻されるが、その演算結果は、フラグレジスタＦＲの
出力タイミングに合わせてコントローラＣ０ＮＴに取り
込まれて、条件一致判別に供される。

次に上記ビット処理演算回路の動作を第３図に示される
フローチャートをも参照しながら説明する。尚、第３図
における１つのステップは、１命令の実行によって得ら
れる動作ステップである。

条件付きジャンプのための上記ビット処理プログラムが
指示されると、先ず、データバスＤＢ上の何れかのビッ
トを介してフラグレジスタＦＲにフラグビット「１」が
初期設定される（ステップ３１）。

次に、ビット選択信号φｂ１乃至φｂｎのうちの１つの
ビット選択信号φｂ１がハイレベルにされると共に、非
反転制御信号φｉｖがハイレベルにされることによって
クロックドインバータ回路ＩＶ、□が出力可能な状態に
され、それによって、データバスＤＢに読み出されるデ
ータＭ１の内のサンプリングビット８１□力層寅算回路
ＡＬＵに供給され、更に、フラグレジスタＦＲに初期設
定された「１」のフラグビットＦＢが演算回路ＡＬＵに
供給され。

それによって演算回路ＡＬＵは、サンプリングビットＢ
工、と当該フラグビットＦＢとの論理積をとって、その
結果をフラグレジスタＦＲに戻す（ステップＳ２）。

上記ステップＳ２によってフラグレジスタＦＲに戻され
たフラグビットＦＢは、コントローラＣ０ＮＴに供給さ
れ、コントローラＣ０ＮＴは、当該フラグビットＦＢが
「１」であるか否かを判別する（ステップＳ３）。「１
」でないと判断されたときは、ジャンプ条件不一致であ
るとして、条件付きジャンプのためのフローが終了され
てメインフローが続けて実行される。

上記ステップＳ３における判別結果が「１」であれば、
上記サンプリングビットＢｉ、が「１」ということにな
り１条件一致判別のための次のステップが進められる。

即ち、ビット選択信号φｂ工乃至φｂｎのうちの１つの
ビット選択信号φｂ２がハイレベルにされると共に、非
反転制御信号φｉｖがロウレベルにされることによって
クロックドインバータ回路工ｖ１２が出力可能な状態に
され、それによって、データバスＤＢに次に読み出され
るデータＭ２の内のサンプリングビットＢ２□が演算回
路ＡＬＵに供給され、更に、上記ステップＳ２によって
フラグレジスタＦ’　Ｒに設定された「１」のフラグビ
ットＦＢが演算回路ＡＬＵに供給され、それによって演
算回路ＡＬＵは、サンプリングビットＢ２２と当該フラ
グビットＦＢとの論理積をとって、その結果をフラグレ
ジスタＦＲに戻す（ステップＳ４）。

上記ステップＳ４によってフラグレジスタＦＲに戻され
たフラグビットＦＢは、コントローラＣ○ＮＴに供給さ
れ、コントローラＣ０ＮＴは、当該フラグビットＦＢが
「１」であるか否かを判別する（ステップＳ５）。「１
」でないと判断されたときは、ジャンプ条件不一致であ
るとして、条件付きジャンプのためのフローが終了され
てメインフローが続けて実行される。

上記ステップＳ５における判別結果が「１」で−あれば
、上記サンプリングビットＢ。が「０」ということにな
り、条件一致判別のための次のステップが進められる。

以下同様にして、データＭ３に対してステップＳ６及び
Ｓ７が実行され、ステップＳ７の判別結果が「１」であ
ると判断されたときは、データＭ４に対してステップＳ
８及びＢ９が実行される。

ステップＳ９において、その判別結果が「１」であると
きは、図示しない内部メモリの所定アドレスに格納され
るｎビットから成る４つのデータ量１乃至Ｍ４における
夫々のサンプリングビットＢ　、１．　Ｂ２．、　Ｂ、
２．　Ｂ４ｎがｒｌ」、ｒｏ」、ｒＬ＋、「０」という
ジャンプ条件に一致していることが判断されることにな
る。したがって、現在の処理動作は、所定の処理ルーチ
ンにジャンプされることになる。

上記実施例によれば以下の作用効果を得ることができる
。

（１）本実施例におけるビット処理演算回路は、サンプ
リングビットとフラグビットとの論理演算に際して、当
該サンプリングビットのレベル反転が必要とされるもの
については、ステップＳ４及びＢ８のようにそのレベル
反転をも含めて斯る論理演算を１演算命令によって実行
可能とされる。

従来のビット処理演算回路において、サンプリングビッ
トとフラグビットとの論理演算に際して、当該サンプリ
ングビットのレベル反転が必要とされる場合には、サン
プリングビットを反転させてそれを当該サンプリングビ
ットの格納エリアに置き換えるステップと、反転された
サンプリングビットを論理演算後に更に反転させて元に
戻すステップとが新たに２ステツプ必要とされる。した
がって、上記実施例におけるビット処理演算回路によれ
ば、条件一致判別のための処理ステップ数の低減という
作用により、ビット処理演算のためのプログラムの簡素
化を図ることができる。

（２）上記作用効果より、ビット処理演算効率を著しく
向上させることができる。

（３）サンプリングビットに対するレベル反転を含めた
論理演算を１演算命令によって実行可能であるから、特
に、複数のサンプリングビットに設定される条件の任意
の組合せを当該演算命令の組合せによって簡単にフラグ
ビットに反映させることができ、それによって、複合的
なビット処理演算効率を著しく向上させることができる
。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。

例えば、上記上記実施例では４つの判別ステップＳ３．
Ｓ５．Ｓ７．Ｓ９を採用したが、中間の判別ステップを
省略して最終判別ステップＳ９だけを採用してもよい。

また、フラグレジスタＦＲに対する初期設定は、最初に
ビット処理すべき「１」のサンプリングビットＢｊｊを
そのままフラグレジスタＦＲに格納する動作（Ｂｉｊ−
＋ＦＲ）に換えることができる。また、最初にビット処
理すべき「０」のサンプリングビットＢｉｊをレベル反
転させてフラグレジスタＦＲに格納する動作（Ｂｉｊ→
ＦＲ）に換えてもよい。

また、上記実施例におけるビット処理演算は、論理積を
１例にして説明したが、条件一致判別のためのサンプリ
ングビットに対する設定条件、並びにフラグビットのレ
ベルに対する意味付けに応じて、論理和、排他的論理積
、排他的論理和、反転などの論理演算に変更可能であり
、論理積を含む適宜の組合せにすることができる。上記
実施例では、条件一致を判別するために設定される第１
ビットをフラグビットとしたが、所定のメモリやレジス
タにおける所定アドレスのビットに変更可能である。ま
た、サンプリングビットは、内部メモリのデータばかり
でなく、内部レジスタ又は外部メモリに含まれる所定ビ
ットであってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるビット処理演算機能
付きのマイクロコンピュータに適用した場合について説
明したが、それに限定されるものではなく、種々のデー
タ処理装置に適用することができる。本発明は、少なく
ともビット処理演算が可能な条件のものに適用すること
ができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、条件一致判別のためにサンプリングされるサ
ンプリングビットに対する条件設定に応じて斯るサンプ
リングビットを反転させる内容を含む１つの演算命令に
よって１条件一致を判別するために設定されるフラグビ
ットと上記サンプリングビットとのビット処理演算を可
能にするものであるから、ビット処理演算が複合的であ
ろうと、またサンプリングビットに対する条件設定がど
のような内容であろうと、それらに応じて必要とされる
サンプリングビットの反転処理は当該１つのサンプリン
グビットに対するビット処理演算のための１演算命令に
含まれることにより、ビット処理演算効率の向上を達成
することができる。

【図面の簡単な説明】

第１図は本発明の１実施例であるビット処理演算機能付
きマイクロコンピュータの一部を示すブロック図。 第２図はサンプリングビットに対する条件一致判別のた
めの設定条件の１例を示す説明図、第３図はビット処理
演算回路の動作説明のためのフローチャートである。 ＤＢ・・・データバス、ＤＬｌ乃至ＤＬｎ・・信号線。 ＥＸＥＣ・・・実行部、ＣＩＶ工、乃至ＣＩＶ１ｎ・・
・クロックドインバータ回路、ＩＶ、□乃至ＩＶ２ｎ・
・・インバータ回路、ＣＩ　Ｖ、、乃至ＣＩ　Ｖ、ｎ・
・・クロックドインバータ回路、φｂ１乃至φｂｎ・・
・ビット選択信号、φｉｖ・・・非反転制御信号、ＡＬ
Ｕ・・・演算回路、ＦＲ・・・フラグレジスタ、ＦＢ・
・・フラグビット、Ｃ０ＮＴ・・・コントローラ。

Claims (1)

1. 【特許請求の範囲】 １、条件一致を判別するために設定される第１ビットと
   、条件一致判別のためにサンプリングされる第２ビット
   とのビット処理演算によって条件一致を判別可能なデー
   タ処理装置であって、上記第２ビットを反転させると共
   に所定のビット処理演算を１つの演算命令によって実行
   可能な実行部を備えることを特徴とするデータ処理装置
   。 ２、上記第１ビットは所定のフラグビットであることを
   特徴とする特許請求の範囲第１項記載のデータ処理装置
   。 ３、上記第２ビットを反転させて所定のビット処理演算
   を実行させる１つの演算命令とは、当該演算結果を次の
   ビット処理演算における第１ビットとするものであるこ
   とを特徴とする特許請求の範囲第２項記載のデータ処理
   装置。