JPH0424735A - 中央演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、中央演算処理装置に関する。

［従来の技術］ 中央演算処理装置において、データ演算プログラムの実
行中に現アドレスに幾らかのデータを加算し得られるア
ドレスよりプログラムを実行するいわゆる分岐動作にお
ける新たなプログラムアドレスの計算方法として、デー
タ演算用のＡＬＵとは別個にプログラムアドレス計算専
用のツルアターを設ける方法と、データ演算と分岐時の
プログラムアドレスの計算の両方を実行する一つのＡＬ
Ｕを設ける方法とかある。

前者のＡＬＵ及びツルアターを使用する方法では、ＡＬ
Ｕとツルアターをそれぞれ別個に設けることによりハー
ドウェアか大きくなるという問題点がある。一方、一つ
のＡＬＵにて実行する方法では、例えばＡＬＵの処理ビ
ット数か８ピ、トである場合に、これより大きい例えば
１６ビノトからなるプログラムアドレスを計算する場合
、分岐範囲がＣＰＵのプログラムアドレスの幅より小さ
いときてもプログラムアドレスのビット幅に達するまで
ＡＬＵで計算しなければならず、処理サイクルか多くか
かるという問題点がある。

本発明はこのような問題点を解決するためになされたも
ので、ハードウェアが大きくならず、かつ処理サイクル
が増加することもない中央演算処理装置を提供すること
を目的とする。

［課題を解決するための手段］ 本発明は、プログラムアドレスデータを構成するピント
数より小さい数のビット数にてなるデータを処理するＡ
ＬＵと、 プログラムアドレスのビット数が複数に分割されたビッ
ト数であり上記ＡＬＵが処理するデータのビット数と同
じビット数にてなる分割プログラムアドレスデータに、
選択された定数を増減可能な複数の増減器と、 上記ＡＬＵにおける演算にて発生した桁上げ信号と下位
の上記増減器が送出する桁上げ信号とを選択し、選択し
た桁上げ信号を上位の上記増減器に送出する選択部と、 プログラムアドレスを保持している少なくとも一つのレ
ジスタと、を備えたことを特徴とする。

［作用コ ＡＬＵが処理するデータのピント数はプログラムアドレ
スのビット数より小さく、又、設けられるＡＬＵは一つ
であるのでハードウェアを大きくすることはない。

レジスタはＡＬＵ及び複数の増減器にプログラムアドレ
スを同時に送出し、ＡＬＵは処理する演算にて桁上げ信
号が発生したときにはこの桁上げ信号を選択部に送出す
る。選択部はこの桁上げ信号を上位の増減器に送出する
が、上述したように増減器には既にプログラムアドレス
が供給されており増減器は供給される桁上げ信号と上記
プログラムアドレスとの加算を行い、この加算演算にて
桁上げ信号か発生したときにはこの桁上げ信号を選択部
に送出する。選択部は供給された桁上げ信号を上位の増
減器に送出する。この増減器にもプログラムアドレスが
既に供給されているので、増減器は上述した動作と同様
に加算演算を行う。このように、分割されたプログラム
アドレスの一部かＡＬＵにて計算され、これによって桁
上げ信号か発生した場合にはその桁上げ信号は分割され
た他のプログラムアドレスに伝搬する。よってＡＬＵ、
増減器、選択部は、ｌサイクルにて分岐後のプログラム
アドレスを発生させることかできるように作用している
。

［実施例］ まず、本発明の中央演算処理装置における一実施例にお
ける構成の概略を第３図ないし第５図ａｂ、ｃを参照し
以下に説明する。

第４図は、プログラミングモデルであり、本中央演算処
理装置（以下ＣＰＵと称す）の基本語長は８ビツトであ
る。

アドレス空間は、プログラムをアクセスする際、プログ
ラムカウンタ（以下ＰＣと記す）は２４ビツト（ＰＢＣ
，ＰＣＨ，ＰＣＬ）を有しており、リニアアドレスで１
６Ｍバイトをアクセス可能としている。尚、ＰＢＣとは
プログラム・バンク・カウンタレジスタ（以下ＰＢＣと
記す）、ＰＣＩとはプログラム・カウンタレジスタＨ（
以下ＰＣＨと記す）、ＰＣＬとはプログラム・カウンタ
レジスタしく以下ＰＣＬと記す）である。

一方、データをアクセスする時は、バンク方式を用いて
おり、バンクアドレスとしては、基本的にデータバンク
レジスタ（以下ＤＢＲと記す（８ビツト））か出力され
、従って、６４にバイトリニアで２５６バンクを用いて
、１６Ｍハイドのアクセスを可能にしている。

尚、バンクアドレスとしてのＤＢＲの出力については後
述のＭｌ、ＭＱフラグにて説明する。

また、複数の汎用レジスタ（ＷＯ〜Ｗ３：１６ビツト）
があり、特に、ＷＱ、Ｗｌの両レジスタは８ビツトごと
に分別され、８ピットレジスタＲＯ，ＲＩＲ２，Ｒ３と
して使用することもてきる。

故に、本ＣＰＵでは、演算のデータサイズとして８ビツ
ト、１６ピノトの両方のサイズのデータを命令により区
別して扱うことが可能である。

さらに、スタック空間としては、スタックポインタレジ
スタ（以下ＳＰと記す）として１６ビノトレジスタを用
意しており、リニアに６４にバイトのアクセスをおこな
う。ただし、バンクアドレスは、００″ｈに固定されて
いる。

そして、プログラムスティタスレジスタ（以下ＰＳＲと
記す）は現在のＣＰＵの動作状態を示しており、具体的
には、Ｎ、　Ｖ、　Ｚ、　Ｃの各フラグは、演算の結果
により変化し、■フラグは、割り込み要求の受付けの可
否を示し、Ｄフラグは、加減算命令の結果の補正に関し
、Ｄ＝１ならば、加減算命令の実行結果は自動的に１０
進補正される。

Ｍｌ、ＭＯフラグは、データ空間をアクセスする際、出
力されるバンクアドレスの選択を可能にするフラグであ
る。従って、Ｍｌ、ＭＯフラグを任意の値に設定（この
ＣＰＵでは命令で更新する）する事により、データアク
セスの際に、出力されるバンクアドレスをＤＢＲ値、”
ｏｏ”ｈ等の定数の何れかを選択して出力し様々なメモ
リのアプリケーションに対応させる。

ファーストページレジスタ（以下ＦＰＲと記す）はデー
タアクセス時のアドレス・ポインタとなるレジスタで、
ファースト・ダイレクトと呼ふアドレ・７シング・モー
ドで使用される。尚、アドレッシングとは、データの格
納先のアドレスを指定することをいう。

このアドレッシング・モードではオペランド・データと
して８ビツトのデータのみをフェッチしてそのデータを
実効アドレスのロー（ビット７〜ビツト０）とし、ハイ
（ビット１５〜ビツト８）をＦＰＲの内容とするアドレ
ッングモードにおいて有効となるレジスタである。

ただしこのときも、出力されるバンクアドレスは、Ｍｌ
、ＭＯのフラグ状態に従う。

このアドレッシング・モードは、オペランドデータを１
バイトのみフェッチするだけなので、同一ページアドレ
ス内（アドレスのビット１５〜ビツト８が一定値）の高
速なデータのアクセスが可能となる。

第５図ａないし第５図Ｃは、本ＣＰＵの命令形式につい
て示したものであり、このＣＰＵは基本語長は、前述の
ように８ビツトであり、オペコードの前にプリバイトと
呼ばれる命令拡張用の１バイトデータをフェッチする形
式をとる。

基本的にプリバイト・データは、アトレノノング・モー
トに係る情報を有し、オペコードか実行すべき命令の内
容を持っている。

但し、命令の使用頻度が高いものについては、命令コー
ド長と実行時間の短縮を図るため、「形式ｌ」に示すよ
うに、短縮命令と呼ぶプリバイトの無いオペフード内に
アドレッシング及び命令の内容を含んだ命令を用意する
。

さらに、オペランドデータは２種類の配置形式をもって
いる。第５図すに示す「形式２」は、プリバイトの次に
オペコードを配置し、その後にオペランドデータを配す
る形式であり、「形式３」はプリバイトとオペコードの
開にもオペランドデータを配置する。

特に、形式３のプリバイトとオペコードの間のオペラン
ドデータは、ディスプレースメント付アドレッシングで
使用される。

ここでいうディスプレースメント付アドレッシングとは
、データのアクセスのための実効アドレスの発生時に、
内部レジスタデータにオペランドでフェッチされたデー
タもしくは、オペランドで指定されたレジスタの値をオ
フセットとして加算することで実効アドレスを発生する
アドレッシングのことを示す。

このアドレッシング・モードか使用される際、もし形式
２のようなオペランドデータの配置形式を取れば、ディ
スプレースメントのオペランドデータをフェッチした後
、実効アドレスを計算するために、時間を要し、オペラ
ンドのテイスプレースメント・データのフェッチの後、
複数のアイドルサイクルが存在することになる。

しかし、形式３の配置をこのとき用いて、プリバイトと
オペコードの間にディスフレースメントデータを配置す
れば、実効アドレス発生のための計算をオペコードのフ
ェッチサイクルに重複して行なう事ができ、無駄なアイ
ドルサイクルの発生を防ぐ。

第３図は、ブロックレベルの構成図であり、本ＣＰＵは
主に制御部ｌと演算部２の２つの機能部に大別される。

初めに、制御部ｌであるかここは、命令の実行を制御す
る機能を持っている。

動作としては、命令の実行に際し、外部からデータハス
（Ｄ７〜Ｄｏ）を介して、ＤＩＬ１５に人力された命令
コードは、プリバイトＩＲ３或いはオペコードｌＲ４の
各インストラクションレジスタに格納され次の命令が発
生するまで保持される。

そして、これらのインストラクションレジスタの複数の
出力５．６と命令シーケンスのタイミングを制御するＴ
ｅＯ２の出力がＡＮＤ−ＯＲのＰＬＡて構成された命令
デコード回路８，９，１０゜１１に入力され、命令とタ
イミングに応したデコード結果１３を出力する。

さらにそのデコード結果は、ＥＣ１１２というインター
フェース回路を介して、演算部２に対してタイミングを
整えて演算部２を制御すべき複数の制御信号１４を発生
する。

但し、本ＣＰＵにおいて、ＰＬＡの構成は、ＡＮＤブレ
ーンをブリバイト用（構成部分８）と、オペコード用（
構成部分１０）の２種類もち、ＯＲブレーン９，１１を
共有した形をとる。

これは、先の命令形式でも記述した様に、ブリハイド部
は、アドレソンングモートの情報を有し、オペコード部
か命令のオペレーション内容を含むため、ＰＬＡ上でも
機能的に、分類することでデコードの容易化と冗長性を
排除し、機能別（ブリバイトかオペコード）で最小のＰ
ＬＡ（特に、ＡＮＤブレーン）を実現させている。

そして、この２分割されたＰＬＡのＡＮＤプレーン８．
１０は、インタラブド制御２１からの入力信号２４によ
り、ＡＮＤプレーンの両方を動作状態にするか、一方Ａ
ＮＤプレーン１０を非動作状態にせしめることもてきる
。ここで割り込みのシーケンスの制御コードは、全て、
プリノ＼イト側のＡＮＤブレーン８にコードか割り付け
られており、割り込みの処理時にオペコード側のＡＮＤ
プレーンｌＯは非動作状態にある。

演算部２は、上記の制御信号にしたかつて、演算やＣＰ
口外部とのデータのアクセスを行なう。

内部バスとしては、基本的にＭＢ、ＤＢ、ＳＢの３種類
８ビツトバスを有し、各機能部とのデータのやりとりを
行なう。

機能としては、上述のプログラミングモデルで示したし
／スジ群や、データや実効アドレスの演算を行なう８ビ
７トＡＬＵ１９や、ンフト演算を行なう８ビツトのシフ
タ２０、アドレス生成を主に行なうＡＣＵ　１３がある
。

ＡＬＵ１９は、ＭＢ入力側にＩＣ２７をもち、１ｃ２７
は、ＭＢババスら入力される信号を、スルーするか、反
転したり、“００″ｈ等の定数データを発生してＡＬＵ
　１９での演算を補助する。

さらにＤフラグの機能を実現するための１０進補正回路
もＡＬＵ１９は含んでいる。

そして内部バス（ＭＢ）のデータのゼロを検出するＺＤ
Ｔ１７や分岐命令での分岐条件成立の有無をＰＳＲの状
態から検出するＢＲＤＴ　１８もある。

特にアドレス生成を主に行なうＡＣＵ部に関しては、８
ビｙ）単位に、機能が分離されそれぞれはキャリーが伝
搬する構成となっていて、最大２４ビツトのアドレス演
算を行なう。ここでは、アドレスの演算のみならずデー
タの演算も可能である。

具体的にはＡＣＵ部は、８ビツト毎にＩＮＣ／ＤＥＣと
いう増減機能かあり、Ａ　Ｂ　Ｌ、　Ａ　Ｂ　Ｈ，ＳＢ
という内部バス（各８ビツト）からのデータを“００”
ｈ、“Ｏ１″ｈ、“０２”ｈて選択的に増減する。

ＴＮＣ／ＤＥＣで演算された結果は、ＣＡＬＬＣＡＬＨ
ＣＡＬＢのラッチに選択的に格納され、ＡＯＢＬ　ＡＯ
ＢＨ，ＡＯＢＢの７）’レス・ｚ＼ｙ７アを介して出力
される。

ここで選択的というのは、演算結果が常にう・ノチされ
るのではなく、アドレス演算時のみラッチして、データ
演算時にはラッチされない場合があることを意味する。

しかし、ＲＬＴ２　３５は、ＪＮＣ／ＤＥＣＢ演算時は
常に結果をラッチするデータラッチである。

ＡＣＵ部には、割り込み発生時に強制的に割り込みベク
タを発生するＶＥＣＬ、ＶＥＣＨ，ＶＥＣＢ（ベクタア
ドレス発生回路）や、ＩＮＣ／ＤＥＣを介さずにＤＢバ
バスータを直接アドレスとして出力するＢＳも配置され
ている。

本ＣＰＵにおいて、実効アドレスの生成は、特に分岐や
テイスプレースメント付のアドレッシングにおいてＡＵ
とＡＣＵの両方を使用して演算しており、Ｃ３Ｂ、Ｃ３
Ｈ２５，２６は、その際に使用される。

つまり、ＡＬＵｌ　９からの演算結果によるキャリーや
ボローをＡＣＵの演算に反映させるためのキャリーのセ
レクタとしての機能をＣ３Ｂ、Ｃ３Ｈ２５，２６が持っ
ている。

尚、ＩＮＣ／ＤＥＣからラッチされた演算結果は、ＳＢ
、ＡＢＨ，ＡＢＬのバスを介してＰＣ，ＤＢＲ，ＴＲ，
ＡＤＨ，ＡＤＬのレジスタデータを選択的に更新する。

その他の機能としては、ＣＰＵのクロ・ツクの制御をつ
かさどる、クロック発生器２２や、周辺システムにＣＰ
Ｕの動作状態を知らせる複数の信号を発生するシステム
制御２３かある。

さらに、インストラクション・プリデコード３３は、命
令コードのプリデコードを行い短縮命令の識別や、プリ
バイト付でオペコードと不当な組合せ（以下不当命令と
称す）の選別なとを行なう。

以下に、本ＣＰＵの演算部２の各機能部について説明を
行なう。

○　汎用レジスタ 演算、転送時にデータを提供したり、演算、転送後の結
果を格納する第３図及び第４図に示す汎用レジスタ群で
ある。

ＷＯ，Ｗｌについては、８ビツトずつに分ケてＲＯ，Ｒ
２，Ｒｌ、Ｒ３の８ビツトレジスタとしても命令で区別
して使用することができるので、本ＣＰＵでは１６ビツ
トのみならず、８ビ・ノドのデータを扱うことができる
。

Ｗ２．Ｗ３は、データアクセスの際のポインタとしてア
ドレッシングモードで指定すれば使用することもできる
。

汎用レジスタ群の各レジスタは、ラッチ（セ・ノド、リ
セットなし）で構成され、内部バスに対し、以下の接続
関係を有する。

基本的に、ＭＢババスらツカされデータをランチし、Ｄ
Ｂ或いはＭＢのハスにラッチされたデータを出力する。

Ｒ２レジスタのみ、除算命令を実行する際のため、入力
にＤＢババス選択可能とする。

ＲＯ（ＷＯＬ）→ＭＢから入力、　　　　ＤＢあるいは
ＭＢへ出力 Ｒ２（ＷＯＨ）→ＭＢあるいはＤＢから入力、ＤＢある
いはＭＢへ出力 Ｒ１（ＷＩＬ）→ＭＢから入力、　　　　ＤＢあるいは
ＭＢへ出力Ｒ３（ＷＩＨ）→ＭＢから入力、　　　　Ｄ
ＢあるいはＭＢへ出力Ｗ２Ｌ　　　−４ＭＢから入力、
　　　　ＤＢあるいはＭＢへ出力Ｗ２）１　　　→ＭＢ
から入力、　　　　ＤＢあるいはＭＢへ出力Ｗ３Ｌ　　
　−ＭＢから入力、　　　　ＤＢあるいはＭＢへ出力Ｗ
３Ｈ→ＭＢから入力、　　　　ＤＢあるいはＭＢへ出力
ＯＦＰＲ（ファーストページレジスタ）第３図及び第４
図に示したＦＰＲは、前述のファースト・タイレフト・
アドレッシングと呼ぶアトレノンングモードで使用され
る。

ＦＰＲは、ランチ（セット、リセットなし）で構成され
、内部バスに対し、以下の接続関係を有する。

基本的に、ＭＢババスら入力されデータをう、ノチし、
ＤＢのハスにラッチされたデータを、出力する。

ＦＰＲ→ＭＢから入力、　　ＤＢへ出力○　ＩＣ（ＡＬ
ｔＪに関する入力制御）第３図に示したＩ　Ｃ２７（８
ビツト）は、ＭＢババスらＡＬＵ　１９に入力されるデ
ータを制御する。

機能的には、以下の機能を有する。

１、　ＭＢババスータ　　　→ＡＬＵに入力２、　ＭＢ
ババスータの反転→ＡＬＵに入力３　“００”ｈの定数
　　　→ＡＬＵに入力（ＭＢババスータは無視する。） ４　“Ｏ１″ｈの定数　　　→ＡＬＵに入力（ＭＢバス
テータは無視するの ５　“０２″ｈの定数　　　→＾ＬＵに入力（ＭＢババ
スータは無視する。） ６、　”０３°゛ｈの定数　　　→ＡＬＵに入力（ＭＢ
ハスデータは無視する。） ○　ＡＬＵ（演算論理素子） 第３図に示したＡＬｖ１９ｃ８ビット）は、ＤＢバステ
ータとＩＣからの各８ビツトの入力により演算を実施す
る。

機能的には、ＡＮＤ（論理積）、ＯＲ（論理和）、ＥＸ
ＯＲ（排他的論理和）、ＳＵＭ（加算）がある。

また、ＰＳＲ中のＤフラグの設定により（Ｄ＝１ならば
）、加算及び減算を同一演算サイクル内で１０進補正す
る回路も含む。

さらに、ＳＵＭの結果、キャリー・ボロー発生、オーバ
ーフローが発生の検出及びキャリー・ホロ、オーバーフ
ローをラッチする機能も具備する。

特に、キャリー結果は、ＡＬＵ　１９が次のＳＯＭを実
行するまで保持されるものとする。（ＡＮＤ、ＯＲ，Ｅ
ＸＯＲでは変化しない） ○　ＡＬＵシック（演算論理素子シフタ）第３図に示し
た、ＡＬＵンフタ２８は、８ビツトテータの１ビノトン
フトライトを実施するシフトレジスタで、主に乗算命令
で使用される。

この／フトレジスタに入力されるデータは、ＡＬＵ１９
のＳ［ＪＭ（加算）の結果であり、最上位ピットには、
そのＳＵＭの結果で発生したキャリーか入力され、ソフ
トの結果最下位より送出される１ビツトデータは、ＡＬ
Ｕ　１９のキャリーとして最終的に保持される。

○　ＲＬＴ（ＡＬＵ　　結果ラッチ） 第３図に示した、ＲＬＴ２９は、ＡＬＵＩ９の演算結果
を保持する８ビツトランチである。内部バスに対しては
以下の接続関係を有する。

ＲＬＴ　　−＋　ＤＢあるいはＭＢへ出力ただし、ＲＬ
Ｔ２９のデータは、次のＡＬＵ演算が実行されるまで内
容は更新されない。

○　シフタ 第３図に示した、シフタ２０はフリップ・７０ツブで構
成され、データの１ビツトシフトレフト。

ソフトライト、／−シフトのいずれかを制御信号により
選択的に実施する。

内部バスに対しては以下の接続関係を有する。

／フタ＝ＭＢから入力、　　ＭＢへ出力○　ＺＤＴ（上
口検出回路） 第３図に示したＺＤＴ１７は、ｋＩＢバスの状態をモニ
タし、ＭＢババス全ビット“００°”ｈならば、“００
″ｈの検出をしたことを示す信号を発生する上口検出回
路である。

特に、この信号はＰＳＲレジスタ３０中のＺフラグに作
用し、ＡＬＵ１９等の演算結果かＲＬＴ２９より、ＭＢ
ババス出力される時、結果の“ＯＯ″ｈを検出してＺフ
ラグをｌ”にセットする動作を促すために用いられる。

○　ＰＳＲ（７’ロセツサ・スティタス・レジスタ）第
３図に示した、ＰＳＲ３０は、ラッチで構成され内部バ
スに対しては以下の接続関係を有する。

ＰＳＲ→ＭＢから入力、　　　ＤＢへ出力機能としては
、概要でも記述した様にＰＳＲレジスタ３０は現在のＣ
ＰＵの動作状態を示す。

○　ＢＲＤＴ（分岐検出回路） 第３図に示した、ＢＲＤＴ１８は、ＰＳＲ３０に接続さ
れており、分岐命令が発生した場合、ＰＳＲ３０の内容
から分岐するか否かを判断する信号を発生する。

○　ＡＯＢＢ、ＡＯＢＨ，ＡＯＢＬ（アドレス・出力バ
ッファ） 第３図ＡＣＵ部１６に示した、ＡＯＢＢ、ＡＯＢＨＡＯ
ＢＬはアドレス出力用のバッファであり、各８ビツトで
計２４ビット（ＢＡ、７〜ＢＡＯＡＩ５〜ＡＯ）のアド
レスを出力する。

アドレス出力は、ＢＥのローてハイ・インピータンス状
態になる。

○　ＶＥＣＢ、ＶＥＣＨ，ＶＥＣＬ（ヘクタアドレス発
生器） 第３図ＡＣＵ部１６に示した、ＶＥＣＢ、ＶＥＣ−Ｈ，
ＶＥＣＬは割り込み処理において、ヘクタアドレス（２
４ビツト）を発生する。

○　ＣＡＬＢ、ＣＡＬＨ，ＣＡＬＬ（アドレス計算う・
ソチ） 第３図ＡＣＵ部１６に示した、ＣＡ、ＬＢ、ＣＡＬＨ，
ＣＡＬＬはＩ　ＮＣ／ＤＥＣ：Ｂ：Ｈ：Ｌの演算の結果
を選択的に格納するう・ノチであり、アドレス演算時の
みラッチされる。

○　ＲＬＴ２（結果ラッチ２） 第３図ＡＣＵ部１６に示した、ＲＬＴ２はＩＮＣ／ＤＥ
Ｃ：Ｂの演算の結果を常に格納するラッチである。

○　ＩＮＣ／ＤＥＣ：Ｂ：Ｈ：Ｌ（インクリメント／デ
クリメント・ユニット） 第３図ＡＣＵ＠１６に示したＩＮＣ／ＤＥＣ：Ｂ：Ｈ：
Ｌはデータの増減を行なう。

各機能部は、８ビット単位で構成され、演算結果で発生
したキャリーは、それぞれの上位アドレス増減部（ＩＮ
Ｃ／ＤＥＣ：ＬならＩＮＣ／ＤＥＣ：Ｈへ、Ｉ　ＮＣ／
ＤＥＣ：ＨならＩＮＣ／ＤＥＣ：Ｂへ）ニ伝搬すれ、結
局２４ビツトのアドレス生成を実現することになる。

但し、このＩ　ＮＣ／Ｄ　Ｅ　Ｃ：Ｂ　：Ｈ：Ｌにデー
タ（各８ビツト）は、ＳＢ、ＡＢＨ，ＡＢＬのデータバ
ス（各８ビツト）を介して入力される。

各ＩＮＣ／ＤＥＣ：Ｂ：Ｈ：Ｌは、このデータについて
基本的に次の動作を選択的に行なう。

１　現状データの保持 ２、”０１″ｈのインクリメントあるいはデクリメント
。

３、“０２″ｈのインクリメントあるいはデクリメント
。

○　ＢＳ（バス　セレクト） 第３図ＡＣＵ部１６に示した、ＢＳは実効アドレスを発
生する際、ＣＰＵ外部から入力されたデータ（８ビツト
）をＩＮＣ／ＤＥＣ：Ｌを介することなく、ＤＢババス
ら、直接ＡＯＢＬに入力するためのデータの選択の機能
を有する。

前記のファースト・ダイレクト・アドレッシングのよう
な場合、実効アドレスのためのオペランドデータ（８ビ
ツト）をフェッチするサイクルの次に、すぐに実効アド
レスを出力しなければならないが、この場合、ＩＮＣ／
ＤＥＣ：Ｌを介すれば遅延が生じる。

そこでこのＢＳを用いて、オペランドデータ（ＤＩＬ）
をＤＢババス乗せ、ＢＳで選択することにより、高速に
ＡＯＢＬを書き換えることができる。

０　　ＣＳＢ、Ｃ３Ｈ（キャリーセレクタ）第３図ＡＣ
Ｕ部１６に示した、Ｃ５Ｂ　Ｃ３Ｈ２５，２６はデータ
の演算時に、ＩＮＣ／ＤＥＣＢ、ＩＮＣ／ＤＥＣ：Ｈに
入力されるキャリーがＩＮｃ／ＤＥＣ＋７）下位側（Ｉ
ＮＣ／ＤＥＣ：ＨならＩＮＣ／ＤＥＣ：Ｌ、ＩＮＣ／Ｄ
ＥＣ：Ｂなう■ＮＣ／Ｄ　Ｅ　Ｃ：Ｈ）からか、あるい
はＡＬＵＩ９で発生されたキャリーにするかを選択する
機能を有する。

従って、このＣＰＵでは実効アドレス発生の際のディス
プレースメントデータの加算や、プログラム相対アドレ
スで分岐の際にアドレスの計算を行なうことは、ＡＬＵ
Ｉ９とＡＣ１Ｊ１６を共用して行なう。

例、ｔ　Ｉｆ、２４ビ・ｙ　）データに８ビツトのディ
スプレースメントを加算して、実効アドレスを発生する
アドレッシングの場合、２４ビツトデータ中のビット７
〜ビツトＯとディスプレースメントデータ（８ビツト）
の加算をＡＬＵ　１９で行ない、２４ビ、トの残り（ビ
ット２３〜ビツト１６）をＡＣＵ部１６で演算する。

ＡＬＵＩ９で加算の結果キャリーが発生した場合、この
キャリーは、Ｃ５Ｈ２５を介して、ＡＣＯＨに入力され
、ＡＣＵ１６はこの桁上がりを含めて演算ができる。

一方、通常のプログラムカウンタのインクリメント動作
の場合には、ＡＣＵ１６のみを用いて、ＡＬＵＩ　９は
別のオペシー／タンのための演算を行なうことかできる
。

この時ＡＬＵ１９のキャリーは無視されＡＣＵＬ１６か
ら発生したキャリーがＣ３Ｈ２５を介してＡＣＵＨに入
力される。

○　ＰＢＣ，ＰＣＨ，ＰＣＬ（プログラム・カウンタ） ２４ビツトのプログラム・カウンタ・レジスタである。

このレジスタのインクリメントは、ＩＮＣ／ＤＥＣ：Ｂ
：Ｈ：Ｌを用いて行なう。

内部バスに対しては以下の接続関係を有する。

ＰＢＤ→ＳＢから入力、　ＤＢあるいはＳＢへ出力ＰＣ
Ｈ→＾ＢＨから入力、　ＭＢあるいはＡＢＨへ出力ＰＣ
Ｌ−＋ＡＢＬから入力、　ＤＢあるいはＡＢＬへ出力○
　ＴＲ，ＡＤＨ，ＡＤＬ（テンポラリ・レジスタ）各８
ビツトのテンポラリ・データラッチである。

ＣＰＵ外部からは見えない。演算結果を一時的に格納す
る。

ＴＲ−ＤＢあるいはＳＢから入力、　ＳＢへ出力ＡＤＨ
−ＭＢあるいはＡＢＩ（から入力、　ＡＢＨへ出力＾Ｄ
Ｌ　　−ＤＢあるいはＡＢＬから入力、　ＡＢＬへ出力
○　ＳＰＨ，５ＰＬ（スタック・ポインタ・レジスタ） １６ビツトのスタック・ポインタ・レジスタである。

内部バスに対しては以下の接続関係を有する。

ＳＰＨ→ＭＢから人力　、　ＭＢあるいはＤＢへ出力Ｓ
ＰＬ　　４ＭＢから入力　、　ＤＢへ出力○　ＤＢＲ（
データ・バンク・レジスタ）８ビツトのバンク・レジス
タである。基本的にデータアクセスの際のバンクアドレ
スは、このレジスタ値が出力される。但し、ＰＳＲ中に
モード・フラグ（Ｍｌ、ＭＯ）の状態により、バンクア
ドレス値は変動する。

また、ＤＢＲは、ＳＢババス介して入力されており、Ｄ
ＢＲ値の増減にも任意に対応できる。

内部バスに対しては以下の接続関係を有する。

ＤＢＲ−＋ＮａあるいはＳＢから入力、　ＤＢあるいは
ＳＢへ出力 ○　ＤＩＬ（データ入力ラッチ） ８ビツトのラッチである。外部データは、このラッチに
入力される。

ＤＩＬ１５は、制御部１に対しては命令コードを供給し
、演算部２には、内部バス（ＤＢ、ＭＢＳＢ）に対しデ
ータを供給する。

ＣＰＵ内部に対しては以下の接続関係を有する。

ＤＩＬ−＋Ｄ７〜ＤＯから入力、　　ＤＢ、ＭＢ、ＳＢ
あるいは制御部へ出力 ＯＤＯＬ（データ出力ラッチ） ８ビツトのラッチである。外部に出力されるデータは、
このラッチに入力される。

ＣＰＵ内部に対しては以下の接続関係を有する。

ＤＩＬ−＋ＤＢあるいはＭＢから入力、　Ｄ７〜ＤＯへ
出力以下に、本ＣＰＵの制御部１の各機能部について説
明を行なう。

○　インストラクション・ブレ・デコーダ基本的に次の
３つの機能部を有する。

１、ＰＬＡでのデコードではタイミング的に間に合わな
い場合、プレデコーダで予めデコードして制御信号を発
生する。

［１サイクル命令の検出、外部制御信号の発生制御、Ｔ
ＣＵ７の制御等コ ２、ＰＬＡコードの最小化のためデコードを補助する。

［短縮命令の検出、命令で扱うデータサイズの検出等コ ３、不当命令、ソフトウェアインターラブド命令の検出
。

○　クロック発生器 ＣＰＵ内部用のクロックの発生。あるいは、外部システ
ム用システム・クロックを発生する。

ＷＡＩＴ−−−プロセッサ停止入力 ＬＳＰ　　−ｍ−バスサイクル変更用人力ＣＬＫ　　−
−ＣＰＵクロック入力 Ｓｌ、Ｓ２−〜−／ステム・クロック出力○　／ステム
制御 ＣＰＵの動作状態を知らせるための複数の信号を発生す
る。

ＢＳＶＴ−−−プロセッサ動作状態出力（ベクタアドレ
ス出力中を示す） ＢＳＤΔ−一一プロセッサ動作状帖出力（データアクセ
スを示す） ＢＳＰ八−ｍ−プロセッサ動作状態出力（プログラムア
クセスを示す） ＢＳＯＦ−−−プログラム動作状態出力（命令フェッチ
を示す） ＢＳＭＬ−一一プロセノサ動作状態出力（メモリロック
状態を示す） ＲＷＢ、ＲＢ、ＷＢ−−−リードライト状態出力ＢＥ−
−−バスイネーブル入力 ○　インタラブド制御 ＣＰＵの割り込みを制御する。

ＲＥＳ　　　−−−リセット割り込み入力ＮＭ＋　　　
−−−ノンマスカブル割り込み人力ｒＲ○　　−一一割
り込み入力 ｌ５ＥＯ〜３−一一割り込み（ＩＲ○）選択入力ＷＡＫ
Ｅ　　−−−プロセッサ停止命令の解除入力 ○　ＴＣＵ（タイミング制御ユニット）命令実行の動作
シーケンスを制御する。

○　ＥＣＩ（イクスキュージョン制御インタフェース） ＰＬＡの命令デコード結果を受は演算部２にタイミング
を整えた制御信号を発生する機能を有す。

○　オペコードＩＲ（バッファ）。

プリバイトＩＲ（インストラクション・レジスタ） 命令を格納するインストラクションレジスタ。

○　ブリバイト　ＡＮＤブレーン、オペフードＡＮＤブ
レーン、ＯＲブレーン ＡＮＤ−ＯＲで構成された命令デコード用ＰＬ以上概説
したようなＣＰＵにおいて、分岐時にプログラムアドレ
スを計算する構成部分のみを第３図より抜出し第１図に
示す。尚、第１図に示す構成部分の内、第３図に示す構
成部分に相当するものについては同し符号を付している
。

第１図において、ＰＣＬ５４．ＰＣＨ５５，ＰＢＣ５６
は、上述したようにプログラムアドレスを発生するため
のそれぞれが８ビツトからなるプログラムカウンタであ
り、それぞれローパート、ハイパート、バンクパートを
示している。これら３つのプログラムカウンタにて合計
２４ビツトからなるプログラムアドレスを形成する。尚
、ＰＣＬ５４、ＰＣＨ５５，ＰＢＣ５６は第３図に示す
それらのものに対応している。

ＰＣＬ５４は、バスを介してＡＬＵｌ９及びＡ増減器５
１に接続される。Ａ増減器５１は、第３図に示すＩＮＣ
／ＤＥＣ：Ｌ５１に対応するもので、分岐時以外の通常
時にＰＣＬ５４より供給される８ビツトからなるデータ
に１を加算し順次プログラムアドレスを進行させるため
に使用される。又、Ａ増減器５１は、バスを介して第３
図に示すＣ８８２、５に対応するキャリー選択六回路２
５に接続され、Ａ増減器５１にて計算した結果桁上げ（
以下キャリーと記す）か発生した場合にはその旨の信号
をキャリー選択六回路２５へ送出する。又、キャリー選
択六回路２５はバスを介してＢ増減器５２へ接続される
。

ＰＣＨ５５は、バスを介してＡＬＵｌ９及びＢ増減器５
２に接続される。Ｂ増減器５２は、第３図に示すＩＮＣ
／ＤＥＣ：Ｈ５２に対応するもので、ＰＣＨ５５より供
給される８ビツトからなるデータに１を加算する回路で
ある。又、Ｂ増減器５２は、バスを介して第３図に示す
Ｃ３Ｈ２６に対応するキャリー選択８回路２６に接続さ
れ、Ｂ増減器５２にて計算した結果キャリーが発生した
場合にはその旨の信号をキャリー選択８回路２６へ送出
する。又、キャリー選択８回路２６は後述するＣ増減器
５３へ接続される。

面、Ａ増減器５１、Ｂ増減器５２、Ｃ増減器５３は、本
実施例では１を加える動作を行うが、これに限るもので
はなく０を念みプラスあるいはマイナスの整数の増減を
行うことかできる。

一方ＡＬＵ１９は、分岐時に、第３図に示すＤＴＬＩ５
及びバスを介して供給される８ビツトからなるディスプ
レースメントデータと、ＰＣＬ５４、ＰＣＨ５５よりハ
スを介して供給されるデータとを加算する回路であり、
その出力側はキャリー選択六回路２５及びキャリー選択
８回路２６に接続される。よってＡＬＵｌ　９は、上記
の計算によりキャリーが発生すればその旨の信号をキャ
リー選択六回路２５及びキャリー選択８回路２６へ送出
する。

ＰＢＣ５６は、バスを介してＣ増減器５３に接続される
。Ｃ増減器５３は、第３図に示すＩＮＣ／ＤＥＣ：Ｂ５
３に対応するものである。

このように構成されるＣＰＵの動作を以下に説明する。

分岐時にプログラムアドレスを計算する必要があるのは
リラティブ・アドレッシングとロング・リラティブ・ア
ドレノ／フグであり、これら二つのアドレッシングにお
ける本ＣＰＵのアドレスの発生方法を第２図ａ、ｂに示
している。即ち、第２図ａに示すように、リラティブ・
アドレッシングでは、ＰＣＬ５４．ＰＣＨ５５，ＰＢＣ
５６のそれぞれのプログラムカウンタレジスタより送出
される合計２４ビツトのデータに、オペランドデータと
してプログラムから読んだ８ビツトのディスプレースメ
ントデータを符号拡張して２４ビツトとしたデータとを
加え、得られる結果を分岐時のプログラムアドレスとす
る。一方ロング・リラティブ・アドレッシングでは第２
図すに示すように、プログラムカウンタレジスタの２４
ビツトのデータに、オペランドデータとしてプログラム
から読んだ１６ビツトのディスプレースメントデータを
符号拡張して２４ビツトとしたデータとを加え、得られ
る結果を分岐時のプログラムアドレスとする。

まずリラティブ・アドレッシングにて分岐時のプログラ
ムアドレスを計算する方法を説明する。

プログラムから読み出され、第３図に示すＤＩＬ１５に
供給される８ビツトのディスプレースメントデータは、
ＭＢ（内部バス）、ＩＣ２７を介してＡＬＵｌ９に送出
される。又、ＡＬＵｌ９には、ＰＣＬ５４．ＰＣＨ５５
，ＰＢＣ５６のプログラムカウンタレジスタのうちＰＣ
Ｌ５４に格納されているデータがＤＢを介して供給され
る。又、ＡＬＵｌ９にＰＣＬ５４よりデータが供給され
るのと同時に、ＰＣＨ５５に格納されているデータはバ
スを介してＢ増減器５２へ送出され、ＰＢＣ５６に格納
されているデータはバスを介してＣ増減器５３へ送出さ
れる。

ディスプレースメントデータ及びＰＣＬ５４のデータが
供給されたＡＬＵｌ９は、分岐時のプログラムアドレス
を生成するためこれらのデータの加算を行う。

この加算の結果にてキャリーの発生がない場合には、加
算された加算結果データは、ＡＬＵ１９ヨリハス、ＡＤ
Ｌ６０、ＡＯＢＬ６１等を介してＡ７−ＡＯの８ビツト
のデータとして外部へ送出する。又、この場合には、Ｂ
増減器５２に供給されたＰＣＨ５５の格納データはその
ままＡＯＢＨ６２よりＡ１５−Ａ８の８ビツトのデータ
として外部へ送出され、Ｃ増減器５３に供給されたＰＢ
Ｃ５６の格納データはそのままＡＯＢＢ６３よりＢＡ７
−ＢＡＱの８ビツトのデータとして外部へ送出される。

このようにして２４ビ、トからなる分岐先のプログラム
アドレスが形成される。

一方、ＡＬＵｌ９における加算演算にてキャリーが発生
した場合、ＡＬＵｌ　９よりその旨の信号がキャリー選
択Ａ回路２５及びキャリー選択３回路２６に送出され、
この場合にはキャリー選択８回路２６は後述するように
Ｂ増減器５２が送出するキャリー信号を選択し、キャリ
ー選択へ回路２５のみからキャリー信号がＢ増減器５２
に送出される。尚、ＡＬＵｌ９における演算結果データ
は上述したようにＡＯＢＬ６１より外部へ送出される。

上述したようにＢ増減器５２にはＰＣＨ５５の格納デー
タが供給されており、Ｂ増減器５２はＰＣＨ５５の格納
データと上記キャリー信号とを加算する。この加算演算
の結果の加算結果データは、上述した場合と同様にＡＯ
ＢＨ６２より外部へ送出される。尚、Ｂ増減器５２にお
ける加算演算にてキャリーが発生した場合には、Ｂ増減
器５２はその旨の信号をキャリー選択８回路２６を介し
てＣ増減器５３へ送出する。Ｃ増減器５３には上述した
ようにＰＢＣ５６の格納データか供給されており、Ｃ増
減器５３はこのＰＢＣ５６の格納データとＢ増減器５２
より送出されたキャリー信号との加算を行い、加算結果
データを上述したようにＡＯＢＢ６３より外部へ送出す
る。このようにして２４ビツトからなる分岐先のプログ
ラムアドレスが形成される。

次に、ロング・リラティブ・アドレッシングの場合を説
明する。プログラムより読み出した１６ビノトのディス
プレースメントデータのうち下位８ビツトが上述の場合
と同様にしてＡＬＵｌ９へ送出され、一方ＡＬＵ　］　
９にはＰＣＬ５４の格納データが供給され、ＡＬＵ　Ｉ
　９はこれらのデータの加算を行う。尚、この動作と同
時にＰＣＨ５５の格納データはＢ増減器５２へ供給され
、ＰＢＣ５６の格納データはＣ増減器５３へ供給される
。

ＡＬＵｌ９における加算演算の結果である加算結果デー
タは、ＡＬＵｌ９よりバス、ＡＤＬ６０等を介してＡ増
減器５１へ送出され、Ａ増減器５１よりＡＯＢＬ６１を
介して外部へ送出される。

このときにＡＬＵｌ９にてキャリーが発生しないときに
はＡＬＵｌ９は特に信号を送出しないが、キャリーが発
生した場合にはＡＬＵｌ９はキャリー発生有の旨の信号
をキャリー選択Ａ回路２５のみに送出する。よって、こ
の場合にはキャリー選択Ａ回路２５よりキャリー信号が
Ｂ増減器５２に供給され、Ｂ増減器５２はこのキャリー
信号とＰＣＨ５５の格納データとの加算を行う。その結
果データは、ＰＣＨ５５、バス等を介してＡＬＵｌ９へ
送出される。尚、Ｂ増減器５２における加算演算にてキ
ャリーが発生した場合には、そのキャリー信号はキャリ
ー選択８回路２６を介してＣ増減器５３へ供給される。

ＡＬＵｌ　９は、このＰＣＨ５５より供給された結果デ
ータと上記の動作にて供給されたディスプレースメント
データの内上位８ビットとの加算演算を行い、その加算
結果データを外部へ送出する。

このときキャリーの発生がない場合にはＡＬＵ　１９は
信号を送出することはないが、キャリーが発生した場合
には、ＡＬＵｌ９はその旨の信号をキャリー選択８回路
２６のみに送出する。そしてキャリー選択８回路２６よ
りキャリー信号かＣ増減器５３へ送出される。

Ｃ増減器５３には、上述したようにＰＢＣ５６の格納デ
ータが供給されているので、Ｃ増減器５３は、キャリー
選択８回路２６及び／又はＢ増減器５２より供給される
キャリー信号とＰＢＣ５６の格納データとの加算演算を
行い、加算結果データをＡＯＢＢ６３より外部へ送出す
る。

このようにしてＡ増減器５１、ＡＬＵｌ　９、及びＣ増
減器５３より送出されるデータにて分岐時における分岐
先のプログラムアドレスが生成される。

このようにＡＬＵにて演算処理するデータのビット数が
プログラムアドレスを構成するビット数より小さいため
プログラムアドレスをＡＬＵの処理ビット数に適合する
ように例えば上記実施例のようにＰＣＬ、ＰＣ，Ｈ，Ｐ
ＢＣに分割して演算処理する場合、従来のようにＰＣＬ
の格納データとディスプレースメントデータとの加算を
行い、キャリーが発生すればそのキャリー信号とＰＣＨ
の格納データとの加算を行い、さらにキャリーが発生す
ればそのキャリー信号とＰＢＣの格納データとの加算を
行うというように、１ステツプずつ行うのではなく、Ｐ
ＣＬの格納データがディスプレースメントデータと加算
する際にはＰＣＨ及びＰＢＣの格納データはすでに増減
器に供給され、ＰＣＬにおける加算演算にてキャリーが
発生すれば直ちに増減器に供給され、供給されたキャリ
ー信号との加算演算にてキャリーが発生すれば直ちに上
位の増減器にキャリー信号が供給され加算演算が行なわ
れるので、従来のようにプログラムアドレスを得るため
に３ステツプを要せず１ステツプにて分岐時のプログラ
ムアドレスの計算が実行でき、処理サイクルが多くなる
ことはない。又、ＡＬＵは−っであるので、ハードウェ
アが大きくなるという問題もない。

［発明の効果コ 以上詳述したように本発明によれば、ＡＬＵが処理する
データのビット数をプログラムアドレスノヒノト数より
小さくしたことより、ハードウェアが大きくなることは
ない。

さらに、ＡＬＵにおける演算結果にて桁上げ信号が発生
した場合には、分割されたプログラムアドレスが格納さ
れる増減器に桁上げ信号が選択部を介して供給され、さ
らに増減器における加算演算にて桁上げ信号が発生した
場合には桁上げ信号か選択部を介して上位の増減器へ送
出されるようにしたことより、分岐時におけるプログラ
ムアドレスの生成に要する処理サイクルが増加すること
もない。

【図面の簡単な説明】

第１図は本発明のＣＰＵの内、プログラムアドレスの計
算に関する構成部分を示したブロック図、第２図ａ及び
第２図すは本発明のＣＰＵのプログラムアドレスの発生
方法を示す図、第３図は本発明のＣＰＵの全体構成を示
すブロック図、第４図は本発明のＣＰＵのプログラミン
グモデル、第５図ａないし第５図Ｃは本発明のＣＰＵの
命令形式について示した図である。 １９・・・ＡＬＵ、２５・・・キャリー選択六回路、２
６・・・キャリー選択８回路、５１・・・Ａ増減器、５
２・・・Ｂ増減器、５３・・・Ｃ増減器、５４・・・Ｐ
ＣＬ、５５・・・ＰＣＨ。 ５６・・・ＰＢＣｏ

Claims (1)

【特許請求の範囲】
1. （１）プログラムアドレスデータを構成するビット数よ
   り小さい数のビット数にてなるデータを処理するＡＬＵ
   と、 プログラムアドレスのビット数が複数に分割されたビッ
   ト数であり上記ＡＬＵが処理するデータのビット数と同
   じビット数にてなる分割プログラムアドレスデータに、
   選択された定数を増減可能な複数の増減器と、 上記ＡＬＵにおける演算にて発生した桁上げ信号と下位
   の上記増減器が送出する桁上げ信号とを選択し、選択し
   た桁上げ信号を上位の上記増減器に送出する選択部と、 プログラムアドレスを保持している少なくとも一つのレ
   ジスタと、を備えたことを特徴とする中央演算処理装置
   。