JPH11120760A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH11120760A JPH11120760A JP9278664A JP27866497A JPH11120760A JP H11120760 A JPH11120760 A JP H11120760A JP 9278664 A JP9278664 A JP 9278664A JP 27866497 A JP27866497 A JP 27866497A JP H11120760 A JPH11120760 A JP H11120760A
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Abstract
(57)【要約】
【課題】 演算機能内蔵メモリの改善に関する。
【解決手段】 ビット線BL11に交差する複数のワード線
WL11，WL12，WL13を選択し、選択されたワード線WL11，
WL12，WL13とビット線BL11との交差する部分のメモリセ
ルM11,M12,M13 に記憶された“１”又は“０”のデータ
について、ビット線BL11ごとに“１”，“０”のうち何
れのデータが多数を占めているかを決定する多数決演算
処理をする場合において、ビット線BL11と、選択された
ワード線WL11，WL12，WL13を全て同時に立ち上げ、その
際のビット線BLの電位をラッチ回路Ｌに保持することで
多数決演算処理を行うこと。
WL11，WL12，WL13を選択し、選択されたワード線WL11，
WL12，WL13とビット線BL11との交差する部分のメモリセ
ルM11,M12,M13 に記憶された“１”又は“０”のデータ
について、ビット線BL11ごとに“１”，“０”のうち何
れのデータが多数を占めているかを決定する多数決演算
処理をする場合において、ビット線BL11と、選択された
ワード線WL11，WL12，WL13を全て同時に立ち上げ、その
際のビット線BLの電位をラッチ回路Ｌに保持することで
多数決演算処理を行うこと。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、さらに詳しくいえば、メモリ自身に演算機能が付加
されている演算機能内蔵メモリの改善に関する。
し、さらに詳しくいえば、メモリ自身に演算機能が付加
されている演算機能内蔵メモリの改善に関する。
【０００２】
【従来の技術】以下で、従来の演算機能内蔵メモリにつ
いて図面を参照しながら説明する。図４は、従来の演算
機能内蔵メモリの構成を説明する図である。このメモリ
は、図４に示すように、ビット線ＢＬ１〜ＢＬ４と、こ
れと直交するワード線ＷＬ１〜ＷＬ４と、ビット線ＢＬ
１〜ＢＬ４にそれぞれ接続し、メモリセルのデータを一
時保持するラッチ回路Ｌ１〜Ｌ４と、ラッチ回路Ｌ１〜
Ｌ４にそれぞれ接続するレジスタＲ１〜Ｒ４と、これら
のレジスタＲ１〜Ｒ４にそれぞれ接続するレジスタＲ５
〜Ｒ８とを有する。
いて図面を参照しながら説明する。図４は、従来の演算
機能内蔵メモリの構成を説明する図である。このメモリ
は、図４に示すように、ビット線ＢＬ１〜ＢＬ４と、こ
れと直交するワード線ＷＬ１〜ＷＬ４と、ビット線ＢＬ
１〜ＢＬ４にそれぞれ接続し、メモリセルのデータを一
時保持するラッチ回路Ｌ１〜Ｌ４と、ラッチ回路Ｌ１〜
Ｌ４にそれぞれ接続するレジスタＲ１〜Ｒ４と、これら
のレジスタＲ１〜Ｒ４にそれぞれ接続するレジスタＲ５
〜Ｒ８とを有する。
【０００３】この演算機能内蔵メモリで、メモリセルに
あるデータを演算する際の動作について以下で説明す
る。ここでは、ワード線ＷＬ１と、ビット線ＢＬ１〜Ｂ
Ｌ４との交差する部分に設けられたメモリセルＭ１〜Ｍ
４に記憶されたデータと、ワード線ＷＬ２と、ビット線
ＢＬ１〜ＢＬ４との交差する部分に設けられたメモリセ
ルＭ５〜Ｍ８に記憶されたデータとを演算する場合につ
いて説明する。
あるデータを演算する際の動作について以下で説明す
る。ここでは、ワード線ＷＬ１と、ビット線ＢＬ１〜Ｂ
Ｌ４との交差する部分に設けられたメモリセルＭ１〜Ｍ
４に記憶されたデータと、ワード線ＷＬ２と、ビット線
ＢＬ１〜ＢＬ４との交差する部分に設けられたメモリセ
ルＭ５〜Ｍ８に記憶されたデータとを演算する場合につ
いて説明する。
【０００４】この場合、まず、ワード線ＷＬ１とビット
線ＢＬ１〜ＢＬ４との交差する部分にあるメモリセルＭ
１〜Ｍ４のデータをビット線ＢＬ１〜ＢＬ４を介してラ
ッチ回路Ｌ１〜Ｌ４に一旦保持させ、これをレジスタＲ
５〜Ｒ８に転送する。次にワード線ＷＬ２とビット線Ｂ
Ｌ１〜ＢＬ４との交差する部分にあるメモリセルＭ５〜
Ｍ８のデータを、ビット線ＢＬ１〜ＢＬ４を介してラッ
チ回路Ｌ１〜Ｌ４に一旦保持し、これをレジスタＲ１〜
Ｒ４に転送する。
線ＢＬ１〜ＢＬ４との交差する部分にあるメモリセルＭ
１〜Ｍ４のデータをビット線ＢＬ１〜ＢＬ４を介してラ
ッチ回路Ｌ１〜Ｌ４に一旦保持させ、これをレジスタＲ
５〜Ｒ８に転送する。次にワード線ＷＬ２とビット線Ｂ
Ｌ１〜ＢＬ４との交差する部分にあるメモリセルＭ５〜
Ｍ８のデータを、ビット線ＢＬ１〜ＢＬ４を介してラッ
チ回路Ｌ１〜Ｌ４に一旦保持し、これをレジスタＲ１〜
Ｒ４に転送する。
【０００５】次いで、レジスタＲ１〜Ｒ４と、レジスタ
Ｒ５〜Ｒ８との間で、ビット線ごとに演算処理を行って
いた。例えばビット線ＢＬ１については、メモリセルＭ
１のデータとメモリセルＭ５のデータを用いて、レジス
タＲ１とレジスタＲ５との間で所望の演算処理を行って
いた。
Ｒ５〜Ｒ８との間で、ビット線ごとに演算処理を行って
いた。例えばビット線ＢＬ１については、メモリセルＭ
１のデータとメモリセルＭ５のデータを用いて、レジス
タＲ１とレジスタＲ５との間で所望の演算処理を行って
いた。
【０００６】
【発明が解決しようとする課題】上記従来の装置によれ
ば、いかなる演算処理についても、各ビット線ＢＬ１〜
ＢＬ４にそれぞれ接続されたレジスタＲ１〜Ｒ４，レジ
スタＲ５〜Ｒ８を用いて行っているので、これらが必要
な分だけレイアウト面積が増大してしまうという問題が
生じていた。
ば、いかなる演算処理についても、各ビット線ＢＬ１〜
ＢＬ４にそれぞれ接続されたレジスタＲ１〜Ｒ４，レジ
スタＲ５〜Ｒ８を用いて行っているので、これらが必要
な分だけレイアウト面積が増大してしまうという問題が
生じていた。
【０００７】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、データを転送する複数のビット
線と、複数のワード線と、前記ビット線及び前記ワード
線に接続し、“１”又は“０”のデータを記憶する複数
のメモリセルと、前記ビット線により転送されるデータ
を一時保持して入出力するためのラッチ回路とを有する
半導体記憶装置であって、前記ビット線に交差する奇数
本のワード線を選択し、前記選択されたワード線と前記
ビット線との交差する部分の前記メモリセルに記憶され
た“１”又は“０”のデータについて、前記ビット線ご
とに“１”，“０”のうち何れのデータが多数を占めて
いるかを決定する多数決演算処理をする場合において、
前記ビット線と、前記選択されたワード線を全て同時に
立ち上げ、その際の前記ビット線の電位を前記ラッチ回
路に保持することで前記多数決演算処理を行うことを特
徴とする半導体記憶装置により、上記課題を解決するも
のである。
に鑑み成されたもので、データを転送する複数のビット
線と、複数のワード線と、前記ビット線及び前記ワード
線に接続し、“１”又は“０”のデータを記憶する複数
のメモリセルと、前記ビット線により転送されるデータ
を一時保持して入出力するためのラッチ回路とを有する
半導体記憶装置であって、前記ビット線に交差する奇数
本のワード線を選択し、前記選択されたワード線と前記
ビット線との交差する部分の前記メモリセルに記憶され
た“１”又は“０”のデータについて、前記ビット線ご
とに“１”，“０”のうち何れのデータが多数を占めて
いるかを決定する多数決演算処理をする場合において、
前記ビット線と、前記選択されたワード線を全て同時に
立ち上げ、その際の前記ビット線の電位を前記ラッチ回
路に保持することで前記多数決演算処理を行うことを特
徴とする半導体記憶装置により、上記課題を解決するも
のである。
【０００８】
【発明の実施の形態】以下で、本発明の実施形態につい
て図面を参照しながら説明する。図１は本実施形態に係
る半導体記憶装置の構成を説明する図であり、図２は本
実施形態に係る半導体記憶装置における多数決演算処理
の際の動作を説明するタイミングチャートである。ま
た、図３は多数決演算処理の状態を説明する図である。
て図面を参照しながら説明する。図１は本実施形態に係
る半導体記憶装置の構成を説明する図であり、図２は本
実施形態に係る半導体記憶装置における多数決演算処理
の際の動作を説明するタイミングチャートである。ま
た、図３は多数決演算処理の状態を説明する図である。
【０００９】この半導体記憶装置は、図１に示すよう
に、演算処理機能を内蔵したメモリであって、ビット線
ＢＬ１１〜ＢＬ１４と、これと直交するワード線ＷＬ１
１〜ＷＬ１４と、ビット線ＢＬ１１〜ＢＬ１４にそれぞ
れ接続し、メモリセルのデータを一時保持するラッチ回
路Ｌ１１〜Ｌ１４とを有し、従来のように、ラッチ回路
Ｌ１１〜Ｌ１４にそれぞれ接続していたレジスタを要し
ない。
に、演算処理機能を内蔵したメモリであって、ビット線
ＢＬ１１〜ＢＬ１４と、これと直交するワード線ＷＬ１
１〜ＷＬ１４と、ビット線ＢＬ１１〜ＢＬ１４にそれぞ
れ接続し、メモリセルのデータを一時保持するラッチ回
路Ｌ１１〜Ｌ１４とを有し、従来のように、ラッチ回路
Ｌ１１〜Ｌ１４にそれぞれ接続していたレジスタを要し
ない。
【００１０】演算機能内蔵メモリにおいて、多数決演算
処理をする場合の動作について以下で説明する。ここで
は、ワード線ＷＬ１１〜ＷＬ１３を選択し、これらとビ
ット線ＢＬ１１〜ＢＬ１４の交差する部分にあるメモリ
セルＭ１１〜Ｍ２２において、ビット線ＢＬ１１〜ＢＬ
１４ごとに、“１”と“０”とのどちらのデータが多い
かについて演算する多数決演算処理について説明する。
処理をする場合の動作について以下で説明する。ここで
は、ワード線ＷＬ１１〜ＷＬ１３を選択し、これらとビ
ット線ＢＬ１１〜ＢＬ１４の交差する部分にあるメモリ
セルＭ１１〜Ｍ２２において、ビット線ＢＬ１１〜ＢＬ
１４ごとに、“１”と“０”とのどちらのデータが多い
かについて演算する多数決演算処理について説明する。
【００１１】まず、多数決演算処理をするためのワード
線を選択する。ビット線ＢＬ１１〜ＢＬ１４とワード線
ＷＬ１１〜ＷＬ１３との交差部にあるメモリセルＭ１１
〜Ｍ２２には、それぞれ図３に示すようなデータが記憶
されているとする。例えば、メモリセルＭ２２には、図
３に示すように“０”が記憶されており、メモリセルＭ
１８には図３に示すように“１”が記憶されている。
線を選択する。ビット線ＢＬ１１〜ＢＬ１４とワード線
ＷＬ１１〜ＷＬ１３との交差部にあるメモリセルＭ１１
〜Ｍ２２には、それぞれ図３に示すようなデータが記憶
されているとする。例えば、メモリセルＭ２２には、図
３に示すように“０”が記憶されており、メモリセルＭ
１８には図３に示すように“１”が記憶されている。
【００１２】このとき、各メモリセルの電位は、図３に
示すようになっている。例えば、ビット線ＢＬ１１とワ
ード線ＷＬ１１との交点にあるメモリセルＭ１１につい
ては、その電位がΔＶであって、記憶されたデータは
“１”になっている。メモリセルの電位は、勿論そのメ
モリセルに記憶されたデータと対応関係が有り、この電
位がΔＶ以上であればデータは“１”となり、−ΔＶ以
下であればデータは“０”となる。
示すようになっている。例えば、ビット線ＢＬ１１とワ
ード線ＷＬ１１との交点にあるメモリセルＭ１１につい
ては、その電位がΔＶであって、記憶されたデータは
“１”になっている。メモリセルの電位は、勿論そのメ
モリセルに記憶されたデータと対応関係が有り、この電
位がΔＶ以上であればデータは“１”となり、−ΔＶ以
下であればデータは“０”となる。
【００１３】例えば、ビット線ＢＬ１１とワード線ＷＬ
１２との交点にあるメモリセルＭ１２については、メモ
リセルの電位が−ΔＶであって、記憶されたデータは
“０”となる。また、ビット線ＢＬ１１とワード線ＷＬ
１３との交点にあるメモリセルＭ１３については、メモ
リセルの電位がΔＶであって、記憶されたデータは
“１”となる。
１２との交点にあるメモリセルＭ１２については、メモ
リセルの電位が−ΔＶであって、記憶されたデータは
“０”となる。また、ビット線ＢＬ１１とワード線ＷＬ
１３との交点にあるメモリセルＭ１３については、メモ
リセルの電位がΔＶであって、記憶されたデータは
“１”となる。
【００１４】このような場合に、例えばビット線ＢＬ１
１について多数決演算処理をする場合、すなわち、ビッ
ト線ＢＬ１１に接続するメモリセルＭ１１〜Ｍ１３の多
数決処理をする場合について図２を参照しながら説明す
る。この演算処理をする場合には、図２に示すようにビ
ット線ＢＬ１１を立ち上げるとともにワード線ＷＬ１１
〜ＷＬ１３を立ち上げる。
１について多数決演算処理をする場合、すなわち、ビッ
ト線ＢＬ１１に接続するメモリセルＭ１１〜Ｍ１３の多
数決処理をする場合について図２を参照しながら説明す
る。この演算処理をする場合には、図２に示すようにビ
ット線ＢＬ１１を立ち上げるとともにワード線ＷＬ１１
〜ＷＬ１３を立ち上げる。
【００１５】すると、メモリセルＭ１１にはΔＶが、メ
モリセルＭ１２には−ΔＶが、メモリセルＭ１３にはΔ
Ｖの電位となっているので、ビット線ＢＬ１１の電位は
これらの合計であるΔＶとなる。このため、ビット線Ｂ
Ｌ１１からラッチ回路Ｌ１１に一時保持される電位もΔ
Ｖとなり、この電位ΔＶは“１”に相当するので、結果
的にこのビット線ＢＬ１１についての演算結果は“１”
となる。
モリセルＭ１２には−ΔＶが、メモリセルＭ１３にはΔ
Ｖの電位となっているので、ビット線ＢＬ１１の電位は
これらの合計であるΔＶとなる。このため、ビット線Ｂ
Ｌ１１からラッチ回路Ｌ１１に一時保持される電位もΔ
Ｖとなり、この電位ΔＶは“１”に相当するので、結果
的にこのビット線ＢＬ１１についての演算結果は“１”
となる。
【００１６】これと同様にして、ビット線ＢＬ１２につ
いては、メモリセルＭ１４〜Ｍ１６の電位がそれぞれ−
ΔＶ，−ΔＶ，ΔＶとなり、これらの合計である−ΔＶ
がビット線ＢＬ１２の電位となる。この電位−ΔＶは
“０”に相当するので、結果的にこのビット線ＢＬ１２
についての演算結果は“０”となる。同様に、ビット線
ＢＬ１３についての電位は３ΔＶとなるため、“１”が
演算結果となり、ビット線ＢＬ１４についての電位は−
３ΔＶとなるため、“０”が演算結果となる。
いては、メモリセルＭ１４〜Ｍ１６の電位がそれぞれ−
ΔＶ，−ΔＶ，ΔＶとなり、これらの合計である−ΔＶ
がビット線ＢＬ１２の電位となる。この電位−ΔＶは
“０”に相当するので、結果的にこのビット線ＢＬ１２
についての演算結果は“０”となる。同様に、ビット線
ＢＬ１３についての電位は３ΔＶとなるため、“１”が
演算結果となり、ビット線ＢＬ１４についての電位は−
３ΔＶとなるため、“０”が演算結果となる。
【００１７】このようにして、本実施形態に係る半導体
記憶装置によれば、ビット線と、選択されるメモリセル
に接続されたワード線とを同時に立ち上げることによっ
て多数決演算処理が可能になるので、従来のように、演
算用として一つのビット線に２つ設けられているレジス
タが不要になる。したがって、その分だけレイアウト面
積の縮小化が可能になり、また高速な演算処理が可能に
なる。
記憶装置によれば、ビット線と、選択されるメモリセル
に接続されたワード線とを同時に立ち上げることによっ
て多数決演算処理が可能になるので、従来のように、演
算用として一つのビット線に２つ設けられているレジス
タが不要になる。したがって、その分だけレイアウト面
積の縮小化が可能になり、また高速な演算処理が可能に
なる。
【００１８】なお、本実施形態では、ビット線ごとに選
択するワード線の数を３本にし、ビット線ごとに３つの
メモリセルについての多数決演算処理をしているが、本
発明はこれに限らず、ビット線ごとに奇数本のワード線
を選択しさえすれば、何本であっても同様の多数決演算
処理が可能になり、本実施形態と同様の効果を奏する。
択するワード線の数を３本にし、ビット線ごとに３つの
メモリセルについての多数決演算処理をしているが、本
発明はこれに限らず、ビット線ごとに奇数本のワード線
を選択しさえすれば、何本であっても同様の多数決演算
処理が可能になり、本実施形態と同様の効果を奏する。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
ビット線に交差する複数のワード線を選択し、選択され
たワード線とビット線との交差する部分のメモリセルに
記憶された“１”又は“０”のデータについて、ビット
線ごとに“１”，“０”の何れのデータが多数を占めて
いるかを決定する多数決演算処理をする場合において、
ビット線と、選択されたワード線を全て同時に立ち上
げ、その際のビット線の電位をラッチ回路に保持するこ
とで多数決演算処理を行っている。
ビット線に交差する複数のワード線を選択し、選択され
たワード線とビット線との交差する部分のメモリセルに
記憶された“１”又は“０”のデータについて、ビット
線ごとに“１”，“０”の何れのデータが多数を占めて
いるかを決定する多数決演算処理をする場合において、
ビット線と、選択されたワード線を全て同時に立ち上
げ、その際のビット線の電位をラッチ回路に保持するこ
とで多数決演算処理を行っている。
【００２０】このため、各ビット線の電位をラッチ回路
に保持するだけで、各ビット線ごとの選択されたメモリ
セルに書き込まれたデータのうち、“１”，“０”いず
れのデータが多いかについて演算することができるの
で、ビット線ごとに設けられていた演算用のレジスタを
必要とせず、その分だけレイアウト面積の縮小化が可能
になり、また高速な演算処理が可能になる。
に保持するだけで、各ビット線ごとの選択されたメモリ
セルに書き込まれたデータのうち、“１”，“０”いず
れのデータが多いかについて演算することができるの
で、ビット線ごとに設けられていた演算用のレジスタを
必要とせず、その分だけレイアウト面積の縮小化が可能
になり、また高速な演算処理が可能になる。
【図１】本発明の実施形態に係る半導体記憶装置の構成
を説明する図である。
を説明する図である。
【図２】本発明の実施形態に係る半導体記憶装置の多数
決演算処理の際の動作を説明するタイミングチャートで
ある。
決演算処理の際の動作を説明するタイミングチャートで
ある。
【図３】本発明の実施形態に係る半導体記憶装置の多数
決演算処理の原理を説明する図である。
決演算処理の原理を説明する図である。
【図４】従来の半導体記憶装置の構成を説明する図であ
る。
る。
Claims (2)
- 【請求項１】 データを転送する複数のビット線と、複
数のワード線と、前記ビット線及び前記ワード線に接続
し、“１”又は“０”のデータを記憶する複数のメモリ
セルと、前記ビット線により転送されるデータを一時保
持して入出力するためのラッチ回路とを有する半導体記
憶装置であって、 前記ビット線に交差する所望のワード線を選択し、前記
選択されたワード線と前記ビット線との交差する部分の
前記メモリセルに記憶された“１”又は“０”のデータ
に基づいて演算処理をする場合において、 前記ビット線と、前記選択されたワード線を全て同時に
立ち上げ、 その際の前記ビット線の電位を前記ラッチ回路に保持す
ることで前記演算処理を行うことを特徴とする半導体記
憶装置。 - 【請求項２】 データを転送する複数のビット線と、複
数のワード線と、前記ビット線及び前記ワード線に接続
し、“１”又は“０”のデータを記憶する複数のメモリ
セルと、前記ビット線により転送されるデータを一時保
持して入出力するためのラッチ回路とを有する半導体記
憶装置であって、 前記ビット線に交差する奇数本のワード線を選択し、前
記選択されたワード線と前記ビット線との交差する部分
の前記メモリセルに記憶された“１”又は“０”のデー
タについて、前記ビット線ごとに“１”，“０”のうち
何れのデータが多数を占めているかを決定する多数決演
算処理をする場合において、 前記ビット線と、前記選択されたワード線を全て同時に
立ち上げ、 その際の前記ビット線の電位を前記ラッチ回路に保持す
ることで前記多数決演算処理を行うことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9278664A JPH11120760A (ja) | 1997-10-13 | 1997-10-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9278664A JPH11120760A (ja) | 1997-10-13 | 1997-10-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11120760A true JPH11120760A (ja) | 1999-04-30 |
Family
ID=17600446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9278664A Pending JPH11120760A (ja) | 1997-10-13 | 1997-10-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11120760A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6999371B2 (en) | 2003-07-24 | 2006-02-14 | Renesas Technology Corp. | Semiconductor memory device capable of reducing power consumption during reading and standby |
-
1997
- 1997-10-13 JP JP9278664A patent/JPH11120760A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6999371B2 (en) | 2003-07-24 | 2006-02-14 | Renesas Technology Corp. | Semiconductor memory device capable of reducing power consumption during reading and standby |
| US7170812B2 (en) | 2003-07-24 | 2007-01-30 | Renesas Technology Corp. | Semiconductor memory device capable of reducing power consumption during reading and standby |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040302 |