JP3898685B2 - 半導体記憶装置 - Google Patents
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- Memory System Of A Hierarchy Structure (AREA)
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Description
図1は、本発明の第1の実施形態に係るキャッシュメモリのセルアレイの配置の一例を示す。
第1の実施形態では、データ部10の2行のメモリセルへのデータ書き込みは2サイクル以上かかるので、該当エントリーに対応するタグ部20の2行のCAM セルへのデータ書き込み(ワード線選択)も2サイクル以上をかけて行うように変更してもよい。この変更により、タグ部20の2行のCAM セルの書き込み/読み出し用のビット線を共有化できるので、チップ面積を削減することができる。特に、タグ部20のCAM セルの大きさが配線で決まるような場合において、配線を削減できることでチップ面積を大幅に削減することができる。
第1の実施形態では、タグ部20のCAM セルを書き込み/読み出し共用のビット線に接続した例を示したが、タグ部20のCAM セルを書き込み専用のビット線および読み出し専用のビット線に接続するように変更してもよく、その一例を以下に説明する。
第1の実施形態では、データ部10を分割した場合の物理的なレイアウトの高さがタグ部20の物理的なレイアウトの高さに比べて高くなる場合に、タグ部20をデータ部10と同数だけ分割したが、必要に応じてタグ部20をデータ部10の分割数以上に分割するようにしてもよい。
Claims (5)
- データを記憶するキャッシュラインが複数行に分割されており、複数のエントリー数を有するデータ記憶部と、
前記データ記憶部に記憶される前記データに対応するアドレスを記憶する複数のメモリセルを有し、これら複数のメモリセルが複数行に分割されているメモリセル回路と、このメモリセル回路で記憶された前記アドレスと入力アドレスとを比較する比較回路とを備えた連想記憶メモリのアレイを有し、前記アドレスを複数行に分割して前記メモリセル回路に記憶し、前記複数行に分割して記憶された前記アドレスの各行が並列に前記入力アドレスと前記比較回路で比較され、各行の比較結果に基づいてキャッシュのヒット/ミス判定信号を生成し、このヒット/ミス判定信号を前記データ記憶部に供給するタグ部
とを具備することを特徴とする半導体記憶装置。 - 前記データ記憶部の前記キャッシュラインへのアクセスは、分割された複数行の中から、インデックスアドレスに応じて該当エントリーが選択されることにより行われることを特徴とする請求項1記載の半導体記憶装置。
- 前記タグ部の複数行の前記メモリセル回路に前記アドレスが書き込まれる際、複数サイクルで書き込まれることを特徴とする請求項1記載の半導体記憶装置。
- 前記タグ部の複数行の前記メモリセルのうち同一カラムの前記メモリセルは、共通の書き込み用のビット線に接続されていることを特徴とする請求項1記載の半導体記憶装置。
- データを一時的に記憶するデータ記憶部と、
前記データ記憶部に記憶される前記データに対応するアドレスを記憶する複数のメモリセルを有し、これら複数のメモリセルは複数行に分割されているメモリセル回路と、このメモリセル回路で記憶された前記アドレスと入力アドレスとを比較する比較回路とを備えた連想記憶メモリのアレイを有し、前記アドレスを複数行に分割して前記メモリセル回路に記憶し、前記複数行に分割して記憶された前記アドレスの各行が並列に前記入力アドレスと前記比較回路で比較され、各行の比較結果に基づいてキャッシュのヒット/ミス判定信号を生成し、前記データ記憶部に供給するタグ部
とを具備することを特徴とする半導体記憶装置。
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