JP2005122852A

JP2005122852A - 半導体記憶装置

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Publication number: JP2005122852A
Application number: JP2003359373A
Authority: JP
Inventors: Yoshihiro Kono; 良洋河野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-10-20
Filing date: 2003-10-20
Publication date: 2005-05-12
Anticipated expiration: 2023-10-20
Also published as: US6898100B2; JP3898685B2; US20050083719A1

Abstract

【課題】キュッシュメモリで取り扱うデータサイズが大きくなっても高速化を可能とし、タグ部の領域を有効に活用し、LSI チップの面積の増大を抑制する。
【解決手段】あるアドレスの値をSRAM部22に保持し、保持アドレスを入力アドレスを比較回路部23で比較するCAM セル21のアレイを有するタグ部20と、タグ部のエントリーに対応するデータを保持するデータ部10とを備えたキュッシュメモリにおいて、タグ部のメモリセルを分割して並列にアドレスを比較するようにした。
【選択図】図２

Description

本発明は、半導体記憶装置に係り、特にキャッシュメモリに関するもので、例えばブロードバンド通信用のシステム集積回路(LSI) に搭載される多ビット幅のキャッシュメモリに使用される。

近年、システムLSI の高速化、高機能化に伴い、例えばメインメモリと中央処理ユニット(CPU) との間でデータを高速でやり取りするために挿入されるキャッシュメモリの重要性が高まってきた。特に、ブロードバンド時代に対応するため、システムLSI で大量のデータを高速処理する必要性があることから、キュッシュメモリとして多ビット幅が必要になってきた。

一般に、CPU を搭載したシステムLSI において、外部のメインメモリはダイナミック型メモリ(Dynamic Random Access Memory ;DRAM) で構成され、記憶容量は大きいが、データをやり取りするのに時間がかかる。これに対して、キャッシュメモリはスタティック型メモリ(Static Random Access Memory ;SRAM)で構成され、記憶容量は小さいが、高速にデータアクセスできる。

そこで、時間のかかるDRAMへのアクセス回数をなるべく減らして、一度に大量のデータ（例えば256 バイト、512 バイト）をキュッシュメモリに書き込んでおくことにより高速化を図る必要がある。この際、キュッシュメモリからCPU にデータが読み出される時は、システムにもよるが、32ビット幅または64ビット幅でよい。換言すれば、キュッシュメモリにメインメモリから要求されるデータサイズは、CPU から要求されるデータサイズの数倍大きくなる。

キュッシュメモリは、一般に、メインメモリの一部のデータの写しであるキャッシュデータを一時的に保持するSRAMからなるデータ部と、このデータ部に保持されたデータに対応するメインメモリのアドレス（CPU 内に設けられたフェッチカウンタから供給されるアクセスアドレスの一部）を保持する連想記憶メモリ(Content Addressable memory ;CAM)からなるタグ部とで構成される。

キュッシュメモリにヒットした場合の動作は、入力アドレスをタグ部に格納されているアドレスと比較して一致したエントリーに対応するデータ部のデータを読み出す。タグ部とデータ部は１対１に対応していることが基本であるが、ブロードバンド化とともに取り扱うデータサイズが大きくなってきた。

そこで、システムLSI のバス幅の制約を緩和し、LSI チップの面積を削減するために、データ部のローの長さ（ビット幅）を複数に分割して複数行に分け、書き込みデータを複数サイクルに分けて複数行に書き込む手法が提案されている。

図８は、キュッシュメモリのデータ部を２行に分割した場合のセルアレイのパターンレイアウトの従来例を示す。

データ部10には、メインメモリから入力するデータ（data）を記憶する。比較機能付きのCAMセルが用いられたタグ部80は、前記データに保持されたデータに対応するメインメモリのアドレス(Write address) を保持し、新たにCPU から入力したアドレス信号(Compare address)を保持アドレスと比較する。

いま、データ部10を２行に分割した場合、データ部10へのデータ書き込みは２エントリーとなり、２エントリーのうちのどちらかを選択するかは、インデックスアドレス信号(index address) により決定するようにしている。これに対して、タグ部80へのデータ書き込みは１エントリーである。

しかし、上記した従来のキュッシュメモリは、タグ部80のアレイ構成が書き込みビット幅で決まるので、ブロードバンド用の大量のデータを取り扱う場合などにデータサイズが大きくなると、ワード線方向が極端に長くなり、高速化を妨げている。

また、タグ部80とデータ部10でメモリセルの構成が異なり、データ部10の方がエントリー数が多くなるので、タグ部80のセルアレイのパターンレイアウトに隙間（スペース部分）が増加し、無駄な領域90が発生し、LSI チップの面積が増大するという問題がある。

また、キュッシュメモリの高速化、高機能化に伴い、データ部10のメモリセル構成が複雑になり、最適な縦横アスペクト比を追求すると、物理的なレイアウトの高さが増えることが考えられる。この場合、タグ部80に比べてデータ部10の方が物理的なレイアウトの高さが高いので、キャッシュメモリのパターンレイアウトに隙間が発生し、LSI チップの面積が無駄になる。

なお、特許文献１には、２系列のCAM セルを横に並べ、仮想アドレス２個と実アドレス１個の計３個のアドレスがセルと比較されるキャッシュメモリが開示されている。この場合、セルはワード線方向に分割され、分割部からそれぞれ一致線が出力され、セレクタで１つが選ばれる。セレクタ出力はラッチされ、連想記憶メモリとデータ部のワード線となっているので、読み出し中に次のセットアップが可能となっている。単一キャッシュ行から２データブロックを出力することも可能であることが開示されている。
米国特許第５７５２２６０号明細書

上記したように従来のキュッシュメモリは、データサイズが大きくなるのに伴い、ワード線方向が極端に長くなり、高速化を妨げているという問題、タグ部のパターンレイアウトに隙間が増加し、無駄な領域が発生し、LSI チップの面積が増大するという問題があった。

本発明は上記の問題点を解決すべくなされたもので、キュッシュメモリで取り扱うデータサイズが大きくなっても高速化を図ることができ、タグ部の領域を有効に活用でき、LSI チップの面積の増大を抑制し得る半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置の第１の態様は、データを一時的に保持するために設けられ、各キャッシュラインをそれぞれ複数行に分割し、複数のエントリー数を有するデータ部と、前記データ部に保持されたデータに対応するアドレスを保持するメモリセル部および保持アドレスの値と入力アドレスの値を比較する比較回路部を備えた連想記憶メモリのアレイを有し、前記データ部のキャッシュラインと同様に複数行に分割して前記メモリセル部にアドレスデータを保持し、前記複数行に分割して保持されたアドレスデータの各行を並列に入力アドレスと前記比較回路部で比較し、各行の比較結果に基づいてキャッシュのヒット／ミス判定信号を出力するタグ部とを具備することを特徴とする。

本発明の半導体記憶装置の第２の態様は、データを一時的に保持するために設けられたデータ部と、前記データ部に保持されたデータに対応するアドレスを保持するメモリセル部および保持アドレスの値と入力アドレスの値を比較する比較回路を備えた連想記憶メモリのアレイを有し、各アドレスデータを複数行に分割して前記メモリセル部にアドレスデータを保持し、前記複数行に分割して保持されたアドレスデータの各行を並列に入力アドレスと前記比較回路部で比較し、各行の比較結果に基づいてキャッシュのヒット／ミス判定信号を出力するタグ部とを具備することを特徴とする。

キュッシュメモリで取り扱うデータサイズが大きくなっても高速化を図ることができ、タグ部の領域を有効に活用でき、LSI チップの面積の増大を抑制することができる。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るキャッシュメモリのセルアレイの配置の一例を示す。

このキャッシュメモリは、例えばCPU を用いたシステムにおいてCPU （図示せず）とメインメモリ（図示せず）との間に挿入されるものであり、データ部10とタグ部20とを有する。

データ部10は、メインメモリのデータの一部の写しであるデータ（data）が入力し、これを一時的に保持するSRAMからなり、各キャッシュラインをそれぞれ複数行（本例では２行）に分割する構成を有し、複数（本例では２つ）のエントリー数を有する。

本例では、データ部10のキャッシュラインへアクセスする際は、インデックスアドレス信号(index address) に応じて、データ部10の分割された２エントリーのうちのいずれか一方が選択される。キャッシュライン内の全てのデータに対してアクセスする場合は、各サイクル毎にインデックスアドレスが切り替えられて２サイクルでアクセスされる。

タグ部20は、図２を参照して後述するように、データ部10に保持されたデータに対応するメインメモリのアドレス（内容アドレス）を保持するSRAM部22と、保持アドレス(Write address) の値とCPU から入力したアドレス(Compare address) の値を比較する比較回路部23を備えた連想記憶メモリ(CAM) セル21のアレイを有する。

本例のタグ部20は、データ部10のキャッシュラインと同様に複数行に分割してアドレスデータを保持する構成（複数のエントリー）を有する。そして、SRAM部22に保持されたアドレスデータの各行を並列に入力アドレスと比較回路部23で比較し、各行の比較結果に基づいてキャッシュのヒット／ミス判定信号を出力する機能を有する。

タグ部20の複数行に分割されたCAM セルにアドレスを書き込む際、１サイクルで各行に同時に書き込むことも可能であるが、複数サイクルで各行毎に順次に書き込むことも可能である。

なお、図１において、データ部10およびタグ部20内に示されている数値は、それぞれに記憶されるデータまたはアドレスの各ビット位置を表している。

図２は、図１中のタグ部20のCAM セルアレイの一部（２行に分割されたCAM セルの各一部）を取り出し、書き込み／読み出し用のビット線を同一カラムで共有化した構成例を示す等価回路図である。

タグ部20は、比較機能付きのCAM セル21が行列状に配設されたCAM セルアレイを有し、CAM セルアレイにおいて１つの内容アドレスを記憶する領域は本例では２行に分割されている。２行に分割されたCAM セル21のうち、１行目の同一行のCAM セル21には、ワード線WL0 およびマッチ線Match line0 が接続され、２行目の同一行のCAM セル21には、ワード線WL1 およびマッチ線Match line1 が接続されている。

比較機能付きのCAM セル21は、例えば４トランジスタ（一対の駆動入力用のNMOSトランジスタN1,N2 、一対の負荷用のPMOSトランジスタP1,P2 ）タイプのSRAMセル部22と、このSRAMセル部22の一対の記憶ノードn0、nb0 あるいはn1、nb1 と一対の相補的なビット線（本例ではBL0,BL0b）との間に接続されている一対のトランスファゲート用のNMOSトランジスタN3,N4 と、前記一対の記憶ノードn0、nb0 あるいはn1、nb1 に保持されている内容アドレスと一対のアドレス入力の相補的な１ビットを比較する比較回路部23とからなる。

比較回路部23は、SRAMセル部22の一対の記憶ノードn0、nb0 あるいはn1、nb1 にそれぞれのゲートが接続され、各一端同士が接続された一対の比較用のNMOSトランジスタN5,N6と、この一対のNMOSトランジスタN5,N6 が相互接続された内部比較ノード（node0 あるいはnode1 ）にゲートが接続され、マッチ線（Match line0 あるいはMatch line1 ）と接地ノードとの間にドレイン・ソース間が接続された比較出力用のNMOSトランジスタN7とからなる。

前記したように２行に分割されたCAM セル21のうち、１行目の各CAM セル21は、SRAMセル部22に共通にワード線（本例ではWL0)が接続されており、比較回路部23に共通にマッチ線（本例ではMatch line0 ）が接続されている。２行目の各CAM セル21は、SRAMセル部22に共通にワード線（本例ではWL1)が接続されており、比較回路部23に共通にマッチ線（本例ではMatch line1 ）が接続されている。

そして、CAM セルアレイの同一列の各CAM セル21に対して、各SRAMセル部22に共通に一対のビット線（本例ではBL0,BL0b）が接続されており、１行目のCAM セル21の比較回路部23には相補的な一対のアドレスビット線VA0,VA0bが接続されており、２行目のCAM セル21の比較回路部23には相補的な一対のアドレスビット線VA1,VA1bが接続されている。

図３は、図１に示したタグ部20、データ部10へのデータアクセスの動作例を示すタイミングチャートである。

書き込み動作時には、クロック信号CLK の１サイクル目は、タグ部20の２行に分割されたCAM セル21に対応して２行に分割されたアドレスデータA&A'が同時に書き込まれ、データ部10のアドレスA0にデータ書き込みが行われる。クロック信号CLK の２サイクル目は、タグ部20は何も動作しない(No Operation ;NOP)が、データ部10のアドレスA1にデータ書き込みが行われる。

そして、次の比較・読み出し動作時には、タグ部20では１サイクル目、２サイクル目とも２行のアドレスデータA&A'の比較(compare ;cmp.)が行われ、キャッシュヒット時には、データ部10では１サイクル目、２サイクル目に対応して２行に分割されたアドレスデータ（本例ではA0,A1 ）の読み出し(Read)が行われる。

図４は、図２中のタグ部20の２本のマッチ線Match line0 およびMatch line1 に繋がっている全てのビットの値の各比較結果に基づいてキャッシュメモリがヒットしたか否かを判定して判定結果resultを出力するヒット／ミス判定回路の一例を示す。

このヒット／ミス判定回路は、図２中のタグ部20の２行に分割されたCAM セルに対応する２本のマッチ線Match line0 およびMatch line1 の各比較結果とともにenable/disable制御用の信号valid をアンドゲート51に入力している。また、２本のマッチ線Match line0 およびMatch line1 に接続されている各CAM セルの内部比較ノードnodeにゲートが接続されている比較出力用のNMOSトランジスタN7に対して、前記信号valid によりスイッチ制御されるNMOSトランジスタN8を直列に接続している。

したがって、CPU から入力するアドレスと保持しているアドレスの各ビットの値がそれぞれ比較されると、一致したビットに対応するマッチ線はハイレベル"H" に保持され、不一致のビットに対応するマッチ線はロウレベル"L" に引き落とされる。そして、同一のマッチ線に繋がっている全てのビットの値の各比較結果が全て"H" であれば、入力アドレスと保持アドレスが完全に一致した（キャッシュヒット）と検知され、このマッチ線に対応するエントリーのデータ部10のデータが読み出される。これに対して、マッチ線の値が"L"であれば、このマッチ線に対応するエントリーのデータは読み出されない。この際、信号valid により比較・判定動作の可否を制御している（valid="H" の時に判定動作を行う）ので、不必要な動作を抑止し、消費電力の削減を図ることができる。

なお、データ部10へのデータ書き込み時には、書き込み領域のデータは使用しないので、タグ部20でアドレスを比較する必要はなく、図４に示した判定回路を動作させないように信号valid により制御する。

上記したように図１乃至図４に示した構成のキュッシュメモリによれば、データ部10およびタグ部20をそれぞれ２行に分割して配置しており、２行で並列にアドレス比較を行うことによってヒット／ミス判定を行うことが可能になる。

したがって、例えばブロードバンド用のサイズが大きいデータを取り扱う際に、図８に示した従来例のキャッシュメモリではデータ部10とタグ部80のエントリー数の違いからタグ部80で発生していた無駄な領域を抑制し、タグ部80の領域を有効に活用することができる。また、タグ部80のワード線方向の長さが半分になるので、キャッシュメモリのレイアウト面積自体も小さくなり、チップ面積の増大を抑制することができる。

また、タグ部80に格納されているアドレスと入力アドレスの比較結果を判定する信号のマッチ線の長さが半分になるので、マッチ線のRC遅延は1/4 になってマッチ線の信号伝搬の高速化を図ることができる。また、マッチ線の負荷が減っているので、マッチ線駆動用のトランジスタサイズを小さくすることができ、マッチ判定回路のレイアウト面積をより小さくすることができる。ワード線についても、上記マッチ線と同様のことが言える。

＜第１の実施形態の変形例１＞
第１の実施形態では、データ部10の２行のメモリセルへのデータ書き込みは２サイクル以上かかるので、該当エントリーに対応するタグ部20の２行のCAM セルへのデータ書き込み（ワード線選択）も２サイクル以上をかけて行うように変更してもよい。この変更により、タグ部20の２行のCAM セルの書き込み／読み出し用のビット線を共有化できるので、チップ面積を削減することができる。特に、タグ部20のCAM セルの大きさが配線で決まるような場合において、配線を削減できることでチップ面積を大幅に削減することができる。

図５は、第１の実施形態の変形例１におけるタグ部20、データ部10へのデータアクセスの動作例を示すタイミングチャートである。

書き込み動作時に、１サイクル目は、タグ部20には２行に分割されたアドレスデータA&A'のうちの一方のデータA が書き込まれ、データ部10にはアドレスA0にデータ書き込みが行われる。２サイクル目は、タグ部20にはアドレスデータA&A'のうちの他方のデータA'が書き込まれるが、データ部10には次のアドレスA1にデータ書き込みが行われる。

そして、次の比較・読み出し動作時に、タグ部20では１サイクル目、２サイクル目とも２行のアドレスデータA&A'の比較(compare ;cmp.)が行われ、キャッシュヒット時には、データ部10では１サイクル目、２サイクル目に対応して２行に分割されたアドレスデータ（本例ではA0,A1 ）の読み出し(Read)が行われる。

上記したように第２の実施形態のキャッシュメモリによれば、前述した第１の実施形態のキャッシュメモリと同様の効果が得られるほか、タグ部20もデータ部10と同様に２サイクルかけてデータを書き込むようにしているので、書き込み／読み出し共用のビット線BL,/RBL を同一列で共有化でき、セルアレイの構成を簡単化するとともにチップ面積を削減することができる。

＜第１の実施形態の変形例２＞
第１の実施形態では、タグ部20のCAM セルを書き込み／読み出し共用のビット線に接続した例を示したが、タグ部20のCAM セルを書き込み専用のビット線および読み出し専用のビット線に接続するように変更してもよく、その一例を以下に説明する。

図６は、図２に示したタグ部20のCAM セルの変形例を示す。

このCAM セルは、図２を参照して前述したタグ部20のCAM セルと比べて、（１）各行のワード線WL0,WL1 が書き込み専用のワード線として使用され、読み出し専用のワード線RWL0,RWL1 が付設されている点、（２）一対のビット線BL0,BL0bが一対の書き込み専用のビット線として使用され、一対の読み出し専用のビット線（一方RBL0のみ図示する）が付設されている点、（３）上記読み出し専用のビット線RBL0,RBL0bと接地ノードとの間に、それぞれのゲートが対応して前記一対の読み出し専用のワード線に接続されたNMOSトランジスタ（一方N9のみ図示する）とそれぞれのゲートが対応してSRAMセル部22の一対の記憶ノードn0,nb0あるいはn1,nb1に接続されたNMOSトランジスタ（一方N10 のみ図示する）が直列に接続されている点が異なり、その他は同じであるので、図２中と同一符号を付している。

＜第２の実施形態＞
第１の実施形態では、データ部10を分割した場合の物理的なレイアウトの高さがタグ部20の物理的なレイアウトの高さに比べて高くなる場合に、タグ部20をデータ部10と同数だけ分割したが、必要に応じてタグ部20をデータ部10の分割数以上に分割するようにしてもよい。

さらに、キャッシュメモリの高速化、高機能化を追求すると、メモリ構成が複雑になり、データ部10を分割しなくてもその物理的なレイアウトの高さ（レイアウトパターンの縦方向のサイズ）がタグ部20の物理的なレイアウトの高さに比べて高くなる場合がある。このような場合に、タグ部20のメモリセルを分割して並列にアドレスを比較するようにしてもよい。

図７は、本発明の第２の実施形態に係るキャッシュメモリのセルアレイの配置の一例を示す。

このキャッシュメモリは、図１を参照して前述した第１の実施形態に係るキャッシュメモリと比べて、データ部10a が分割されていない点が異なり、タグ部20は２行に分割されており、図１中と同一部分には同一符号を付している。ここで、H はデータ部10a の単位領域のレイアウト高さであり、h はタグ部20の単位領域のレイアウト高さであり、h<H の関係にある。

第２の実施形態によれば、タグ部20の物理的なレイアウトの高さがデータ部10a の物理的なレイアウトの高さ以内（望ましくは同じ高さ）にし、タグ部20のアクセスサイクル数をデータ部10a のアクセスサイクル数以内にすることができ、タグ部20における面積のロスを削減することができる。

本発明の第１の実施形態に係るキャッシュメモリのセルアレイの配置の一例を示すレイアウト図。図１中のタグ部のCAM セルアレイの一部の構成例を示す等価回路図。図１に示したタグ部、データ部へのデータアクセスの動作例を示すタイミングチャート。図２中の判定回路の一例を示す回路図。第１の実施形態の変形例１におけるタグ部、データ部へのデータアクセスの動作例を示すタイミングチャート。図２に示したタグ部のCAM セルの変形例を示す回路図。本発明の第２の実施形態に係るキャッシュメモリのセルアレイの配置の一例を示すレイアウト図。キュッシュメモリのセルアレイのパターンレイアウトの従来例を示すブロック図。

符号の説明

10…データ部、20…タグ部、21…CAM セル、22…SRAM部、23…比較回路部。

Claims

データを一時的に保持するために設けられ、各キャッシュラインをそれぞれ複数行に分割し、複数のエントリー数を有するデータ部と、
前記データ部に保持されたデータに対応するアドレスを保持するメモリセル部および保持アドレスの値と入力アドレスの値を比較する比較回路部を備えた連想記憶メモリのアレイを有し、前記データ部のキャッシュラインと同様に複数行に分割して前記メモリセル部にアドレスデータを保持し、前記複数行に分割して保持されたアドレスデータの各行を並列に入力アドレスと前記比較回路部で比較し、各行の比較結果に基づいてキャッシュのヒット／ミス判定信号を出力するタグ部
とを具備することを特徴とする半導体記憶装置。
前記データ部のキャッシュラインへのアクセスは、インデックスアドレス入力に応じて、分割された複数行の中から該当エントリーを選択することを特徴とする請求項１記載の半導体記憶装置。
前記タグ部のキャッシュライン内の複数行にアドレスを書き込む際、複数サイクルをかけて書き込むことを特徴とする請求項１または２記載の半導体記憶装置。
前記タグ部のキャッシュライン内の複数行のメモリセルのうち同一カラムのメモリセルは、書き込み用のビット線を共有していることを特徴とする請求項１記載の半導体記憶装置。
前記タグ部のキャッシュライン内の複数行のメモリセルのうち同一カラムのメモリセルは、読み出し用のビット線を共有していることを特徴とする請求項１記載の半導体記憶装置。
前記タグ部のキャッシュライン内の複数行のメモリセルのうち同一カラムのメモリセルは、書き込み／読み出し用のビット線を共有していることを特徴とする請求項１記載の半導体記憶装置。
前記比較回路部は、比較・判定動作の可否が制御信号により制御されることを特徴とする請求項１記載の半導体記憶装置。
前記データ部への書き込み中は、対応するタグ部ではアドレス比較を行わないように制御されることを特徴とする請求項１記載の半導体記憶装置。
前記比較回路部は、前記データ部へのデータ書き込み時には比較・判定動作を行わないように制御されることを特徴とする請求項８記載の半導体記憶装置。
データを一時的に保持するために設けられたデータ部と、
前記データ部に保持されたデータに対応するアドレスを保持するメモリセル部および保持アドレスの値と入力アドレスの値を比較する比較回路を備えた連想記憶メモリのアレイを有し、各アドレスデータを複数行に分割して前記メモリセル部にアドレスデータを保持し、前記複数行に分割して保持されたアドレスデータの各行を並列に入力アドレスと前記比較回路部で比較し、各行の比較結果に基づいてキャッシュのヒット／ミス判定信号を出力するタグ部
とを具備することを特徴とする半導体記憶装置。
前記タグ部のキャッシュライン内の複数行のメモリセルのうち同一カラムのメモリセルは、書き込み／読み出し用のビット線あるいは書き込み用のビット線および読み出し用のビット線をそれぞれ共有していることを特徴とする請求項１０記載の半導体記憶装置。