JPH06274408A - メモリインタフェイス装置 - Google Patents

Abstract

(57)【要約】 【目的】 映像処理向きデータ駆動型プロセッサの処理
効率を向上させる。 【構成】 入力データパケットを一時保持するためのレ
ジスタ６６と、入力アドレスを入力データで修飾したア
ドレス１０６によりメモリ５４をアクセスするための装
置と、メモリアクセス装置の出力を一時保持するための
ラッチ５８と、ラッチ５８とレジスタ６６とから与えら
れるデータに、レジスタ６６から与えられる命令コード
により特定される演算を行なうＡＬＵ５２と、レジスタ
６６とラッチ５８とＡＬＵ５２などを用いて複合演算を
実行させるための制御回路５６、６０、６２と、レジス
タ６６とＡＬＵ５２とラッチ５８との出力を受け、必要
なデータパケットを生成して出力するための回路６８、
６４とを含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、データ駆動型プロセ
ッサから入力される入力データパケットに応答して、画
像メモリをアクセスしてその結果を出力するためのメモ
リインタフェイス装置に関し、特に、動的データ駆動型
プロセッサから出力され、入力時間順序に付けられる世
代番号が付された入力データパケットに応答して、その
世代番号をアドレスとして画像メモリなどの内容をアク
セスし結果を出力するためのメモリインタフェイス装置
に関する。

【０００２】

【従来の技術】近時、たとえば画像処理などの分野で、
プロセッサの動作速度を向上させることに対する要求が
高まっている。このようなプロセッサの高速化に対する
解決の１手段として並列処理が有力視されている。並列
処理向きアーキテクチャのうちでも、データ駆動型とよ
ばれるアーキテクチャが特に注目される。

【０００３】データ駆動型プロセッサでは、「ある処理
に必要な入力データがすべて揃い、かつその処理に必要
な演算装置などの資源が割当てられたときに処理を行な
う」という単純な規則に従って処理が進行する。このア
ーキテクチャを実現するために必要となる技術として、
入力データが揃ったこと（発火）を検出するための機構
がある。この発火検出の際に、ある処理に対して１組の
入力データしか許さないものを静的データ駆動方式、２
組以上の入力データセットを許すものを動的データ駆動
方式と呼ぶ。

【０００４】映像信号処理などの時系列データを処理す
る際には、静的データ駆動方式では十分に対応できず、
動的アーキテクチャを採用することが必要であると考え
られる。この際、ある処理に対して複数の入力セットが
存在するために、これら複数の入力セットを識別するた
めの世代識別子などの概念を導入する必要がある。本明
細書では以下世代識別子のことを世代番号と呼ぶ。

【０００５】上述のような映像処理向きデータ駆動型情
報処理装置の一例が、「動的データ駆動型プロセッサに
よる並列処理方式の検討」（情報処理学会、マイクロコ
ンピュータアーキテクチャシンポジューム、１９９１．
１１．１２）に示されている。図５は、従来のメモリイ
ンタフェイス装置を用いた、映像処理向きデータ駆動型
情報処理装置のブロック図である。図５を参照してこの
データ駆動型情報処理装置は、映像処理向きデータ駆動
型プロセッサ１と、画像メモリ３と、従来のメモリイン
タフェイス２４とを含む。

【０００６】データ駆動型プロセッサ１には、データ伝
送路７、８を介して、入力時間順序に対応して付けられ
る世代番号を持つ入力データパケットが時系列的に入力
される。データ駆動型プロセッサ１は、予め設定された
処理内容に基づき、画像メモリ３に対するアクセス（画
像メモリ３の内容の参照／更新など）要求をデータ伝送
路４を介してメモリインタフェイス２４に与える。メモ
リインタフェイス２４は、このアクセス要求に応答し
て、入力データパケットに含まれる（世代番号）アドレ
スに該当する画像メモリ３のアドレスを、メモリアクセ
ス制御線６を介してアクセスし、その結果をデータ伝送
路５を介してデータ駆動型プロセッサ１に返す。データ
駆動型プロセッサ１は、メモリインタフェイス２４の出
力に応答して、入力データパケットに対する処理を行な
ってデータ伝送路９あるいは１０を通して出力データパ
ケットを出力する。

【０００７】図６に、データ伝送路４を介してメモリイ
ンタフェイス２４に入力される入力データパケットのフ
ィールド構成の例を示す。図６を参照して、この入力デ
ータパケットは、命令コード２６と、世代番号２８と、
第１のデータ３０と、第２のデータ３２とを含む。

【０００８】命令コード２６は、画像メモリに対する処
理の内容を示す。この処理の内容としてはたとえば、画
像メモリ３の内容の参照あるいは更新などが含まれる。

【０００９】世代番号２８は、データ伝送路７あるいは
８を介してデータ駆動型プロセッサ１に対して与えられ
る入力データパケットに対し、入力時系列の順序に従っ
て付けられている識別子である。データ駆動型プロセッ
サ１は、この世代番号をデータの待合せの際のマッチン
グに利用している。一方、メモリインタフェイス２４に
対しては、この世代番号は、画像メモリ３に対するアド
レスとしての意味を持つ。すなわち、メモリインタフェ
イス２４は、この世代番号に基づいて画像メモリ３の該
当アドレスをアクセスする。

【００１０】第１のデータ３０および第２のデータ３２
は、命令コード２６の内容に従って異なる意味に解釈さ
れるデータである。たとえば命令コード２６が画像メモ
リ３に対する更新を示している場合には、第１のデータ
３０は画像メモリに対する書込データであり、第２のデ
ータ３２は意味を持たない。命令コード２６が画像メモ
リ３に対する参照を示している場合には、第１および第
２のデータ３０、３２はともに意味を持たない。

【００１１】図６に示される入力データパケットにおい
ては、命令コード２６は８ビット、世代番号２８は２４
ビット、第１のデータ３０は１２ビット、第２データ３
２も１２ビットである。

【００１２】図７を参照して、データ伝送路５を介して
メモリインタフェイス２４から出力される出力データパ
ケットのフィールド構成は次のようになっている。出力
データパケットは、命令コード３４と、世代番号３６
と、データ３８とを含む。

【００１３】図７を参照して、８ビットの命令コード３
４および２４ビットの世代番号３６は、図６に示される
メモリインタフェイス２４への入力データパケットの命
令コード２６および世代番号２８がそのまま出力され
る。データ３８には、画像メモリ３へのアクセス結果が
格納される。データ３８は１２ビットからなる。

【００１４】図８は、世代番号２８の詳細な構成を示
す。図８を参照して、世代番号２８は、３ビットのフィ
ールドアドレスＦＤ＃と、１１ビットのラインアドレス
ＬＮ＃と、１０ビットのピクセルアドレスＰＸ＃とから
なる。

【００１５】図８に示される世代番号２８は、図９に示
されるような画像メモリ３の論理的な構成に対応してい
る。図９に示される画像メモリ３の論理的な構成は、３
ビットのフィールドアドレスＦＤ＃で特定される８枚の
フィールド画像メモリ４０ａ〜４０ｈを含む。各フィー
ルド画像メモリは図８に示される１１ビットのラインア
ドレスＬＮ＃に対応して、垂直方向に２¹¹＝２０４８ラ
インを含む。各ラインは、図８に示される１０ビットの
ピクセルアドレスＰＸ＃に対応して、２¹⁰＝１０２４ピ
クセルを含む。

【００１６】映像処理向きデータ駆動型プロセッサ１
（図５参照）に対して入力される時点で既に入力時系列
の順序に従って世代番号が信号入力パケットに付けられ
ている。この世代番号に基づいて画像メモリ３をアクセ
スするアドレスを決定すれば、アクセス点は１枚目の画
像メモリ４０ａの左上の点から始まって、水平方向にス
キャンするように移動する。１ラインのスキャンが終了
するとその直後のラインの左端にアクセス点が移動す
る。１枚目の画像メモリ４０ａの右下の点までスキャン
が終了すると、アクセス点は２枚目の画像メモリ４０ｂ
の左上の点に移動する。以下各画像メモリ４０ｂ〜４０
ｈをアクセス点は順にスキャンするように移動する。最
後の画像メモリ、この例では８枚目の画像メモリ４０ｈ
の右下の点までスキャンが終了すると、先頭の画像メモ
リ４０ａの左上の点にアクセス点が戻り、以下同様のこ
とを繰返す。

【００１７】メモリインタフェイス装置は、その目的に
適合して、データ駆動型プロセッサへの信号入力パケッ
トの入力順序に従って、画像メモリをアクセスするアド
レスを移動させていくために、映像のスキャンに追従し
て画像メモリ３の内容を処理していくことができる。そ
のためにこのようなメモリインタフェイス装置は映像処
理に適したものとなっている。しかし、このような構成
になっているために、逆に任意のアドレスを指定してそ
の内容を読出すという処理を行なうことができないとい
う問題がある。これは、従来のメモリインタフェイス装
置が、画像メモリに対してアクセスするためのアドレス
を入力データパケットの世代番号に依存しているためで
ある。このような問題があるために、従来のメモリイン
タフェイス装置では、画像メモリの一部に予めテーブル
を書込んでおき、入力データパケットのデータ値によっ
て、該当するテーブルの内容を読出すようなテーブル変
換処理が行なえないという問題点があった。

【００１８】また、映像信号処理においては、たとえ
ば、３×３近傍領域のマスク処理のように、隣合った領
域の内容を参照して何らかの演算を行ない、その結果を
同一のまたは異なるフィールドに書込むようなことがよ
く行なわれる。ところが、従来のメモリインタフェイス
装置においては、画像メモリに対してアクセスするため
のアドレスが入力データパケットの世代番号のみにより
決定される。そのために、このような隣合った領域の内
容を参照して何らかの処理を行なうことが容易には行な
えないという問題点があった。この問題は、任意のピク
セルの近傍に対して上述のマスク処理のような処理を行
なう場合にも同様に存在する。

【００１９】そこで、映像信号処理および映像信号処理
に類似した処理に適したメモリアクセスを行なえるとと
もに、任意のアドレスを指定してその内容の書込み／読
出しが可能なメモリインタフェイス装置を得られれば便
利である。

【００２０】また、世代番号によって指定されたアドレ
スの近傍や、世代番号に対し任意のオフセットをもつア
ドレスの近傍のメモリアクセスを容易に行なうことがで
きればさらに便利である。

【００２１】その目的のために、入力信号パケット中の
第２のデータフィールド３２の内容により、アドレスを
修飾することが考えられる。この場合、第２のデータ３
２としては、図１０に示されるような構成のオフセット
修飾子データが入力されるものとする。図１０を参照し
て、この例の場合では、第２のデータ３２は、上位の３
ビットと、中位の５ビットと、下位の４ビットとの合計
１２ビットからなる。上位の３ビットはフィールドオフ
セットを示す。中位の５ビットはラインオフセットを示
す。下位の４ビットはピクセルオフセットを示す。この
ビット数の割当ては第２のデータ３２に割り当てられて
いるビット数の範囲で任意に設定可能である。現在説明
している例の場合には１２ビットの範囲内で任意に設定
することができる。

【００２２】各オフセット領域には、それぞれのオフセ
ット値に割り当てられたビット幅の符号付き整数（Δｆ
ｄ、Δｌｎ、Δｐｘ）が格納されている。

【００２３】メモリインタフェイスにおいては、画像メ
モリ３をアクセスする際の実効アドレスは次のようにし
て定められる。まず、入力データパケット中の世代番号
２８（図８参照）に含まれるフィールド・アドレス（ｆ
ｄ♯）と、ライン・アドレス（ｌｎ♯）と、ピクセル・
アドレス（ｐｘ♯）とに、図１０に示されるフィールド
・オフセット（Δｆｄ）と、ライン・オフセット（Δｌ
ｎ）と、ピクセル・オフセット（Δｐｘ）とをそれぞれ
加算する。その結果得られた値がそれぞれ、実効フィー
ルド・アドレスと、実効ライン・アドレスと、実効ピク
セル・アドレスとになる。

【００２４】このようにして定められる実効アドレス
は、入力データパケットの世代番号２８によって表され
るアドレスから、第２のデータ３２によって表されるフ
ィールドオフセット、ラインオフセット、ピクセルオフ
セットだけ移動した近傍位置のアドレスを示す。このよ
うにシフトされたアドレスは世代番号として図１に示さ
れるメモリアクセス回路２に与えられる。したがってこ
の場合、メモリアクセス回路２は、元々メモリインタフ
ェイス１２に対して与えられた世代番号２８のフィール
ドアドレス、ラインアドレス、ピクセルアドレスに、第
２のデータ３２として与えられた対応するオフセット量
を加算した値をアドレスとして画像メモリ３をアクセス
することになる。

【００２５】このときのオフセット修飾されたアドレス
の一例が図１２に示されている。図１２に示される例で
は、フィールドオフセットΔｆｄは０、ラインオフセッ
トΔｌｎは−１、ピクセルオフセットΔｐｘは−３がそ
れぞれ設定されている。この設定では、世代番号２８が
示すアドレスに対して、同じフィールド内であって、１
ライン前でかつ３ピクセル前のアドレスに対してアクセ
スが行なわれる。このように第２のデータ３２の各オフ
セットで世代番号が示すアドレス（×）をオフセット修
飾することができるため、所定のアドレスの近傍（●）
に対するアクセスを容易に行なうことができる。同様に
して近傍書込命令も行なうことができる。

【００２６】上述の例では、世代番号を中心としてその
近傍に対する処理を行なうことができる。しかし、近傍
処理は必ずしも世代番号によって示される位置を中心と
するものに限られるわけではない。そのような場合を考
慮すると、与えられる世代番号によって示されるアドレ
スのみを中心とするだけでなく、世代番号によって示さ
れるアドレスに対して任意のオフセットを持つアドレス
を中心とし、そのオフセットされたアドレスを中心とし
た近傍処理を行なうことができれば画像処理上で便利で
ある。

【００２７】そこで、アドレス修飾に対してベースオフ
セットを設けることが考えられる。これにより広範囲の
アドレス修飾を行なうことができる。そのために、メモ
リインタフェイス内に３個のベースオフセットレジスタ
を設けることが考えられる。すなわち、ベースフィール
ドオフセットレジスタと、ベースラインオフセットレジ
スタと、ベースピクセルオフセットレジスタとである。
これらの格納するオフセット値をそれぞれＲｆｄ、Ｒｌ
ｎ、Ｒｐｘとする。これらのレジスタの値は、ベースオ
フセットレジスタ設定命令と呼ぶ特定の命令により入力
データパケットを介して設定される。

【００２８】図１３を参照して、このようなベースオフ
セットを用いるメモリインタフェイスでは、次のように
実効アドレスを決定する。まず、世代番号が示すアドレ
スに対して、ベースオフセット（Ｒｆｄ、Ｒｌｎ、Ｒｐ
ｘ）によるポジションシフトを行なう。その後、ポジシ
ョンシフト先を中心として、前述のようにデータフィー
ルド（たとえば第２のデータ３２）に格納されているオ
フセット修飾子によるオフセット修飾を行なう。これに
よって図１３に示される点線の矩形内をアクセスするこ
とができる。

【００２９】この場合、図１４に示されるように、フィ
ールドオフセット値にベースフィールドオフセット値を
加算したものが広域フィールドオフセットとなる。同様
にラインオフセット値にベースラインオフセット値を加
算したものが広域ラインオフセット値となる。また、ピ
クセルオフセット値にベースピクセルオフセット値を加
算したものが広域ピクセルオフセット値となる。このよ
うにすることにより、図１３に示されるように、世代番
号が示すアドレスから、ベースオフセットによるポジシ
ョンシフトを行なった後、フィールドオフセット、ライ
ンオフセット、ピクセルオフセットによって指定される
オフセットを行なうことによりこのベースオフセットさ
れたアドレスを中心とした近傍処理を行なうことが可能
となる。

【００３０】各ベースオフセットレジスタのビット幅を
十分に大きくとっておけば、ベースオフセットレジスタ
値の設定と、入力データパケット中のオフセット修飾子
の設定とを組合せることにより、画像メモリの全領域に
対してアドレス修飾を行なうことが可能である。これに
より映像信号に対する処理が効率的に行なえるものと考
えられる。

【００３１】

【発明が解決しようとする課題】上述したメモリインタ
フェイスでは、信号入力データパケットの入力順序に従
って画像メモリをアクセスするアドレスをスキャンライ
ン方向に移動させている。これによりこのメモリインタ
フェイスは映像処理に適した構成となっている。しか
し、このメモリインタフェイスでは、１回の画像メモリ
へのアクセスによりデータの更新あるいは参照など１種
類の処理しか行なうことができない。そのために、たと
えば画像メモリの格納内容と入力データパケットのデー
タ値との間で所定の演算を行なう必要がある場合には、
これら処理を分離し、複数回の処理を行なわなければな
らない。

【００３２】たとえばディジタル信号処理などでよく用
いられるＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅ
ｓｐｏｎｓｅ）フィルタについて考える。図３はＦＩＲ
フィルタの一例のシグナルフローグラフである。この場
合、入力データパケットのデータ値と入力データパケッ
トの世代番号が示すアドレスの近傍の画像メモリの内容
とを加算する場合がよく起こる。

【００３３】この場合、上述したメモリインタフェイス
では図４に示されるような処理となる。図４において
「ＶＲ」は、入力データにより画像メモリを更新する命
令を示す。「ＶＳ」は画像メモリを参照する命令を示
す。各命令の肩につけられている３個１組の数字は、メ
モリアクセス位置を指定するためのオフセット値であ
る。たとえばオフセット値が「−１、２、−３」である
ような命令は、入力パケットの世代番号が示すアドレス
に対して１フィールド前で、２ライン下で、３ピクセル
左の位置をアクセスすることになる。

【００３４】この図４に示される処理の場合には、各ア
ドレスの内容を読出してデータ値との加算をしなければ
ならない。そのために比較的多い複数回の処理が必要と
なる。それに伴って映像処理向きデータ駆動型プロセッ
サ内のデータパケットの数が増加するために、データパ
ケットの入力レートが落ちるという問題点がある。

【００３５】それゆえにこの発明の目的は、複合的な処
理をデータパケットの入力レート数を低下させずに行な
うことが可能なメモリインタフェイス装置を提供するこ
とである。

【００３６】

【課題を解決するための手段】請求項１に記載のメモリ
インタフェイス装置は、入力データパケットを一時保持
するための第１の保持手段と、入力データパケットに応
答し、所定のメモリの、入力データパケットの入力アド
レスを入力データを用いて修飾したアドレスを入力命令
コードに従ってアクセスするためのメモリアクセス手段
と、メモリアクセス手段の出力を一時保持するための第
２の保持手段と、入力の一方が第１の保持手段の出力
に、入力の他方が第２の保持手段の出力にそれぞれ接続
され、入力値に対して、入力データパケットの入力命令
コードにより特定される演算を行なうための演算手段
と、入力データパケットの入力命令コードに応答して、
演算手段とメモリアクセス手段と第２の保持手段とを制
御して、入力データと、メモリアクセス手段の出力とに
対して入力命令コードにより特定される一連の複合演算
処理を実行させるための制御手段と、第１の保持手段の
出力と、演算手段の出力と、第２の保持手段の出力とに
入力が接続されるようにされ、制御手段により制御さ
れ、入力されるデータを用いて必要な出力データパケッ
トを生成して出力するための手段とを含む。

【００３７】請求項２に記載のメモリインタフェイス装
置は、請求項１に記載の装置であって、制御手段により
実行が制御される複合演算処理がＦＩＲフィルタ処理で
あることを特徴とする。

【００３８】

【作用】請求項１に記載のメモリインタフェイス装置で
は、所定の複合演算命令を含む入力データパケットが与
えられると、メモリアクセス手段により所定のメモリの
所定のアドレスに対するアクセスが行なわれる。さらに
その出力が第２の保持手段によって一時保持された後、
一時保持された入力データパケットの入力データと、メ
モリアクセス手段の出力とに対して、入力命令コードに
より特定される一連の複合演算処理が実行される。その
ために、１つの入力データパケットの入力データに対し
て複数の処理を一括して処理できる。

【００３９】請求項２に記載のメモリインタフェイス装
置では、ＦＩＲフィルタ処理を構成する多数の処理のう
ち、入力パケットの入力データとメモリから読みだされ
るデータとを用いて行なわれる複合的な処理が、１回の
入力データパケットの入力で実行され、ＦＩＲフィルタ
処理全体を実行するに必要なデータパケットの数が減少
する。

【００４０】

【実施例】図１に、本発明の一実施例のメモリインタフ
ェイス装置のブロック構成図を示す。図１においては、
説明を容易にするために画像メモリを中心に記載してあ
るが、メモリインタフェイス装置はこの画像メモリ以外
の部分である。

【００４１】図１を参照して、この実施例のメモリイン
タフェイス装置は、入力がデータ伝送路（パイプライ
ン）に接続されたパイプラインレジスタ６６を含む。パ
イプラインレジスタ６６は、メモリインタフェイスへ入
力された入力パケットの内容をラッチする装置である。
パイプラインレジスタ６６は、ラッチした入力パケット
に含まれる入力データ８２と、アドレス１０６と、画像
メモリの参照あるいは更新を示す信号８８と、入力デー
タパケット中の命令コードの内容を示す信号９２と、更
新を示す信号８４とを出力する。なお、この場合のアド
レス１０６は、従来の技術で説明した様にアドレス修飾
したアドレスである。あるいはこのアドレス１０６は入
力データパケットの入力アドレスそのままとし、画像メ
モリのアクセス時に入力データを用いてアドレス修飾し
てもよい。

【００４２】入力データ８２は、セレクタ６０の一方の
入力に与えられる。入力データ８２は途中で分岐し、入
力データ・命令コード７２としてＡＬＵ（算術論理演算
ユニット）５２に与えられる。ＡＬＵ５２の出力は、演
算結果７６としてセレクタ６０の他方の入力に与えられ
る。信号８４と８８とは、それぞれセレクタ６２の２つ
の入力に与えられる。命令コードの内容を示す信号９２
は、コントロール装置５６に与えられる。

【００４３】コントロール装置５６は、パイプラインレ
ジスタ６６から信号９２を受取り、その内容に従って後
述のように各部を制御して処理内容を切り替える。コン
トロール装置５６はそのために、切り替え信号１１２を
用いてセレクタ６０、６２の出力を切り替える。セレク
タ６０の出力は、画像メモリ５４に接続されている。パ
イプラインレジスタ６６の出力するアドレス１０６も画
像メモリ５４に与えられる。セレクタ６２の出力も画像
メモリ５４に接続されている。コントロール装置５６
は、画像メモリ５４に対してアクセスを指定するＧ信号
９０を出力する。このＧ信号も画像メモリ５４に与えら
れる。

【００４４】画像メモリ５４の出力には、画像メモリ５
４の出力を一旦ラッチするためのラッチ回路５８が接続
されている。ラッチ回路５８は、コントロール装置５６
から与えられるＤＣＫ信号９４により制御されて画像メ
モリ５４の出力８０をラッチする。ラッチ回路５８の出
力は、セレクタ６８の入力の１つに接続されている。セ
レクタ６８は全部で３つの入力を有する。第１の入力に
はパイプラインレジスタ６６の出力する入力データ８２
（７２）が分岐して与えられる。第２の入力には、セレ
クタ６０の出力するデータ７８が分岐して与えられる。
第３の入力には前述のようにラッチ回路５８の出力する
データ１０８が与えられる。セレクタ６８は、これら３
つの入力から、コントロール装置５６から与えられる切
り替え信号１０４に従って１つを選択して出力する。ラ
ッチ回路５８の出力するデータ１０８は分岐し、ＡＬＵ
５２の入力に与えられるデータ７４となっている。

【００４５】セレクタ６８の出力は、パイプラインレジ
スタ６４の入力に接続されている。パイプラインレジス
タ６４は、セレクタ６８から与えられるデータ９６に基
づき出力データパケットを生成し、パイプラインに出力
するためのものである。

【００４６】このメモリインタフェイス装置にはさら
に、パイプラインレジスタ６６、６４のデータラッチと
データ出力とを制御するためのＣ素子６９、７０を含
む。Ｃ素子６９はパイプラインレジスタ６６を制御する
ためのＣＰ信号９８を出力する。Ｃ素子７０は、コント
ロール装置５６から与えられるＩＮＨＢ信号１０２と、
隣接するＣ素子６９などとの間の交信に従って、パイプ
ラインレジスタ６４のデータラッチと出力とを制御する
ＣＰ信号１００を出力する。

【００４７】以下、データパケット中の命令コードの内
容に従ってこのメモリインタフェイス装置の動作を順次
説明する。命令としては、（１）複合演算以外の命令
（単なる参照あるいは更新）（２）複合演算命令１（画
像メモリの参照データと入力データとの演算値で画像メ
モリを更新し更新データを出力する）（３）複合演算命
令２（画像メモリの参照データと入力データとの演算値
で画像メモリを更新しデータを出力しない）（４）複合
演算命令３（画像メモリの参照データと入力データとの
演算値を出力し、画像メモリは更新しない）（５）複合
演算命令４（画像メモリの参照データを出力し、入力デ
ータと参照データとの演算値で画像メモリを更新する）
との５つがある。以下それぞれの場合について順次説明
する。

【００４８】（１） 複合演算以外（参照あるいは更
新） この場合には、コントロール装置５６は切り替え信号１
１２により、セレクタ６０と６２とを次のように制御す
る。セレクタ６０は入力データ８２をそのままデータ７
８として画像メモリ５４に与える。セレクタ６２は画像
メモリの参照あるいは更新を示す信号８８をそのまま信
号８６として画像メモリ５４に与える。コントロール装
置５６は画像メモリ５４をアクセスすることを示すＧ信
号９０を画像メモリ５４に与える。

【００４９】画像メモリ５４は、パイプラインレジスタ
６６からのアドレス１０６と、コントロール装置５６か
らのＧ信号９０とによってアクセスされる。画像メモリ
５４から出力される参照データあるいは更新データ８０
は、ラッチ５８に与えられる。ラッチ５８は、コントロ
ール装置５６から与えられるＤＣＫ信号９４に応答して
データ８０を保持する。同時にコントロール装置５６は
セレクタ６８を切り替える信号１０４を出力し、この信
号１０４に応答してセレクタ６８はラッチ５８の出力す
る信号１０８をデータ９６としてパイプラインレジスタ
６４に与える。

【００５０】コントロール装置５６は、Ｃ素子７０に対
して出力を許可するＩＮＨＢ信号１０２を与える。Ｃ素
子７０はこのＩＮＨＢ信号１０２が許可であることに応
答して、パイプラインレジスタ６４に対してＣＰ信号１
００を与える。パイプラインレジスタ６４は、このＣＰ
信号１００に応答して、セレクタ６８の出力するデータ
９６を保持しデータパケットの出力を行なう。

【００５１】（２） 第１の複合演算命令 第１の複合演算命令は、画像メモリの参照データと入力
データとの演算値で画像メモリを更新し更新データを出
力するための命令である。この場合にはコントロール装
置５６は切り替え信号１１２によりセレクタ６０、６２
を制御して、それぞれ入力データ８２と、信号８８とを
データ７８、信号８６として出力させる。信号８８、す
なわち信号８６は画像メモリ５４に対する参照を示す。

【００５２】コントロール装置５６は画像メモリ５４に
対して画像メモリをアクセスするＧ信号９０を与える。
画像メモリ５４は、パイプラインレジスタ６６から与え
られるアドレス１０６とコントロール装置５６から与え
られるＧ信号９０とにより参照される。参照された値は
データ８０としてラッチ５８の入力に与えられる。

【００５３】コントロール装置５６はＤＣＫ信号９４を
ラッチ５８に与える。ラッチ５８はＤＣＫ信号９４に応
答して、画像メモリ５４の出力データ８０を保持する。
同時にコントロール装置５６は、Ｃ素子７０に対して、
出力を許可しないＩＮＨＢ信号１０２を与える。Ｃ素子
７０は、ＩＮＨＢ信号１０２が出力禁止を示す値となっ
たことに応答して動作を中止する。したがってパイプラ
インレジスタ６４からの出力は行なわれない。

【００５４】ラッチ５８に保持されたデータはデータ７
４としてＡＬＵ５２の入力に与えられる。ＡＬＵ５２
は、パイプラインレジスタ６６から与えられる入力・命
令コード７２とデータ７４とに基づき、パイプラインレ
ジスタ６６から与えられる入力データとデータ７４との
間に、パイプラインレジスタ６６から与えられる命令コ
ードで決定される演算を行なう。ＡＬＵ５２は演算結果
７６をセレクタ６０の一方の入力に与える。

【００５５】コントロール装置５６は、再び切り替え信
号１１２を用いてセレクタ６０と６２とを制御する。セ
レクタ６０は演算結果７６を出力する。セレクタ６２は
パイプラインレジスタ６６から与えられる更新信号８４
を信号８６として出力する。さらにコントロール装置５
６は、画像メモリをアクセスすることを示すＧ信号９０
を画像メモリ５４に与える。これにより画像メモリ５４
は、パイプラインレジスタ６６から与えられるアドレス
１０６と、セレクタ６０から与えられるデータ７８（演
算結果７６）により更新される。

【００５６】コントロール装置５６は信号１０４により
セレクタ６８を切り替え、セレクタ６０の出力データ７
８をデータ９６として出力させる。同時にコントロール
装置５６は、出力を許可するＩＮＨＢ信号１０２をＣ素
子７０に与える。Ｃ素子７０はＩＮＨＢ信号１０２が出
力許可を示す値となったことに応答してパイプラインレ
ジスタ６４にデータ９６を保持させ、データパケットの
出力動作を行なわせる。

【００５７】（３） 第２の複合演算命令 複合演算命令２は、画像メモリの参照データと入力デー
タとの演算値で画像メモリを更新し、データを出力しな
い処理を示す。この場合にはコントロール装置５６は切
り替え信号１１２を用いてセレクタ６０、６２を制御す
る。セレクタ６０は入力データ８２を出力する。セレク
タ６２は参照を示す信号８８を出力する。セレクタ６０
の出力データ７８およびセレクタ６２の出力信号８６は
それぞれ画像メモリ５４に与えられる。

【００５８】コントロール装置５６は、画像メモリ５４
をアクセスするためのＧ信号９０を画像メモリ５４に与
える。画像メモリ５４は、パイプラインレジスタ６６か
ら与えられるアドレス１０６と、コントロール装置５６
から与えられるＧ信号９０とにより参照される。参照さ
れた値は画像メモリ５４からデータ８０としてラッチ５
８の入力に与えられる。

【００５９】コントロール装置５６は、ＤＣＫ信号９４
によりラッチ５８に、画像メモリ５４の出力データ８０
を保持させる。同時にコントロール装置５６は、Ｃ素子
７０に対して出力を許可しないＩＮＨＢ信号１０２を与
える。Ｃ素子７０は出力動作を中止する。

【００６０】ラッチ５８に保持されたデータは分岐して
データ７４としてＡＬＵ５２に与えられる。ＡＬＵ５２
は、パイプラインレジスタ６６から与えられる入力デー
タ・命令コード７２の入力データとデータ７４との間
に、入力データ・命令コード７２の命令コードにより特
定される演算を行ない演算結果７６をセレクタ６０の一
方の入力に与える。

【００６１】コントロール装置５６は再び切り替え信号
１１２を用いてセレクタ６０、６２を切り替える。セレ
クタ６０はＡＬＵ５２からの演算結果７６をデータ７８
として出力する。セレクタ６２は、パイプラインレジス
タ６６から与えられる更新信号８４を信号８６として出
力する。

【００６２】コントロール装置５６は、画像メモリ５４
をアクセスするためのＧ信号９０を画像メモリ５４に与
える。画像メモリ５４は、パイプラインレジスタ６６か
ら与えられるアドレス１０６と、セレクタ６０から与え
られるデータ７８（演算結果７６）とにより更新され
る。

【００６３】コントロール装置５６は、Ｃ素子７０に対
して出力を許可しないＩＮＨＢ信号１０２を与える。Ｃ
素子７０は、ＩＮＨＢ信号１０２が出力を許可しない値
となったことに応答して、出力動作を中止する。すなわ
ちパイプラインレジスタ６４からパイプラインへの出力
データパケットの出力は行なわれない。

【００６４】（４） 第３の複合演算命令 複合演算命令３は、画像メモリの参照データと入力デー
タとの演算値をパイプラインに出力し、画像メモリは更
新しない処理である。この場合にはコントロール装置５
６は切り替え信号１１２を用いてセレクタ６０、６２を
次のように制御する。セレクタ６０はパイプラインレジ
スタ６６からの入力データ８２をデータ７８として出力
する。セレクタ６２はパイプラインレジスタ６６からの
信号８８を信号８６として出力する。信号８８はこの場
合参照を示す値である。

【００６５】コントロール装置５６は画像メモリ５４を
アクセスするためのＧ信号９０を画像メモリ５４に対し
て与える。画像メモリ５４は、パイプラインレジスタ６
６からのアドレス１０６と、コントロール装置５６から
与えられるＧ信号９０とにより参照される。参照された
値は画像メモリ５４からデータ８０としてラッチ５８の
入力に与えられる。

【００６６】コントロール装置５６はＤＣＫ信号９４を
ラッチ５８に与える。ラッチ５８はＤＣＫ信号９４に応
答してデータ８０を保持する。同時にコントロール装置
５６は、出力を許可しないＩＮＨＢ信号１０２をＣ素子
７０に対して与える。Ｃ素子７０はＩＮＨＢ信号１０２
が出力を許可しない値となったことに応答して動作を中
止する。したがってパイプラインレジスタ６４からの出
力データパケットの出力は行なわれない。

【００６７】ラッチ５８に保持されたデータはデータ７
４としてＡＬＵ５２に与えられる。ＡＬＵ５２は、パイ
プラインレジスタ６６から与えられる入力データ・命令
コード７２の入力データとデータ７４との間で、パイプ
ラインレジスタ６６からの命令コードに従った演算を行
ない、演算結果７６をセレクタ６０に与える。

【００６８】コントロール装置５６は、再び切り替え信
号１１２によりセレクタ６０、６２を制御し、セレクタ
６０が演算結果７６を、セレクタ６２がパイプラインレ
ジスタ６６からの信号８４をそれぞれ画像メモリ５４に
与えるように切り替える。セレクタ６０からの出力デー
タ７８はＡＬＵ５２からの演算結果７６である。セレク
タ６２からの出力信号８６は、パイプラインレジスタ６
６から与えられた更新信号８４である。コントロール装
置５６はＧ信号９０を画像メモリ５４に与えることはし
ない。したがってこの場合画像メモリ５４の更新が行な
われることはない。

【００６９】コントロール装置５６は、セレクタ６８に
対して切り替え信号１０４を与える。セレクタ６８はこ
の切り替え信号１０４に応答して、セレクタ６０からの
出力データ７８を出力９６としてパイプラインレジスタ
６４に与える。同時にコントロール装置５６は、出力を
許可するＩＮＨＢ信号１０２をＣ素子７０に与える。Ｃ
素子７０はこのＩＮＨＢ信号１０２が出力を許可する値
となったことに応答し、パイプラインレジスタ６４にセ
レクタ６８からの出力データ９６を保持させ、出力パケ
ットの出力動作を行なう。

【００７０】（５） 第４の複合演算命令 複合演算命令４は、画像メモリの参照データを出力し、
入力データと参照データとの演算値で更新する処理を示
す。

【００７１】この場合にはコントロール装置５６は切り
替え信号１１２を用いてセレクタ６０、６２を制御し、
セレクタ６０が入力データ８２を、セレクタ６２がパイ
プラインレジスタ６４からの信号８８をそれぞれ出力す
るように切り替える。この場合の信号８８は「参照」を
示す値である。またコントロール装置５６は画像メモリ
５４をアクセスするＧ信号３０を画像メモリ５４に与え
る。

【００７２】この場合画像メモリ５４は、パイプライン
レジスタ６６から与えられるアドレス１０６と、コント
ロール装置５６から与えられるＧ信号９０とにより参照
される。参照されたデータ８０はラッチ５８の入力に与
えられる。

【００７３】コントロール装置５６はラッチ５８に対し
てＤＣＫ信号９４を与える。ラッチ５８はこのＤＣＫ信
号９４に応答して画像メモリ５４からの出力データ８０
を保持する。

【００７４】コントロール装置５６は同時に、Ｃ素子７
０に対して、出力を許可しないＩＮＨＢ信号１０２を与
える。Ｃ素子７０はこのＩＮＨＢ信号１０２が出力を許
可しない値となったことに応答して出力動作を中止す
る。

【００７５】ラッチ５８に保持されたデータはデータ７
４としてＡＬＵ５２に与えられる。ＡＬＵ５２は、パイ
プラインレジスタ６６から与えられる入力データ・命令
コード７２の入力データとデータ７４との間で、パイプ
ラインレジスタ６６からの入力データ・命令コード７２
により特定される演算を行ない、演算結果７６をセレク
タ６０に与える。

【００７６】コントロール装置５６は切り替え信号１１
２を用いてセレクタ６０、６２を制御し、セレクタ６０
からは演算結果７６を、セレクタ６２からはパイプライ
ンレジスタ６６の出力する信号８４をそれぞれ出力させ
る。したがってセレクタ６０の出力７８は演算結果７６
であり、セレクタ６２の出力する信号８６は、パイプラ
インレジスタ６６から与えられる更新信号８４となる。
コントロール装置５６はさらに、画像メモリ５４に対す
るアクセスを示すＧ信号９０を画像メモリ５４に与え
る。

【００７７】画像メモリ５４は、パイプラインレジスタ
６６から与えられるアドレス１０６と、セレクタ６０か
ら与えられるデータ７８（演算結果７６）により更新さ
れる。

【００７８】コントロール装置５６は、セレクタの切り
替え信号１０４をセレクタ６８に与える。セレクタ６８
はこの切り替え信号１０４に応答して、ラッチ５８から
の出力データ１０８を選択してパイプラインレジスタ６
４に対してデータ９６として与える。

【００７９】コントロール装置５６はこのとき、出力を
許可するＩＮＨＢ信号１０２をＣ素子７０に与える。Ｃ
素子７０はＩＮＨＢ信号１０２が出力を許可する値とな
ったことに応答して、ＣＰ信号１００を用いてパイプラ
インレジスタ６４にデータ９６を保持させ、出力パケッ
トの出力動作を行なう。このように、図１に示される本
実施例のメモリインタフェイス装置を用いれば、１回の
データパケットの入力により画像メモリのデータに対す
るアクセス、更新、演算、演算結果の出力、参照データ
の出力などの複合動作を行なうことができる。このよう
な複合演算処理を可能とすることにより、次のような効
果を得ることができる。

【００８０】図２は、図１に示されるメモリインタフェ
イス装置を用いた複合演算処理により、処理量削減をし
たＦＩＲフィルタのデータフローグラフである。

【００８１】図２において演算「ＶＮＡＤＤ」は、入力
データと、入力パケットの世代番号とオフセット値とに
よって指定された画像メモリの内容とを加算し、画像メ
モリを更新しないで出力する複合演算命令である。上述
の例で言えば複合演算命令３に相当する。演算「ＶＡＤ
Ｄ」は演算ＶＮＡＤＤと同様の演算を行ない、さらに演
算値で画像メモリの内容を更新する複合演算命令であ
る。上述の例で言えば複合演算命令１に相当する。演算
命令「ＶＲ」は、入力データと画像メモリを更新する命
令である。上述の例で言えば「複合演算以外の命令」の
１つに相当する。演算命令「ＶＳ」は画像メモリを参照
する命令である。この命令も上述の例で言えば「複合演
算以外の命令」の１つに相当する。

【００８２】図２において、各命令の型に付けられてい
る３個１組の数字は、メモリアクセス位置を指定するた
めのオフセット値を示す。たとえばオフセット値が「−
１、２、−３」であるような命令は、入力パケットの世
代番号が示すアドレスの位置に対して１フィールド前、
２ライン下、３ピクセル左の位置をアクセスすることに
なる。

【００８３】図２に示されるデータフローグラフでは、
世代番号が示すアドレスに入力データを一旦格納してお
き、１フィールド先のアドレスをＦＩＲフィルタ処理の
演算途中データの格納用に使用している。この演算途中
用のアドレスはどこであってもよい。

【００８４】図２に示すデータフローグラフは、本発明
にかかるメモリインタフェイス装置を用いたデータ駆動
型プロセッサによって図３に示すシグナルフローグラフ
のＦＩＲフィルタ処理を行なうためのものである。図２
に示されるデータフローグラフは、図４に示す従来の装
置を用いたデータフローグラフに比べて、ノード数、ア
ーク数ともに削減されている。これによりＦＩＲフィル
タを実現するための処理量が削減されている。処理量が
削減された分だけ、データ駆動型プロセッサ内に滞在す
る同一世代番号のパケットの数が減少する。したがって
複数世代のパケットが多くデータ駆動型プロセッサ内に
滞在できるようになり、処理の並列性を向上させること
ができる。データパケットの入力レートも向上すること
ができ、データ駆動型プロセッサによるＦＩＲフィルタ
処理の効率を向上させることができる。

【００８５】

【発明の効果】以上のように請求項１に記載の発明によ
れば、第１の保持手段と第２の保持手段と演算手段とを
用いて制御手段により一連の複合演算処理を実行させる
ことができる。１回のデータパケットの入力に対し、所
定のメモリの内容の更新あるいは参照処理のみでなく、
データ間の演算処理を含む複合演算処理を実現すること
ができ、複合的な処理を実現するための入出力データパ
ケットの数を削減することができる。

【００８６】その結果、複合的な処理をより効率よく実
行できるメモリインタフェイス装置を提供できる。

【００８７】請求項２に記載のメモリインタフェイス装
置を用いれば、ＦＩＲフィルタ処理を、より少ないデー
タパケットの数で実現させることができる。その結果、
より効率的にＦＩＲフィルタ処理を実行できるメモリイ
ンタフェイス装置を提供できる。

【図面の簡単な説明】

【図１】本発明の一実施例の複合演算処理機能付きのメ
モリインタフェイス装置のブロック図である。

【図２】本発明の一実施例の複合演算処理を用いて実現
できる、処理数が削減されたＦＩＲフィルタのデータフ
ローグラフを示す図である。

【図３】図２及び図４に示すＦＩＲフィルタのシグナル
フローグラフを示す図である。

【図４】従来のメモリインタフェイス装置を用いたＦＩ
Ｒフィルタのデータフローグラフを示す図である。

【図５】従来のメモリインタフェイス装置を用いた、映
像処理向きデータ駆動型プロセッサのシステム構成を示
す図である。

【図６】メモリインタフェイス装置に対する入力データ
パケットのフィールド構成を示す図である。

【図７】メモリインタフェイス装置に対する出力データ
パケットのフィールド構成を示す図である。

【図８】データパケットの世代番号のフィールド構成を
示す図である。

【図９】図８に示す世代番号の分割例に基づく画像メモ
リの論理的な構成例を示す図である。

【図１０】メモリインタフェイス装置に対する入力デー
タパケットのうち、第２のデータ領域に格納されるアド
レス修飾子のフィールド構成を示す図である。

【図１１】オフセット修飾子を用いて実効アドレスを決
定する方法を示すための図である。

【図１２】画像メモリをアクセスする際のアドレス修飾
の方法を示すための図である。

【図１３】メモリインタフェイス装置の広域アドレス修
飾の方法を示すための図である。

【図１４】ベースオフセット値を用いて広域オフセット
を決定するための方法を示す図である。

【符号の説明】

５２ ＡＬＵ ５４ 画像メモリ ５６ コントロール装置 ５８ ラッチ ６０、６２、６８ セレクタ ６４、６６ パイプラインレジスタ ７６ 演算結果

Claims (2)

【特許請求の範囲】
1. 【請求項１】 少なくとも入力命令コードと、入力アド
   レスと、入力データとを含む入力データパケットに応答
   して、所定のメモリの所定アドレスにアクセスするため
   のメモリインタフェイス装置であって、 入力データパケットを一時保持するための第１の保持手
   段と、 前記入力データパケットに応答し、前記所定のメモリ
   の、前記入力アドレスを前記入力データを用いて修飾し
   たアドレスを前記入力命令コードに従ってアクセスする
   ためのメモリアクセス手段と、 前記メモリアクセス手段の出力を一時保持するための第
   ２の保持手段と、 入力の一方が前記第１の保持手段の出力に、入力の他方
   が前記第２の保持手段の出力にそれぞれ接続され、入力
   値に対して、前記入力データパケットの入力命令コード
   により特定される演算を行なうための演算手段と、 前記入力データパケットの入力命令コードに応答して、
   前記演算手段と前記メモリアクセス手段と前記第２の保
   持手段とを制御して、入力データと、前記メモリアクセ
   ス手段の出力とに対して前記入力命令コードにより特定
   される一連の複合演算処理を実行させるための制御手段
   と、 前記第１の保持手段の出力と、前記演算手段の出力と、
   前記第２の保持手段の出力とに入力が接続されるように
   され、前記制御手段により制御され、入力されるデータ
   を用いて必要な出力データパケットを生成して出力する
   ための手段とを含む、メモリインタフェイス装置。
2. 【請求項２】 前記複合演算処理がＦＩＲフィルタ処理
   であることを特徴とする、請求項１に記載のメモリイン
   タフェイス装置。