JP3220881B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のレジスタを備え
る情報処理装置に係り、特に多数のレジスタを利用可能
にして命令実行の高速化を図った情報処理装置に関す
る。

【０００２】

【従来の技術】近年のＬＳＩ技術の進展にともなって、
演算プロセッサはその演算処理能力を高めてきた。この
ような演算プロセッサは、例えばマイクロプロセッサと
してエンジニアリングワ−クステ−ションに用いること
ができる。あるいは、このような演算プロセッサを多数
用いてマルチプロセッサを構成することもできる。演算
プロセッサの演算処理能力は、その演算プロセッサの動
作周波数の向上や、演算プロセッサ内の並列処理によっ
て比較的容易に向上できる。一方、メモリ性能すなわち
メモリと演算プロセッサ内の演算器との間のデータ転送
能力は、配線遅延やデータ転送路に用いるＬＳＩピン数
の制約からそれほどの向上を望むことができない。この
ため、演算処理能力に比べてデータ転送処理能力が相対
的に低くなるので、データ転送処理能力がボトルネック
になり、演算プロセッサの演算処理能力を最大限に引き
出せなくなる。

【０００３】この問題をある程度解決する方法として、
キャッシュメモリの導入が考えられる。しかし、非常に
大きなデータ領域を扱う大規模数値計算のような応用に
とっては、キャッシュメモリはほとんど役に立たない。
そこで、次に考えられる方法が演算プロセッサ内のレジ
スタ数を増やすという方法である。この方法により、例
えばレジスタ数不足から生じる演算の中間結果のメモリ
への退避および回復の作業の頻度が減り、その作業にと
もなう性能低下を防止することができる。ところが、レ
ジスタは演算プロセッサの命令語中にあるレジスタ指定
フィールドにより指定されるため、レジスタ指定フィー
ルドで指定できるレジスタ数がアーキテクチャ上のレジ
スタ数の上限になり、これを越えるレジスタ数を用意し
活用するためには、アーキテクチャ上の何らかの拡張が
必要になる。この種の技術としては、次の３種類が知ら
れている。第１の種類の技術は、従来技術によるプロセ
ッサに、ベクトル処理ユニットを付加した処理系で用い
られるベクトルレジスタである。ベクトルレジスタは、
数百のデータをまとめて格納できる。この処理系は、ベ
クトル命令という命令によりベクトルレジスタの数百の
データを１命令で処理できる。ベクトルレジスタにアク
セスできるのはベクトル命令のみであり、従来の命令か
らはアクセスできない。この種の技術は、例えば（株）
日立製作所のスーパーコンピュータＳ−８２０に採用さ
れている。また、この第１の種類の技術の改良技術も１
９９２年のＩｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒ
ｅｎｃｅ ｏｎ ＳＵＰＥＲＣＯＭＰＵＴＩＮＧにおい
て九州大学の弘中らが”Ｂｅｎｃｈｍａｒｋｉｎｇ ａ
Ｖｅｃｔｏｒ−Ｐｒｏｃｅｓｓｏｒ Ｐｒｏｔｏｔｙ
ｐｅ Ｂａｓｅｄ ｏｎ Ｍｕｌｔｉｔｈｒｅａｄｅｄ
Ｓｔｒｅａｍｉｎｇ／ＦＩＦＯ Ｖｅｃｔｏｒ（ＭＳ
ＦＶ） Ａｒｃｈｉｔｅｃｔｕｒｅ”の発表の中で提案
している。このＭＳＦＶ方式に基づくプロセッサでは、
ベクトルレジスタが格納するベクトル長を可変とするこ
とで使い易さの向上を達成し、さらにこのベクトル長を
１としたときにベクトル命令が実質的にスカラ命令（上
記で述べたところの従来命令）となる。第２の種類の技
術は、レジスタ指定フィールドで指定できるレジスタ数
よりも多くのレジスタを演算プロセッサ内部に用意し、
これらのレジスタをレジスタ指定フィールドで指定可能
な数ずつ組にしておき、この組を切り替えながら使用す
るレジスタウインドウと呼ばれる技術である。この種の
技術は、例えば、Ｊ．Ｌ．ＨｅｎｎｅｓｓｙおよびＤ．
Ａ．Ｐａｔｔｅｒｓｏｎの共著による”Ｃｏｍｐｕｔｅ
ｒ Ａｒｃｈｉｔｅｃｔｕｒｅ： Ａ Ｑｕａｎｔｉｔ
ａｔｉｖｅ Ａｐｐｒｏａｃｈ”（Ｍｏｒｇａｎ Ｋａ
ｕｆｍａｎｎ Ｐｕｂｌｉｓｈｅｒｓ，Ｉｎｃ．（１９
９０））に記載がある。第３の種類の技術は、レジスタ
指定フィールドを拡大して命令で指定できるレジスタ数
を増やす技術である。

【０００４】

【発明が解決しようとする課題】上記第１の種類の技術
に基づく処理系は、従来型のプロセッサにベクトル処理
ユニットを付加し、ベクトル処理ユニットのための命令
を追加するため、従来型のプロセッサのために作られた
プログラムの実行も可能である。そのため、プログラム
互換性面では問題はない。しかし、その実現には非常に
大規模なハードウェアが必要になる。さらに、プログラ
ムのベクトル処理を行なえない部分については、従来技
術によるプロセッサ内で処理が行なわれることになり、
この部分でのレジスタ数不足の解消にはベクトルレジス
タは貢献できない。また、従来技術によるプロセッサで
演算した結果得られる１個のデータ（スカラデータ）を
ベクトル処理ユニットで使用する場合には、従来技術に
よるプロセッサの内部にあるレジスタからベクトル処理
ユニットの内部にあるスカラレジスタへのデータ転送が
必要になり、この処理はオーバヘッドとなる。ただし、
この問題は上記第１の種類の技術の改良技術であるＭＳ
ＦＶ方式に基づくプロセッサにおいてはある程度解決で
きるものと考えられる。

【０００５】上記第２の種類の技術は、サブルーチン呼
出し時のレジスタ退避や、サブルーチンからの復帰時の
レジスタ回復に必要なメモリアクセスにともなうオーバ
ヘッドの削減を可能としているが、プロセッサ内のレジ
スタ数を増やしたにもかかわらず、ひとつのサブルーチ
ンを実行しているときには、使用可能なレジスタ数は元
のままであるため、計算の中間結果のメモリへの一時的
書き込みや読み出しのためのメモリアクセスを減らすこ
とはできない。そのため、この技術によっては、サブル
ーチン呼出しの多いプログラムについては性能向上が可
能であるが、大規模数値計算のようにサブルーチン呼出
しの頻度が低く、大規模配列の各要素について同一の計
算を繰り返すようなループの実行が実行時間の大部分を
占めるプログラムにおいては性能向上が不可能である。
特に、演算処理の高速化のためにパイプライン演算器を
持つようにした演算プロセッサにおいては、配列計算を
繰り返すループの処理における演算器使用率向上のため
にパイプライン演算器のステージ数（ｎとする）と同じ
だけのループアンローリング（ソースコードのループ部
分の展開）を行なうことが望ましいが、この場合には配
列要素を格納するためのレジスタ数がアンロ−リングを
行なわない場合のｎ倍必要になり、ループの１回当りの
実行で使用できるレジスタ数が実質的にレジスタ数のｎ
分の１になる。上記第２の種類の技術は、先述のとお
り、演算プロセッサ内のレジスタ数をｎ倍に増やしたに
もかかわらず、ある時点で使用できるレジスタ数は依然
として以前のままであるので、この問題を解決できな
い。

【０００６】上記第３の種類の技術においては、命令語
中のレジスタ指定フィールドを拡大するために命令セッ
トの大幅な変更が必要となる。そのため、従来型のプロ
セッサのために作られたプログラムを実行できなくなる
というプログラム互換性面での問題が生じる。

【０００７】本発明の目的は、従来アーキテクチャとの
互換性を保った上で、通常の命令からアクセスできる物
理的なレジスタの数を増やし、これを活用させることに
よって大規模な科学技術計算の高速処理を実現する演算
プロセッサを、大規模なハードウェアの追加なく実現す
ることにある。

【０００８】

【課題を解決するための手段】上記目的は、ノイマン型
のプロセッサにおいて、命令のレジスタ指定フィールド
で指定できる数より多いレジスタからなるレジスタ群を
設け、レジスタ群は複数の物理レジスタからなる複数の
レジスタキューとして構成し、命令のレジスタ指定フィ
ールドのそれぞれに対応して、そのレジスタ指定フィー
ルドで指定される論理的なレジスタ番号毎に対応するレ
ジスタキューと該レジスタキューから物理レジスタを指
定する物理レジスタ番号生成部を設け、該レジスタ指定
フィールドで指定される論理的なレジスタ番号および、
命令の種類とその命令における該レジスタ指定フィール
ドの位置によって生成されるレジスタへの読み書き制御
信号を用いてレジスタキュー内の物理レジスタを指定す
る手段を用意している。また、前記レジスタ指定フィー
ルドにキュー制御情報を設け、該キュー制御情報の内容
に応じてレジスタキュー内の物理レジスタの指定態用を
変えるようにしている。

【０００９】

【作用】命令のレジスタ指定フィールドに論理レジスタ
番号が指定されていると、該論理レジスタ番号に対応す
る物理レジスタ番号生成部に論理レジスタセレクト信
号、読み書き制御信号が供給され、これらの信号に基づ
きレジスタキュー内の物理レジスタが選択される。ま
た、前記レジスタ指定フィールドにキュー制御情報が設
けられていて、キュー制御信号も供給される場合には、
読み出し時と書き込み時で異なる物理レジスタが選択さ
れる。このため、１つの論理レジスタが指定されたと
き、対応するレジスタキューの複数の物理レジスタから
１つの物理レジスタが選択されるため、指定可能なレジ
スタ数より実際に使用可能なレジスタ数を多くすること
ができる。

【００１０】

【実施例】本発明の実施例を図によって説明する。図１
は、本発明の実施例に係るプロセッサの構成を示す図で
ある。図１において、１は、大容量のレジスタ群であ
る。２は、命令レジスタである。３（３−１，３−２，
３−３）は、命令レジスタ２の中のレジスタ指定フィー
ルドである。レジスタ指定フィールド３は、命令レジス
タ２に格納される命令の種類によって、その位置および
指定個数が異なることがある。また、レジスタ指定フィ
ールド３で指定されるレジスタへのアクセスが「読み出
し」／「書き込み」のいずれであるかは、命令の種類と
その命令における該レジスタ指定フィールド３の位置に
よって決まる。

【００１１】レジスタ指定フィールド３（３−１，３−
２，３−３）は、４（４−１，４−２，４−３）の論理
レジスタ番号指定フィールドおよび５（５−１，５−
２，５−３）のキュー制御ビットに分けられる。論理レ
ジスタ番号指定フィールドの４−１，４−２，４−３は
それぞれ例えば５ビットからなり、また、キュー制御ビ
ットの５−１，５−２，５−３は例えば１ビットであ
る。論理レジスタ番号指定フィールド４（４−１，４−
２，４−３）で指定するレジスタ番号（例えば“０００
００”）は、従来型のプロセッサにおけるレジスタ番号
と同じ意味を持つが、実際にはいくつかのレジスタを組
にしたグループ（以降で説明するように本発明では、こ
のグループはキュー構成となっている）の番号である。
キュー制御ビット５は、論理レジスタ番号指定フィール
ド４が指定するキュー構成のレジスタグループへのアク
セス方法を指定する。キュー制御ビット５が示す情報に
よって指定されるキュー構成のレジスタグループへのア
クセス方法には、通常アクセスモードとキューアクセス
モードの２種類が存在する。通常アクセスモードでのレ
ジスタアクセスは、レジスタグループの中のキューの先
頭にあたるレジスタに対してのみ行なわれ、キューアク
セスモードでは、「読み出し」はキューの先頭から値を
取り出した後にその値をキューから取り除き、「書き込
み」はキューの最後尾に値を追加する。

【００１２】６は、命令制御部であり、命令レジスタ２
からの信号Ｌ１を受け取り、その内容を解読し、命令レ
ジスタ２が保持している命令の操作に係るプロセッサ内
の各部に対して制御信号を送る。

【００１３】７は、物理レジスタ番号生成部であり、物
理レジスタ番号生成部７は論理レジスタ番号対応に用意
されている各レジスタキュー用の物理レジスタ番号生成
部２０（２０−０，・・・，２０−ｎ）からなる。２０
−０はＲ０レジスタキュー用の物理レジスタ番号生成
部、２０−ｎはＲｎレジスタキュー用の物理レジスタ番
号生成部である。論理レジスタ番号指定フィールドの４
−１，４−２，４−３が５ビットからなる場合、レジス
タキュー用の物理レジスタ番号生成部の数は３２個にな
る。物理レジスタ番号生成部７は、レジスタ指定フィー
ルド３の論理レジスタ番号指定フィールド４とキュー制
御ビット５が保持する情報である論理レジスタ番号とキ
ュー制御情報、および命令種とその命令中でのレジスタ
指定フィールド３の位置によって定まるレジスタへのア
クセスが読み出し／書き込みのいずれであるかという情
報を用いてレジスタ指定フィールド３が指定することに
なる物理レジスタを決定し、さらに、それらの情報と、
命令制御部６が生成するポインタ更新タイミング信号Ｌ
５を用いて各論理レジスタに対応するキューの管理・制
御を行なう。なお、論理レジスタ番号は、命令制御部６
において解読され、論理レジスタセレクト信号Ｌ４（Ｌ
４−１，Ｌ４−２，Ｌ４−３）として物理レジスタ番号
生成部７に伝えられ、同様にしてキュー制御情報は命令
制御部６において解読され、キュー制御信号Ｌ３（Ｌ３
−１，Ｌ３−２，Ｌ３−３）として物理レジスタ番号生
成部７に伝えられる。また、レジスタアクセスの読み出
し／書き込みの判定のための信号である読み／書き信号
Ｌ２も命令制御部６によって生成され、物理レジスタ番
号生成部７に伝えられる。すなわち、命令制御部６から
は、１つの論理レジスタ番号毎に各論理レジスタ番号指
定フィールド４−１，４−２，４−３対応に１本、都合
３本の論理レジスタセレクト信号線が各論理レジスタ番
号に対応するレジスタキュー用の物理レジスタ番号生成
部へ延びている。各論理レジスタ番号指定フィールドが
５ビットからなる場合、３２個のレジスタキュー用の物
理レジスタ番号生成部にそれぞれ専用の３本１組の論理
レジスタセレクト信号線が配線される。この様子を説明
する図を図９として示す。また、前記信号Ｌ２、Ｌ３、
Ｌ５は各レジスタキュー用の物理レジスタ番号生成部の
全てに共通に送られる。物理レジスタ番号生成部７が決
定した物理レジスタ番号は、物理レジスタセレクト信号
Ｌ６として物理レジスタ群１に伝えられる。

【００１４】上記各レジスタキュー用物理レジスタ番号
生成部２０は、第１のポインタを生成する回路３０、第
２のポインタを生成する回路３１、ポインタ更新制御回
路３２、ポインタセレクタ３３、番号選択部３７などか
ら構成され、実施例では第１のポインタ、第２のポイン
タをそれぞれＴｏｐポインタ、Ｂｏｔｔｏｍポインタと
呼び、上記回路３１、３２をそれぞれＴｏｐポインタ生
成回路、Ｂｏｔｔｏｍポインタ生成回路と呼ぶ。そし
て、上記各レジスタキュー用物理レジスタ番号生成部２
０は、それぞれ命令制御部６からの信号であるＬ２，Ｌ
３，Ｌ４，Ｌ５を入力とし、物理レジスタ番号生成部７
の最終出力である信号Ｌ６を出力する。なお、Ｌ２，Ｌ
３はそれぞれ３本づつ各レジスタキュー用の物理レジス
タ番号生成部２０に共通に入っており、Ｌ４は各レジス
タキュー用の物理レジスタ番号生成部２０毎にそれぞれ
専用に３本づつ入っているが、これはそれぞれ命令レジ
スタ２中に３つ存在するレジスタ指定フィールド３のそ
れぞれ、すなわち命令中の３つのオペランド（論理レジ
スタ）のそれぞれに対応している。したがって、このＬ
２，Ｌ３，Ｌ４は同じオペランド（論理レジスタ）に係
るものどうしが組となって働く。

【００１５】各レジスタキュー用物理レジスタ番号生成
部２０の詳しい構成については、後ほど図３によって説
明する。ここでは、図２によって、物理レジスタ番号生
成部７によって実現されている内容を概念的に説明す
る。図２は、物理レジスタ番号生成部７がどのような役
割を担っているかを概念的に示す図である。８（８−
０，・・・，８−ｎ）は、それぞれレジスタキューとそ
の制御に係る構成要素の集まりであり、実際には物理レ
ジスタ群１に存在する複数のレジスタ９（９−０，・・
・，９−ｎ）、キューの先頭を指すポインタ１０（１０
−０，・・・，１０−ｎ）、キューの最後尾を指すポイ
ンタ１１（１１−０，・・・，１１−ｎ）およびキュー
を管理・制御するキュー制御部１２（１２−０，・・
・，１２−ｎ）から構成される。キュー制御部１２は、
概述のＬ２，Ｌ３，Ｌ４，Ｌ５の各信号を用いて物理レ
ジスタセレクト信号Ｌ６を生成する。

【００１６】説明を図１に戻す。本発明に係るプロセッ
サは、上記の他に演算部１３、アドレス変換部１４、メ
モリアクセス制御部１５、メモリ制御部１６、メモリ１
７などからなる。これらの構成要素は従来型のプロセッ
サにも存在し、同等の技術によって実現できる。本発明
に係るプロセッサと従来型のプロセッサとの大きな違い
の１つは、物理レジスタ番号生成部７の有無である。従
来型のプロセッサでは、論理レジスタ番号と物理レジス
タ番号が完全に１対１に対応するため、本発明に係るプ
ロセッサにおけるような物理レジスタ番号生成部７のよ
うな装置が不要である。したがって、従来型のプロセッ
サでは、図１の論理レジスタセレクト信号Ｌ４に相当す
る信号がそのまま図１における物理レジスタセレクト信
号Ｌ６として物理レジスタ群１に伝えられる。

【００１７】図３は、複数ある各レジスタキュー用物理
レジスタ番号生成部２０のうちの１つであるＲｉレジス
タキュー用の物理レジスタ番号生成部の構成を示す。３
０は、Ｔｏｐポインタ生成回路であり、図２の１０のキ
ューの先頭を示すＴｏｐポインタを含む回路である。Ｔ
ｏｐポインタ生成回路３０では、常にそのレジスタキュ
ーにおける先頭のレジスタの番号をＴｏｐポインタとし
て相対値により保持している。具体的には、例えばその
レジスタキューが６個のレジスタからなっている場合、
Ｔｏｐポインタは、０から５の値をとる。さらに、Ｔｏ
ｐポインタ生成回路３０は、そのレジスタキューへのア
クセス形態に応じてＴｏｐポインタの値を更新する。同
様に、３１は、Ｂｏｔｔｏｍポインタ生成回路であり、
図２の１１のキューの最後尾を示すＢｏｔｔｏｍポイン
タを含む回路である。Ｂｏｔｔｏｍポインタ生成回路３
１では、常にそのレジスタキューにおける最後尾のレジ
スタの番号をＢｏｔｔｏｍポインタとして相対値により
保持している。具体的には、例えばそのレジスタキュー
が６個のレジスタからなっている場合、Ｂｏｔｔｏｍポ
インタは、０から５の値をとる。さらに、Ｂｏｔｔｏｍ
ポインタ生成回路３１は、そのレジスタキューへのアク
セス形態に応じてＢｏｔｔｏｍポインタの値を更新す
る。

【００１８】３２は、ポインタ更新制御回路であり、こ
のレジスタキュー用の物理レジスタ番号生成部２０が管
理するレジスタキューがキューアクセスモードでアクセ
スされたか否かによってＴｏｐポインタ生成回路３０ま
たはＢｏｔｔｏｍポインタ生成回路３１に対して、その
ポインタの更新を促す信号Ｌ３０（Ｌ３０−１，Ｌ３０
−２）を発生する。ポインタ更新制御回路３２は、読み
／書き信号Ｌ２、キュー制御信号Ｌ３、論理レジスタセ
レクト信号Ｌ４を入力とする。ここで、３つある論理レ
ジスタ番号指定フィールドのそれぞれに対応して１づつ
存在する読み／書き信号は、読み出しのとき“１”とな
り、書き込みのとき“０”となる。同じく、３つある論
理レジスタ番号指定フィールドのそれぞれに対応して１
づつ存在するキュー制御信号は、キューアクセスモード
のとき“１”となり、通常アクセスモードのとき“０”
となる。また、３つある論理レジスタ番号指定フィール
ドのそれぞれに対応して１づつ存在する論理レジスタセ
レクタ信号は、対応する論理レジスタ番号指定フィール
ドにおいて当Ｒｉレジスタキュー用の物理レジスタ番号
生成部２０に割り当てられている論理アドレス番号が指
定されていれば“１”となり、指定されていなければ
“０”となる。

【００１９】３つ存在する命令のオペランドのいずれか
あるいはすべてについて、Ｌ２が「読み出し」、すなわ
ち“１”を示し、Ｌ３がキューアクセスモード、すなわ
ち“１”を示し、Ｌ４が当Ｒｉレジスタキュー用の物理
レジスタ番号生成部に割り当てられた論理レジスタを選
択していること、すなわち“１”を示しており、かつポ
インタ更新タイミング信号Ｌ５が有効な信号、すなわち
“１”を伝達したときにＬ３０−１のポインタ更新信号
をＴｏｐポインタ生成回路３０に伝達する。Ｌ３０−１
のポインタ更新信号を受け取ったＴｏｐポインタ生成回
路３０は内部に持つＴｏｐポインタの値を更新する。同
様に、３つ存在する命令のオペランドのいずれかあるい
はすべてについて、Ｌ２が「書き込み」、すなわち
“０”を示し、Ｌ３がキューアクセスモード、すなわち
“１”を示し、Ｌ４が当Ｒｉレジスタキュー用の物理レ
ジスタ番号生成部に割り当てられた論理レジスタを選択
していること、すなわち“１”を示しており、かつポイ
ンタ更新タイミング信号Ｌ５が有効な信号すなわち
“１”を伝達したときにＬ３０−２のポインタ更新信号
をＢｏｔｔｏｍポインタ生成回路３１に伝達する。Ｌ３
０−２のポインタ更新信号を受け取ったＢｏｔｔｏｍポ
インタ生成回路３１は内部に持つＢｏｔｔｏｍポインタ
の値を更新する。有効なポインタ更新タイミング信号Ｌ
５は、物理レジスタ番号生成部７における論理レジスタ
番号から物理レジスタ番号への変換が完了するタイミン
グで、図１の命令制御部６から伝達される。

【００２０】Ｔｏｐポインタの更新およびＢｏｔｔｏｍ
ポインタの更新は、それぞれＴｏｐポインタ生成回路３
０内のＴｏｐポインタおよびＢｏｔｔｏｍポインタ生成
回路３１内のＢｏｔｔｏｍポインタの値を１増す（実現
方法によっては１減じる）ことで達成される。なお、例
えばレジスタキューが６つのレジスタからなり、ポイン
タの値が更新前に５であったときには、更新後は０とな
る。これもポインタの値を１づつ減じていくという実現
方法の場合には、更新前に０であった場合に更新後５と
なるようにする。

【００２１】ポインタセレクタ３３（３３−１，３３−
２，３３−３）は、ある論理レジスタへのアクセスにお
いて、レジスタキューのどのレジスタをアクセスすべき
かを決定する回路である。この回路も命令のオペランド
ごとに用意され、そのオペランドに対応する読み／書き
信号Ｌ２とキュー制御信号Ｌ３を入力とし、さらにＴｏ
ｐポインタ生成回路３０の出力であるＴｏｐポインタの
値とＢｏｔｔｏｍポインタ生成回路３１の出力であるＢ
ｏｔｔｏｍポインタの値を選択値として入力し、図３の
３３中に示すような表に基づいてアクセスすべきレジス
タのレジスタキュー中での相対番号であるポインタ値を
選択し出力する。出力されたポインタ値は、３４（３４
−１，３４−２，３４−３）の加算器で、そのレジスタ
キューを構成するレジスタの物理レジスタ番号のうちベ
ースになる値であり、各レジスタキュー用の物理レジス
タ番号生成部毎に割り当てられたベース物理レジスタ番
号３６と足し合わされる。結果として加算器３４は、オ
ペランドごとの物理レジスタ番号を出力し、これがオペ
ランドごとのレジスタセレクタ３５（３５−１，３５−
２，３５−３）に入力される。レジスタセレクタ３５
は、オペランド対応の論理レジスタセレクト信号Ｌ４が
有効であれば、もう１方の入力である物理レジスタ番号
に対応する物理レジスタに対するセレクト信号Ｌ６を有
効にする。なお、１つのレジスタキューを構成する物理
レジスタの物理レジスタ番号は連続しているものとし、
ベース物理レジスタ番号３６は、そのレジスタキューを
構成する物理レジスタの物理レジスタ番号の中で最小の
値である。

【００２２】図３の３３中の表に示したとおり、ポイン
タセレクタ３３では、キューアクセスモードで論理レジ
スタに書き込みを行なうときだけＢｏｔｔｏｍポインタ
の値が選択され、それ以外の場合、すなわち通常アクセ
スモードでの読み書きおよびキューアクセスモードでの
読み出し時には、Ｔｏｐポインタの値が選択される。

【００２３】なお、上述の説明では、レジスタ指定フィ
ールドにキュー制御ビットを設けた場合について説明し
たが、キュー制御ビットを“０”固定として動作させる
場合には、キュー制御ビットを設けなくてもよく、この
場合には、Ｂｏｔｔｏｍポインタ生成回路とポインタセ
レクタを設けなくてもよい。またこの場合、番号選択部
の加算器は１個にしてもよい。また、上述の説明では、
番号選択部に加算器とベース物理レジスタ番号が設けら
れているが、各レジスタキュー用の物理レジスタ番号生
成部のＴｏｐポインタおよびＢｏｔｔｏｍポインタにそ
れぞれ異なる所定の値を与えるようにすれば、番号選択
部に加算器とベース物理レジスタ番号を設ける必要はな
い。

【００２４】以上、本発明に係るプロセッサの構成につ
いて述べた。なお、本実施例においてオペランド数を３
としたのは１例であって、オペランド数は特に限定しな
い。

【００２５】続いて本発明の中心的な特徴の１つである
レジスタキューの動作について説明する。図４は、通常
アクセスモードにおけるレジスタ読み書きの様子を示し
ている。Ｒ０，Ｒ１，．．．Ｒｎの各論理レジスタへの
アクセスは、それぞれに対応するレジスタキューの先頭
レジスタ４１（４１−０，４１−１，・・・，４１−
ｎ）に対してのみ行なわれる。先頭レジスタ４１は、常
にＴｏｐポインタＬ４１（Ｌ４１−０，Ｌ４１−１，・
・・，Ｌ４１−ｎ）によって指定される。

【００２６】図５は、キューアクセスモードでのレジス
タ読み出しの様子を示している。図５の上半分で示すよ
うに、今、Ｒ０論理レジスタのキューアクセスモードで
の読み出しが起こったとすると、Ｒ０論理レジスタに対
応するレジスタキューの先頭レジスタ５１の読み出しが
起こる。先頭レジスタ５１は、ＴｏｐポインタＬ４１−
０によって指定される。読み出しのあと、図５の下半分
に示すように、ＴｏｐポインタＬ４１−０は、レジスタ
キューにおいてレジスタ５１につづくレジスタ５２を指
すようになる。すなわちレジスタ５２が先頭レジスタと
なる。

【００２７】図６は、キューアクセスモードでのレジス
タへの書き込みの様子を示している。図６の上半分で示
すように、今、Ｒ０論理レジスタへのキューアクセスモ
ードでの書き込みが起こったとすると、Ｒ０論理レジス
タに対応するレジスタキューの最後尾のレジスタ６１に
対して書き込みがなされる。最後尾のレジスタ６１は、
ＢｏｔｔｏｍポインタＬ４２−０によって指定される。
書き込みが終了すると、図６の下半分に示すように、Ｂ
ｏｔｔｏｍポインタＬ４２−０は、レジスタキューにお
いてレジスタ６１につづくレジスタ６２を指すようにな
る。すなわちレジスタ６２が最後尾のレジスタとなる。

【００２８】図４から図６で示したレジスタキューの基
本的な動作パターンを利用すると、本発明に係るプロセ
ッサは、プログラムの実行に際して、メモリレイテンシ
（メモリにアクセスしてからメモリからデータが読み出
され、レジスタにセットされるまでに時間がかかること
を意味する）の影響をうまく隠蔽する形で効率の良い処
理を行なうことができる可能性がある。例えば、図７に
示したフローチャートのように、（１）２０個のデータ
をメモリから順次別々の論理レジスタに読み出し、
（２）論理レジスタ上の２０個のデータを用いて一連の
計算を行ない、（３）最終的な結果をメモリに書き込
む；という３つのステップを繰り返すプログラム、すな
わち、２０個の論理レジスタに１個づつデータが読み出
され、個々の論理レジスタのデータに対してそれぞれ別
々に計算が行なわれ、それぞれの結果をメモリに書き込
み、次いで、また、２０個の論理レジスタに１個づつデ
ータが読み出され、個々の論理レジスタに今までに格納
されたデータに対してそれぞれ別々に計算が行なわれ、
それぞれの結果をメモリに書き込み、以下、この繰返し
が行なわれるプログラムにおいて、（１）のメモリから
の読み出しの実行の流れと、（２），（３）の演算実行
および結果のメモリへの書き込みの実行の流れを分けて
考え、メモリレイテンシの影響を隠蔽する目的で、
（１）の実行の流れを（２），（３）の実行の流れより
先行して行なわせる。さらに、（１）の実行流が使用す
るレジスタアクセスのモードを常にキューアクセスモー
ドとする。これはコンパイラによっても行ないうる。

【００２９】このようにすることで、図８のタイムチャ
ートに例示したように、メモリからのデータは（１）の
実行を繰り返すごとに物理レジスタのレジスタキューに
溜っていく。各論理レジスタ対応のレジスタキューに
は、それぞれ、先頭から順に（１）の１回目の実行の結
果メモリから読み出されてきたデータ、（１）の２回目
の実行の結果メモリから読み出されてきたデー
タ、．．．というように値が格納される。図８では例と
して論理レジスタＲｉに対するレジスタキューの様子を
示した。このレジスタキュー８１に対するデータの書き
込みポインタが（１）の実行を繰り返すごとに１つずつ
下に移っているのは、（１）のレジスタアクセスがキュ
ーアクセスモードで行なわれているためである。一方、
（２），（３）の実行流は、（１）の実行流に遅れる形
でレジスタキューに溜っているデータを利用していく。
図８のタイムチャートに例示したように、（２），
（３）の実行は、繰返しの回ごとにレジスタキューへの
アクセスポイントが異なる。すなわち、（２），（３）
の１回目の実行はレジスタキューの先頭の物理レジスタ
に対してアクセスを行ない、２回目の実行はその次の物
理レジスタに対してアクセスを行なうといった具合にな
る。図８には、例として論理レジスタＲｉのアクセスの
様子を示した。（２），（３）の実行流において、レジ
スタキュー８１のアクセスポイントを下げていくには、
キューアクセスモードで論理レジスタをアクセスすれば
良いが、すべてのレジスタアクセスをキューアクセスモ
ードで行なう必要はない。むしろ、（２），（３）の各
回の一連の計算においては通常アクセスモードでのレジ
スタアクセスが必要である。そこで、（２），（３）の
各回の実行において、それぞれの論理レジスタに対する
アクセスのうち最後のアクセスのみをキューアクセスモ
ードで行なう。このようにすることで、レジスタキュー
へのアクセスポイントを下げていくことができるが、こ
こで重要な点は、このようなレジスタキューへのポイン
タの更新を論理レジスタごとに実現できる点である。こ
れによって、例えば、（２），（３）の１回目の実行の
途中で、ある論理レジスタに関しては、（２），（３）
の２回目の実行に用いるべきデータを参照することがで
きる。この性質を利用すると図８のタイムチャートの
（２），（３）の実行流の各回の実行を重ね合わせてう
まくスケジューリングすることでより効率の良いプログ
ラム実行が可能となる。なお、この（１），（２），
（３）の実行に際して、レジスタキューとしての構造を
活用しないでよい論理レジスタももちろん存在する可能
性はある。このような論理レジスタに対しては、常に通
常アクセスモードでのアクセスを行なうとよい。

【００３０】図７，図８を用いて説明した例では、
（１）の実行流を（２），（３）の実行流よりも先行さ
せたが、この先行の度合いをメモリレイテンシの影響を
隠蔽できる程度にすることで、効率の良いプログラム実
行が期待できる。また、プロセッサにおいて命令レベル
並列処理を実現すれば、さらに効率の良いプログラム実
行が期待できる。さらに、本発明に係るプロセッサは、
レジスタキューの機構を利用して、演算レイテンシの影
響を隠蔽することも可能である。例えば、数マシンサイ
クルを要する演算命令の実行結果の論理レジスタへの書
き込みをキューアクセスモードで行なうことによって、
この書き込みを行なう論理レジスタが数マシンサイクル
分使えないまま占有されていまうことを防ぐ。このよう
にして演算結果を書き込んだレジスタは、その演算結果
が使用可能かつ必要になる時点までにレジスタキューの
先頭にくればよく、そのようにスケジューリングを行な
うことは可能である。このような操作の繰返しを重ねあ
わせることで、プロセッサの演算レイテンシの影響によ
る無駄な動作を無くすことができる。また、本発明に係
るプロセッサは、従来型のプロセッサであればレジスタ
数が足りないために、しかるべき後には必要となるレジ
スタ上の値を、一旦メモリへ書き込み、その後必要にな
った時点で読み出すというような処理を行なう場合であ
っても、キューアクセスモードでのレジスタへの書き込
みを利用することで必要な値をレジスタに置いておくこ
とができ、しかるべきレジスタのアクセスのスケジュー
リングを行なうことで、この値を再利用することができ
る。このようにすることで、プログラム実行におけるメ
モリアクセスの回数を減らすことができ、効率の良い処
理が期待できる。

【００３１】

【発明の効果】本発明によれば、実際に使用可能なレジ
スタ数が指定可能なレジスタ数よりも多くなるため、数
値計算などで問題となるレジスタ数不足の問題を解決す
ることができる。また、数多いレジスタの一部を一時的
な記憶領域として利用することで、メモリレイテンシの
影響による性能低下を小さくすることも可能にする。し
かも、本発明に係るプロセッサは、従来技術に基づくプ
ロセッサのアーキテクチャとの互換性を保ち、また、そ
のハードウェア規模も、マイクロプロセッサで実現可能
なレベルに留めることができる。

【図面の簡単な説明】

【図１】本発明に係るプロセッサの構成を示す図であ
る。

【図２】物理レジスタ番号生成部の役割を説明する概念
図である。

【図３】レジスタキュー用の物理レジスタ番号生成部の
構成を示す図である。

【図４】通常アクセスモードでのレジスタアクセスの様
子を説明する図である。

【図５】キューアクセスモードでのレジスタからの値の
読み出しの様子を説明する図である。

【図６】キューアクセスモードでのレジスタへの値の書
き込みの様子を説明する図である。

【図７】本発明に係るプロセッサで実行するプログラム
の例を示す流れ図である。

【図８】本発明に係るプロセッサでの図７に示すプログ
ラムの実行の様子を説明する図である。

【図９】論理レジスタセレクト信号線の配線の様子を説
明する図である。

【符号の説明】

１ 物理レジスタ群 ２ 命令レジスタ ３ レジスタ指定フィールド ４ 論理レジスタ番号指定フィールド ５ キュー制御ビット ６ 命令制御部 ７ 物理レジスタ番号生成部 ８ レジスタキューおよびレジスタキュー制御部 ９ レジスタキュー １０ Ｔｏｐポインタ １１ Ｂｏｔｔｏｍポインタ １２ レジスタキュー制御部 １３ 演算部 １４ アドレス変換部 １５ メモリアクセス制御部 １６ メモリ制御部 １７ メモリ ２０ 各レジスタキュー用物理レジスタ番号生成部 Ｌ２ 読み／書き信号 Ｌ３ キュー制御信号 Ｌ４ 論理レジスタセレクト信号 Ｌ５ ポインタ更新タイミング信号 Ｌ６ 物理レジスタセレクト信号 ３０ Ｔｏｐポインタ生成回路 ３１ Ｂｏｔｔｏｍポインタ生成回路 ３２ ポインタ更新回路 ３３ ポインタセレクタ ３４ 加算器 ３５ レジスタセレクタ ３６ ベース物理レジスタ番号 ３７ 番号選択部 Ｌ３０ ポインタ更新信号 ８１ Ｒｉレジスタキュー

フロントページの続き (72)発明者 武内 茂雄 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (56)参考文献 特開 昭57−166649（ＪＰ，Ａ) 特開 平４−290128（ＪＰ，Ａ) 特開 昭61−136131（ＪＰ，Ａ) 特開 昭51−75340（ＪＰ，Ａ) 米国特許6049839（ＵＳ，Ａ) 藤井啓明ほか「命令並列処理機構を意 識したスケジューリングを支援するレジ スタ構成とその効果」情報処理学会論文 誌 Ｖｏｌ．35 Ｎｏ．４（Ａｐｒ. 1994）平成６年４月 ｐ．628−635 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/30 - 9/42

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 データレジスタ群と、演算器と、命令制
   御部を備える情報処理装置において、 命令には少なくとも１つの論理レジスタ番号指定フィー
   ルドを有し、 前記データレジスタ群は、複数の物理レジスタからなる
   レジスタキューを論理レジスタ対応に有し、 前記命令制御部には、各論理レジスタ対応に用意された
   物理レジスタ番号生成部が接続され、 前記物理レジスタ番号生成部は、前記論理レジスタに対
   応する前記レジスタキュ−から物理レジスタを指定する
   ためのポインタを、書き込み済みで未読み出しのレジス
   タの先頭レジスタが読み出しのために指定され、かつ書
   き込み済みのレジスタにつづく末尾レジスタが書き込み
   のために指定されるように更新し、該ポインタに基づき
   前記物理レジスタを選択する手段を備えたことを特徴と
   する情報処理装置。
2. 【請求項２】 請求項１記載の情報処理装置において、 前記物理レジスタ番号生成部は、ポインタ更新制御回路
   と、ポインタ生成回路と、番号選択部を有し、 前記ポインタ更新制御回路は、前記論理レジスタセレク
   ト信号に基づきポインタ更新信号を作成する手段を有
   し、 前記ポインタ生成回路は、前記ポインタ更新信号を受け
   てポインタを更新する手段を有し、 前記番号選択部は、前記論理レジスタ番号指定フィール
   ド対応にレジスタセレクタを有し、各レジスタセレクタ
   は前記論理レジスタセレクト信号とポインタを入力とし
   て物理レジスタ番号を出力することを特徴とする情報処
   理装置。
3. 【請求項３】 請求項２記載の情報処理装置において、 前記番号選択部は、ベース物理レジスタ番号を保持する
   手段と加算手段を有し、該加算手段は前記ポインタと前
   記ベース物理レジスタ番号を加算し、その結果を前記レ
   ジスタセレクタに出力するようにしたことを特徴とする
   情報処理装置。
4. 【請求項４】 データレジスタ群と、演算器と、命令制
   御部を備える情報処理装置において、 命令には少なくとも１つのレジスタ指定フィールドが設
   けられ、該レジスタ指定フィールドは論理レジスタ番号
   指定フィールドと該論理レジスタ番号指定フィールドと
   対をなすキュー制御情報を有し、 前記データレジスタ群は、複数の物理レジスタからなる
   レジスタキューを論理レジスタ対応に有し、 前記命令制御部には、各論理レジスタ対応に用意された
   物理レジスタ番号生成部が接続され、 前記命令制御部は、前記命令レジスタの命令を解読して
   前記物理レジスタ番号生成部に前記レジスタ指定フィー
   ルド対応に読み／書き信号、論理レジスタセレクト信号
   およびキュー制御信号を生成出力する手段を備え、 前記物理レジスタ番号生成部は、前記読み／書き信号、
   論理レジスタセレクト信号およびキュー制御信号に基づ
   き、論理レジスタに対応する前記レジスタキューから物
   理レジスタを指定するためのポインタを更新し、該ポイ
   ンタに基づき前記物理レジスタを選択する手段を備えた
   ことを特徴とする情報処理装置。
5. 【請求項５】 請求項４記載の情報処理装置において、 前記物理レジスタ番号生成部は、ポインタ更新制御回路
   と、第１のポインタ生成回路と、第２のポインタ生成回
   路と、前記レジスタ指定フィールド対応に設けられたポ
   インタセレクタと、番号選択部を有し、 前記ポインタ更新制御回路は、前記読み／書き信号と、
   前記キュー制御信号と、論理レジスタセレクト信号に基
   づき第１のポインタ更新信号および／または第２のポイ
   ンタ更新信号を作成する手段を有し、 前記第１のポインタ生成回路と第２のポインタ生成回路
   は、前記第１のポインタ更新信号と第２のポインタ更新
   信号を夫々受けて第１のポインタと第２のポインタを更
   新する手段を有し、 前記ポインタセレクタは、前記読み／書き信号およびキ
   ュー制御信号に基づき第１のポインタ、第２のポインタ
   のいずれか一方を選択出力する手段を有し、 前記番号選択部は、前記レジスタ指定フィールド対応に
   レジスタセレクタを有し、各レジスタセレクタは対応す
   る前記論理レジスタ番号指定フィールドの論理レジスタ
   セレクト信号と対応する前記ポインタセレクタから出力
   されたポインタを入力として物理レジスタ番号を出力す
   ることを特徴とする情報処理装置。
6. 【請求項６】 請求項５記載の情報処理装置において、 前記番号選択部は、ベース物理レジスタ番号を保持する
   手段と前記各ポインタセレクタ対応に設けられた加算手
   段を有し、該加算手段は対応するポインタセレクタから
   出力されたポインタと前記ベース物理レジスタ番号を加
   算し、その結果を前記レジスタセレクタに出力するよう
   にしたことを特徴とする情報処理装置。
7. 【請求項７】 請求項１乃至請求項６のいずれかの請求
   項記載の情報処理装置において、 前記命令制御部は、前記物理レジスタ番号生成部のポイ
   ンタを更新するタイミングを決定するポインタ更新タイ
   ミング信号を生成し、前記物理レジスタ番号生成部に出
   力する手段を備えたことを特徴とする情報処理装置。