JP2889845B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JP2889845B2 JP2889845B2 JP7244757A JP24475795A JP2889845B2 JP 2889845 B2 JP2889845 B2 JP 2889845B2 JP 7244757 A JP7244757 A JP 7244757A JP 24475795 A JP24475795 A JP 24475795A JP 2889845 B2 JP2889845 B2 JP 2889845B2
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- JP
- Japan
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- register
- registers
- instruction
- field
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
- G06F9/30043—LOAD or STORE instructions; Clear instruction
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/3012—Organisation of register space, e.g. banked or distributed register file
- G06F9/30138—Extension of register space, e.g. register cache
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/3016—Decoding the operand specifier, e.g. specifier format
Description
【０００１】
【産業上の利用分野】本発明は、複数のレジスタとメモ
リの連続領域との間でデータを転送する命令をもつ情報
処理装置に関する。
リの連続領域との間でデータを転送する命令をもつ情報
処理装置に関する。
【０００２】
【従来の技術】近年、マイクロコンピュータなどの情報
処理装置の処理能力が飛躍的に向上し、あらゆる分野で
利用されている。一般にマイクロコンピュータでは、サ
ブルーチンの呼び出し、やタスク切り換えなどに際して
汎用レジスタの内容をメモリ上に退避・復帰するため転
送命令が用いられている。
処理装置の処理能力が飛躍的に向上し、あらゆる分野で
利用されている。一般にマイクロコンピュータでは、サ
ブルーチンの呼び出し、やタスク切り換えなどに際して
汎用レジスタの内容をメモリ上に退避・復帰するため転
送命令が用いられている。
【０００３】従来のマイクロコンピュータには、転送命
令の中には、１つの命令で複数のレジスタデータをメモ
リとの間で転送するものがある。（例えば、MC68040ユ
ーザーズマニュアル「MOVEM命令」、日本モトローラ株
式会社） この命令では、複数のレジスタを指定する場合、オペラ
ンドにおいて、１ビットに１レジスタを割り付け、実装
しているレジスタ本数と同じビット数のレジスタ指定フ
ィールドを必要としていた。
令の中には、１つの命令で複数のレジスタデータをメモ
リとの間で転送するものがある。（例えば、MC68040ユ
ーザーズマニュアル「MOVEM命令」、日本モトローラ株
式会社） この命令では、複数のレジスタを指定する場合、オペラ
ンドにおいて、１ビットに１レジスタを割り付け、実装
しているレジスタ本数と同じビット数のレジスタ指定フ
ィールドを必要としていた。
【０００４】図１６は従来のプロセッサの複数レジスタ
を転送する命令において、複数レジスタを指定するため
のオペランドのビット割付を示す図である。このプロセ
ッサは、実装されている１６本のレジスタ（データレジ
スタ８本、アドレスレジスタ８本）を１６ビットで指定
している。
を転送する命令において、複数レジスタを指定するため
のオペランドのビット割付を示す図である。このプロセ
ッサは、実装されている１６本のレジスタ（データレジ
スタ８本、アドレスレジスタ８本）を１６ビットで指定
している。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
技術によれば、プロセッサに実装されているレジスタ数
が多ければ多いほどレジスタ指定フィールドが長くな
り、コードサイズが増加するという課題を有していた。
本発明は上記課題に鑑み、短いレジスタ指定フィールド
で複数のレジスタを指定することができ、レジスタ数が
多い場合でも、コードサイズの増加を抑制する情報処理
装置を提供することを目的とする。
技術によれば、プロセッサに実装されているレジスタ数
が多ければ多いほどレジスタ指定フィールドが長くな
り、コードサイズが増加するという課題を有していた。
本発明は上記課題に鑑み、短いレジスタ指定フィールド
で複数のレジスタを指定することができ、レジスタ数が
多い場合でも、コードサイズの増加を抑制する情報処理
装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１の発明は、レジ
スタ群中の一部分のレジスタを各々個別に指定するか否
かを示す個別フィールド、およびレジスタ群中の他の部
分のレジスタを一括して指定するか否かを示す一括フィ
ールドからなる第１オペランドと、メモリの実効アドレ
スを指定する第２オペランドとを有する命令であって、
両オペランドで指定された複数レジスタとメモリとの間
のデータ転送を指示する機械語命令を含むプログラムを
実行する情報処理装置であって、プログラム中の命令を
順次解読して前記機械語命令を検出する解読手段と、検
出された機械語命令の第１オペランド中の個別フィール
ドと一括フィールドについて、各ビットが論理１か論理
０かを検出する判定手段と、個別フィールドにおいて論
理１と判定されたビットに対応するレジスタのレジスタ
番号を生成する第１生成手段と、一括フィールドにおい
て論理１と判定された場合、前記他の部分のレジスタの
レジスタ番号を順に生成する第２生成手段と、第１生成
手段および第２生成手段により生成されたレジスタ番号
のレジスタと、第２オペランドで指定された実効アドレ
スから連続するメモリ領域との間のデータ転送を実行す
る転送手段とを備える。
スタ群中の一部分のレジスタを各々個別に指定するか否
かを示す個別フィールド、およびレジスタ群中の他の部
分のレジスタを一括して指定するか否かを示す一括フィ
ールドからなる第１オペランドと、メモリの実効アドレ
スを指定する第２オペランドとを有する命令であって、
両オペランドで指定された複数レジスタとメモリとの間
のデータ転送を指示する機械語命令を含むプログラムを
実行する情報処理装置であって、プログラム中の命令を
順次解読して前記機械語命令を検出する解読手段と、検
出された機械語命令の第１オペランド中の個別フィール
ドと一括フィールドについて、各ビットが論理１か論理
０かを検出する判定手段と、個別フィールドにおいて論
理１と判定されたビットに対応するレジスタのレジスタ
番号を生成する第１生成手段と、一括フィールドにおい
て論理１と判定された場合、前記他の部分のレジスタの
レジスタ番号を順に生成する第２生成手段と、第１生成
手段および第２生成手段により生成されたレジスタ番号
のレジスタと、第２オペランドで指定された実効アドレ
スから連続するメモリ領域との間のデータ転送を実行す
る転送手段とを備える。
【０００７】請求項２の発明は、請求項１記載の情報処
理装置において、前記レジスタ群はｍ＋ｎ本のレジスタ
を有し、前記個別フィールドはｍ本のレジスタの各々に
対応するｍビットからなり、前記一括フィールドはｎ本
のレジスタを一括指定する１ビットからなる。請求項３
の発明は、請求項１記載の情報処理装置において、前記
レジスタ群はｍ＋ｎ個のレジスタを有し、前記個別フィ
ールドは、ｍ個のレジスタの各々に対応するｍビットか
らなり、前記一括フィールドは、少なくとも２ビットか
らなり、前記第２生成手段は、一括フィールドのビット
パターンに応じてｎ個のレジスタ中の所定の複数レジス
タからなるレジスタグループに対応するレジスタ番号を
順次生成する。
理装置において、前記レジスタ群はｍ＋ｎ本のレジスタ
を有し、前記個別フィールドはｍ本のレジスタの各々に
対応するｍビットからなり、前記一括フィールドはｎ本
のレジスタを一括指定する１ビットからなる。請求項３
の発明は、請求項１記載の情報処理装置において、前記
レジスタ群はｍ＋ｎ個のレジスタを有し、前記個別フィ
ールドは、ｍ個のレジスタの各々に対応するｍビットか
らなり、前記一括フィールドは、少なくとも２ビットか
らなり、前記第２生成手段は、一括フィールドのビット
パターンに応じてｎ個のレジスタ中の所定の複数レジス
タからなるレジスタグループに対応するレジスタ番号を
順次生成する。
【０００８】請求項４の発明は、請求項１ないし３記載
の何れかの情報処理装置において、前記個別フィールド
は、サブルーチン中でデータを保存しておく必要がある
非破壊レジスタに対応し、前記一括フィールドは、サブ
ルーチン中でデータを保存しなくてもよい破壊レジスタ
に対応する。
の何れかの情報処理装置において、前記個別フィールド
は、サブルーチン中でデータを保存しておく必要がある
非破壊レジスタに対応し、前記一括フィールドは、サブ
ルーチン中でデータを保存しなくてもよい破壊レジスタ
に対応する。
【０００９】請求項５の発明は、請求項１ないし３記載
の何れかの情報処理装置において、前記機械語命令は、
第１オペランドで指定された複数のレジスタデータと第
２オペランドで指定された実行アドレスから連続するメ
モリ領域のデータとの間で演算を指示し、前記情報処理
装置は、さらに前記機械語命令で指示された演算を実行
する演算手段を備え、前記転送手段は、演算手段による
演算結果を、前記複数のレジスタまたは前記メモリ領域
に転送する。
の何れかの情報処理装置において、前記機械語命令は、
第１オペランドで指定された複数のレジスタデータと第
２オペランドで指定された実行アドレスから連続するメ
モリ領域のデータとの間で演算を指示し、前記情報処理
装置は、さらに前記機械語命令で指示された演算を実行
する演算手段を備え、前記転送手段は、演算手段による
演算結果を、前記複数のレジスタまたは前記メモリ領域
に転送する。
【００１０】
【作用】請求項１の発明では、判定手段は、解読手段に
検出された機械語命令の第１オペランド中の個別フィー
ルドと一括フィールドについて、各ビットが論理１か論
理０かを検出する。第１生成手段は、個別フィールドに
おいて論理１と判定されたビットに対応するレジスタの
レジスタ番号を生成する。第２生成手段は、一括フィー
ルドにおいて論理１と判定された場合、前記他の部分の
レジスタのレジスタ番号を順に生成する。さらに転送手
段は、第１生成手段および第２生成手段により生成され
たレジスタ番号のレジスタと、第２オペランドで指定さ
れた実効アドレスから連続するメモリ領域との間のデー
タ転送を実行する。これにより、複数レジスタを指定可
能な機械語命令において、少ないビット数で複数のレジ
スタを指定することができ、指定するレジスタ数が多い
場合でも、コードサイズの増加を抑制することができ
る。
検出された機械語命令の第１オペランド中の個別フィー
ルドと一括フィールドについて、各ビットが論理１か論
理０かを検出する。第１生成手段は、個別フィールドに
おいて論理１と判定されたビットに対応するレジスタの
レジスタ番号を生成する。第２生成手段は、一括フィー
ルドにおいて論理１と判定された場合、前記他の部分の
レジスタのレジスタ番号を順に生成する。さらに転送手
段は、第１生成手段および第２生成手段により生成され
たレジスタ番号のレジスタと、第２オペランドで指定さ
れた実効アドレスから連続するメモリ領域との間のデー
タ転送を実行する。これにより、複数レジスタを指定可
能な機械語命令において、少ないビット数で複数のレジ
スタを指定することができ、指定するレジスタ数が多い
場合でも、コードサイズの増加を抑制することができ
る。
【００１１】請求項２の発明では、請求項１記載の情報
処理装置において、前記一括フィールドはｎ本のレジス
タを一括指定する１ビットからなる。請求項３の発明で
は、請求項１記載の情報処理装置において、前記個別フ
ィールドは、ｍ個のレジスタの各々に対応するｍビット
からなり、前記第２生成手段は、一括フィールドのビッ
トパターンに応じてｎ個のレジスタ中の所定の複数レジ
スタからなるレジスタグループに対応するレジスタ番号
を順次生成する。
処理装置において、前記一括フィールドはｎ本のレジス
タを一括指定する１ビットからなる。請求項３の発明で
は、請求項１記載の情報処理装置において、前記個別フ
ィールドは、ｍ個のレジスタの各々に対応するｍビット
からなり、前記第２生成手段は、一括フィールドのビッ
トパターンに応じてｎ個のレジスタ中の所定の複数レジ
スタからなるレジスタグループに対応するレジスタ番号
を順次生成する。
【００１２】請求項４の発明では、請求項１ないし３記
載の何れかの情報処理装置において、前記個別フィール
ドは、サブルーチン中でデータを保存しておく必要があ
る非破壊レジスタに対応し、前記一括フィールドは、サ
ブルーチン中でデータを保存しなくてもよい破壊レジス
タに対応する。請求項５の発明は、請求項１ないし３記
載の何れかの情報処理装置において、前記転送手段は、
演算手段による演算結果を、前記複数のレジスタまたは
前記メモリ領域に転送する。
載の何れかの情報処理装置において、前記個別フィール
ドは、サブルーチン中でデータを保存しておく必要があ
る非破壊レジスタに対応し、前記一括フィールドは、サ
ブルーチン中でデータを保存しなくてもよい破壊レジス
タに対応する。請求項５の発明は、請求項１ないし３記
載の何れかの情報処理装置において、前記転送手段は、
演算手段による演算結果を、前記複数のレジスタまたは
前記メモリ領域に転送する。
【００１３】
【実施例】図１は、本発明の第１実施例における複数レ
ジスタを転送する命令仕様を表す図である。同図におい
て「MOVM regs,<ea>」は、複数レジスタのデータをメモ
リの連続領域にブロック転送を指示する機械語命令であ
り、ニーモニック形式で表している。「MOVM <ea>,reg
s」は、メモリの連続領域から複数レジスタへのブロッ
ク転送を指示する機械語命令である。
ジスタを転送する命令仕様を表す図である。同図におい
て「MOVM regs,<ea>」は、複数レジスタのデータをメモ
リの連続領域にブロック転送を指示する機械語命令であ
り、ニーモニック形式で表している。「MOVM <ea>,reg
s」は、メモリの連続領域から複数レジスタへのブロッ
ク転送を指示する機械語命令である。
【００１４】「MOVM」は、ＯＰコードであり、転送方向
を判別するため前者と後者とでは異なるコードが割当て
られている。「<ea>」は、メモリの実効アドレスを指定
するオペランドであり、指定されたアドレスを先頭から
連続したメモリ領域に対して転送される。本実施例で
は、スタックポインタによる間接アドレッシングにより
実効アドレスが指定されるものとする。
を判別するため前者と後者とでは異なるコードが割当て
られている。「<ea>」は、メモリの実効アドレスを指定
するオペランドであり、指定されたアドレスを先頭から
連続したメモリ領域に対して転送される。本実施例で
は、スタックポインタによる間接アドレッシングにより
実効アドレスが指定されるものとする。
【００１５】「regs」は、転送対象のレジスタを指定す
るためのオペランドであり、複数レジスタを指定し得る
レジスタ指定フィールドを表す。このレジスタ指定フィ
ールドは、同図に示すように８ビット構成であり、個別
指定フィールドと一括指定フィールドを有する。個別指
定フィールドはビット７〜２の６ビットからなり、MSB
側から順に各ビットがＲ１０、Ｒ１１、Ｒ１２、Ｒ１
３、Ｒ１４、Ｒ１５に対応し、”１”が立っているビッ
トに対応するレジスタに対して転送することを意味して
いる。一括指定フィールドは、ビット１（図中"other"
と表記）からなり、その他のレジスタＲ０〜Ｒ９を一括
して指定する。このビットに”１”が立っているときＲ
０〜Ｒ９の全てのレジスタに対して転送することを意味
する。本構成では、汎用レジスタは全部で１６本（Ｒ０
〜Ｒ１５）実装されている。
るためのオペランドであり、複数レジスタを指定し得る
レジスタ指定フィールドを表す。このレジスタ指定フィ
ールドは、同図に示すように８ビット構成であり、個別
指定フィールドと一括指定フィールドを有する。個別指
定フィールドはビット７〜２の６ビットからなり、MSB
側から順に各ビットがＲ１０、Ｒ１１、Ｒ１２、Ｒ１
３、Ｒ１４、Ｒ１５に対応し、”１”が立っているビッ
トに対応するレジスタに対して転送することを意味して
いる。一括指定フィールドは、ビット１（図中"other"
と表記）からなり、その他のレジスタＲ０〜Ｒ９を一括
して指定する。このビットに”１”が立っているときＲ
０〜Ｒ９の全てのレジスタに対して転送することを意味
する。本構成では、汎用レジスタは全部で１６本（Ｒ０
〜Ｒ１５）実装されている。
【００１６】上記の個別指定フィールド、一括指定フィ
ールドで指定されるレジスタは、コンパイラにより決定
される破壊レジスタ、非破壊レジスタにそれぞれ対応す
るよう分けられている。ここで、破壊レジスタとは、レ
ジスタデータがサブルーチンにおいて破壊される、つま
り、スタックに退避・復帰されることなく使用されるレ
ジスタをいう。非破壊レジスタとは、サブルーチンにお
いてレジスタデータが保存される、つまり、スタックに
退避・復帰されて使用されるレジスタをいう。
ールドで指定されるレジスタは、コンパイラにより決定
される破壊レジスタ、非破壊レジスタにそれぞれ対応す
るよう分けられている。ここで、破壊レジスタとは、レ
ジスタデータがサブルーチンにおいて破壊される、つま
り、スタックに退避・復帰されることなく使用されるレ
ジスタをいう。非破壊レジスタとは、サブルーチンにお
いてレジスタデータが保存される、つまり、スタックに
退避・復帰されて使用されるレジスタをいう。
【００１７】図２は、本実施例におけるマイクロコンピ
ュータの主要部の構成を示すブロック図である。本マイ
クロコンピュータの主要部は、命令レジスタ１００、命
令解読器１０１、レジスタファイル１０２、演算器群１
０３、メモリ１０４、レジスタ指定フィールド解読器１
０５を有する。
ュータの主要部の構成を示すブロック図である。本マイ
クロコンピュータの主要部は、命令レジスタ１００、命
令解読器１０１、レジスタファイル１０２、演算器群１
０３、メモリ１０４、レジスタ指定フィールド解読器１
０５を有する。
【００１８】命令レジスタ１００は、メモリ１０４から
フェッチされた命令を順次保持する。命令解読器１０１
は、命令レジスタ１００に保持された命令を解読し、そ
の命令実行を制御する各種制御信号を出力する。特に、
命令解読器１０１は、図１に示したＭＯＶＭ命令を解読
した場合に、レジスタ指定フィールド解読器１０５によ
り順次出力されるレジスタ番号のレジスタと、<ea>オペ
ランドで指定されるメモリ１０４上の連続領域との間で
データ転送を制御する。
フェッチされた命令を順次保持する。命令解読器１０１
は、命令レジスタ１００に保持された命令を解読し、そ
の命令実行を制御する各種制御信号を出力する。特に、
命令解読器１０１は、図１に示したＭＯＶＭ命令を解読
した場合に、レジスタ指定フィールド解読器１０５によ
り順次出力されるレジスタ番号のレジスタと、<ea>オペ
ランドで指定されるメモリ１０４上の連続領域との間で
データ転送を制御する。
【００１９】レジスタファイル１０２は、３２ビット長
の汎用レジスタＲ０〜Ｒ１５と、メモリ１０４内のスタ
ック領域の先頭を指し示す３２ビット長のスタックポイ
ンタＳＰとからなる。演算器群１０３は、複数の演算器
を備え、命令解読器１０１の制御に従って、命令で指定
されたデータ演算や、命令のオペランドで指定された実
効アドレスの算出を行う。演算器群１０３中の演算器の
１つ（以下専用演算器と呼ぶ）は、オペランドアドレス
の算出専用に設けられている。専用演算器は、図１に示
したＭＯＶＭ命令の実行時には、命令解読器１０１の制
御の基に、３２ビットデータが１回転送される毎に、<e
a>オペランドで指定されたスタックポインタの内容にオ
フセット値（４の倍数）を加算することにより連続領域
のメモリアドレスを順次算出する。
の汎用レジスタＲ０〜Ｒ１５と、メモリ１０４内のスタ
ック領域の先頭を指し示す３２ビット長のスタックポイ
ンタＳＰとからなる。演算器群１０３は、複数の演算器
を備え、命令解読器１０１の制御に従って、命令で指定
されたデータ演算や、命令のオペランドで指定された実
効アドレスの算出を行う。演算器群１０３中の演算器の
１つ（以下専用演算器と呼ぶ）は、オペランドアドレス
の算出専用に設けられている。専用演算器は、図１に示
したＭＯＶＭ命令の実行時には、命令解読器１０１の制
御の基に、３２ビットデータが１回転送される毎に、<e
a>オペランドで指定されたスタックポインタの内容にオ
フセット値（４の倍数）を加算することにより連続領域
のメモリアドレスを順次算出する。
【００２０】メモリ１０４は、図１に示したＭＯＶＭ命
令を含むプログラムや、データを記憶し、記憶領域の一
部にスタック領域を有する。レジスタ指定フィールド解
読器１０５は、命令解読器１０１により図１に示したＭ
ＯＶＭ命令が解読されたときに、上記のregsオペランド
を解読して指定されたレジスタのレジスタ番号をレジス
タファイル１０２に出力する。
令を含むプログラムや、データを記憶し、記憶領域の一
部にスタック領域を有する。レジスタ指定フィールド解
読器１０５は、命令解読器１０１により図１に示したＭ
ＯＶＭ命令が解読されたときに、上記のregsオペランド
を解読して指定されたレジスタのレジスタ番号をレジス
タファイル１０２に出力する。
【００２１】図３は、レジスタ指定フィールド解読器１
０５の内部構成を示すブロック図である。このレジスタ
指定フィールド解読器１０５は、ラッチ２０１、プライ
オリティエンコーダ２０２、デコーダ２０３、レジスタ
番号変換回路２０４、一括指定ビット検出回路２０５、
一括指定レジスタ番号出力シーケンサ２０６、レジスタ
処理完了検出回路２１１、ＡＮＤゲート２１２、ラッチ
２１３、レジスタ数検出回路２１４、セレクタ２１５、
セレクタ２１６から構成される。さらに、一括指定レジ
スタ番号出力シーケンサ２０６は、ＡＮＤゲート２０
７、ラッチ２０８、インクリメンタ２０９、一括処理継
続信号生成回路２１０から構成される。
０５の内部構成を示すブロック図である。このレジスタ
指定フィールド解読器１０５は、ラッチ２０１、プライ
オリティエンコーダ２０２、デコーダ２０３、レジスタ
番号変換回路２０４、一括指定ビット検出回路２０５、
一括指定レジスタ番号出力シーケンサ２０６、レジスタ
処理完了検出回路２１１、ＡＮＤゲート２１２、ラッチ
２１３、レジスタ数検出回路２１４、セレクタ２１５、
セレクタ２１６から構成される。さらに、一括指定レジ
スタ番号出力シーケンサ２０６は、ＡＮＤゲート２０
７、ラッチ２０８、インクリメンタ２０９、一括処理継
続信号生成回路２１０から構成される。
【００２２】ラッチ２０１は、命令解読器１０１により
前記ＭＯＶＭ命令が検出された時点で、ＭＯＶＭ命令中
のレジスタ指定フィールドをラッチする。ラッチされた
個々のビット”１”がデコーダ２０３によって順にリセ
ットされる。図４に、ラッチ２０１の具体回路例を示
す。同図のように８つの１ビットラッチ回路からなる。
各ラッチ回路は、個別にリセット端子を有していて、プ
ライオリティエンコーダ２０２により”１”が検出され
た場合には、デコーダ２０３によりリセットされる。
前記ＭＯＶＭ命令が検出された時点で、ＭＯＶＭ命令中
のレジスタ指定フィールドをラッチする。ラッチされた
個々のビット”１”がデコーダ２０３によって順にリセ
ットされる。図４に、ラッチ２０１の具体回路例を示
す。同図のように８つの１ビットラッチ回路からなる。
各ラッチ回路は、個別にリセット端子を有していて、プ
ライオリティエンコーダ２０２により”１”が検出され
た場合には、デコーダ２０３によりリセットされる。
【００２３】プライオリティエンコーダ２０２は、ラッ
チ２０１内のレジスタ指定フィールドにおいて”１”が
立っているビットをデータ転送サイクル毎に１つずつ検
出し、検出したビット位置を示す信号（以下、ビット位
置と呼ぶ）を出力する。図５（ａ）に、プライオリティ
エンコーダ２０２の入出力論理を表した説明図（真理値
表）を示す。同図（ａ）では、入力、出力ともに２進数
で表示している。「入力」にあるように、プライオリテ
ィエンコーダ２０２は、データ転送サイクル毎にラッチ
２０１のＭＳＢ側からみて最初に”１”が立っているビ
ットを検出する。検出結果は、「出力」欄にあるよう
に、３ビットで表したビット位置を出力する。検出され
たビット”１”はデコーダ２０３によってリセットされ
るので、図１に示した個別指定フィールド（bit7-2）に
おける”１”が転送サイクル毎に順に検出され、さらに
一括指定フィールド（bit1）における”１”が検出され
ることになる。また、プライオリティエンコーダ２０２
は、ラッチ２０１の最初のビット”１”を検出してから
最後のビット”１”を検出し終えるまでの間、ビット検
出継続信号を有効”１”にして出力する。
チ２０１内のレジスタ指定フィールドにおいて”１”が
立っているビットをデータ転送サイクル毎に１つずつ検
出し、検出したビット位置を示す信号（以下、ビット位
置と呼ぶ）を出力する。図５（ａ）に、プライオリティ
エンコーダ２０２の入出力論理を表した説明図（真理値
表）を示す。同図（ａ）では、入力、出力ともに２進数
で表示している。「入力」にあるように、プライオリテ
ィエンコーダ２０２は、データ転送サイクル毎にラッチ
２０１のＭＳＢ側からみて最初に”１”が立っているビ
ットを検出する。検出結果は、「出力」欄にあるよう
に、３ビットで表したビット位置を出力する。検出され
たビット”１”はデコーダ２０３によってリセットされ
るので、図１に示した個別指定フィールド（bit7-2）に
おける”１”が転送サイクル毎に順に検出され、さらに
一括指定フィールド（bit1）における”１”が検出され
ることになる。また、プライオリティエンコーダ２０２
は、ラッチ２０１の最初のビット”１”を検出してから
最後のビット”１”を検出し終えるまでの間、ビット検
出継続信号を有効”１”にして出力する。
【００２４】デコーダ２０３は、プライオリティエンコ
ーダ２０２によって検出されたビット位置が入力され、
そのビット位置に対応するラッチ２０１の”１”を”
０”にリセットする。図５（ｂ）にデコーダ２０３の入
出力論理を表した説明図（真理値表）を示す。同図
（ｂ）では、入力、出力ともに２進数で表示してある。
例えば、「入力」がプライオリティエンコーダ２０２か
らのビット位置”１１１”である場合、「出力」のbit7
のみが”０”になるのでラッチ２０１のビット７がリセ
ットされる。このことは、プライオリティエンコーダ２
０２において、次のデータ転送サイクルにおいて、ラッ
チ２０１のさらに下位側にある”１”を検出させること
を可能にしている。
ーダ２０２によって検出されたビット位置が入力され、
そのビット位置に対応するラッチ２０１の”１”を”
０”にリセットする。図５（ｂ）にデコーダ２０３の入
出力論理を表した説明図（真理値表）を示す。同図
（ｂ）では、入力、出力ともに２進数で表示してある。
例えば、「入力」がプライオリティエンコーダ２０２か
らのビット位置”１１１”である場合、「出力」のbit7
のみが”０”になるのでラッチ２０１のビット７がリセ
ットされる。このことは、プライオリティエンコーダ２
０２において、次のデータ転送サイクルにおいて、ラッ
チ２０１のさらに下位側にある”１”を検出させること
を可能にしている。
【００２５】レジスタ番号変換回路２０４は、プライオ
リティエンコーダ２０２からのビット位置が入力され、
それ対応するレジスタのレジスタ番号を出力する。図５
（ｃ）にレジスタ番号変換回路２０４の入出力論理を表
した説明図（真理値表）を示す。同図（ｃ）では、入
力、出力ともに２進数で表示している。本実施例では、
レジスタファイル１０２のレジスタＲ０〜Ｒ１５には、
２進数で００００〜１１１１のレジスタ番号が割り当て
られている。例えば、「入力」が”１１１”である場
合、「出力」はＲ１０のレジスタ番号”１０１０”とな
る。また、同図（ｃ）の「入力」「出力」欄に示すよう
に、レジスタ番号変換回路２０４は個別指定フィールド
の各ビットを表すビット位置に対してのみレジスタ番号
を出力する。
リティエンコーダ２０２からのビット位置が入力され、
それ対応するレジスタのレジスタ番号を出力する。図５
（ｃ）にレジスタ番号変換回路２０４の入出力論理を表
した説明図（真理値表）を示す。同図（ｃ）では、入
力、出力ともに２進数で表示している。本実施例では、
レジスタファイル１０２のレジスタＲ０〜Ｒ１５には、
２進数で００００〜１１１１のレジスタ番号が割り当て
られている。例えば、「入力」が”１１１”である場
合、「出力」はＲ１０のレジスタ番号”１０１０”とな
る。また、同図（ｃ）の「入力」「出力」欄に示すよう
に、レジスタ番号変換回路２０４は個別指定フィールド
の各ビットを表すビット位置に対してのみレジスタ番号
を出力する。
【００２６】一括指定ビット検出回路２０５は、プライ
オリティエンコーダ２０２からビット位置のうち、一括
指定フィールドを示すビット位置を検出し、検出された
ことを示す一括指定ビット検出信号を出力する。図６
（ａ）に一括指定ビット検出回路２０５の具体的な回路
例を、図６（ｂ）にその入出力論理を示す。同図（ａ）
のように一括指定ビット検出回路２０５は、ＡＮＤゲー
ト６０１、ＲＳフリップフロップ６０２、ＡＮＤゲート
６０３からなる。ＡＮＤゲート６０１は、ビット位置
が”００１”すなわち一括指定フィールドであることを
検出する。同図（ｂ）に示すように、ＲＳフリップフロ
ップ６０２は、ＡＮＤゲート６０１により一括指定フィ
ールドであることが検出された時点でセットされ、ＡＮ
Ｄゲート６０３によりリセットされる。ＡＮＤゲート６
０３は、インクリメンタ２０９のカウント値出力が”１
００１”になった時点でＲＳフリップフロップ６０２を
リセットする。したがって、一括指定ビット検出信号
は、プライオリティエンコーダ２０２によって一括指定
フィールドの”１”が検出された時点で有効”１”にな
り、その後インクリメンタ２０９のカウント値が”１０
０１”になった次サイクルで無効”０”になる。
オリティエンコーダ２０２からビット位置のうち、一括
指定フィールドを示すビット位置を検出し、検出された
ことを示す一括指定ビット検出信号を出力する。図６
（ａ）に一括指定ビット検出回路２０５の具体的な回路
例を、図６（ｂ）にその入出力論理を示す。同図（ａ）
のように一括指定ビット検出回路２０５は、ＡＮＤゲー
ト６０１、ＲＳフリップフロップ６０２、ＡＮＤゲート
６０３からなる。ＡＮＤゲート６０１は、ビット位置
が”００１”すなわち一括指定フィールドであることを
検出する。同図（ｂ）に示すように、ＲＳフリップフロ
ップ６０２は、ＡＮＤゲート６０１により一括指定フィ
ールドであることが検出された時点でセットされ、ＡＮ
Ｄゲート６０３によりリセットされる。ＡＮＤゲート６
０３は、インクリメンタ２０９のカウント値出力が”１
００１”になった時点でＲＳフリップフロップ６０２を
リセットする。したがって、一括指定ビット検出信号
は、プライオリティエンコーダ２０２によって一括指定
フィールドの”１”が検出された時点で有効”１”にな
り、その後インクリメンタ２０９のカウント値が”１０
０１”になった次サイクルで無効”０”になる。
【００２７】一括指定レジスタ番号出力シーケンサ２０
６は、一括指定ビット検出回路２０５から一括指定ビッ
ト検出信号が有効のとき、レジスタＲ０〜Ｒ９のレジス
タ番号をデータ転送サイクル毎に１つずつ出力する。Ａ
ＮＤゲート２０７は、一括指定ビット検出信号が有効の
ときに、ラッチ２０８へのラッチクロックの供給をイネ
ーブルにする。
６は、一括指定ビット検出回路２０５から一括指定ビッ
ト検出信号が有効のとき、レジスタＲ０〜Ｒ９のレジス
タ番号をデータ転送サイクル毎に１つずつ出力する。Ａ
ＮＤゲート２０７は、一括指定ビット検出信号が有効の
ときに、ラッチ２０８へのラッチクロックの供給をイネ
ーブルにする。
【００２８】ラッチ２０８は、４ビット長ラッチであ
り、一括指定ビット検出信号が有効のときインクリメン
タ２０９の出力をデータ転送サイクル毎にラッチする。
一括指定ビット検出信号はインクリメンタ２０９のカウ
ント値が”１００１”になった時点で無効”０”になる
ので、ラッチ２０８は、一括指定ビット検出信号が無
効”０”の間は、”１００１”を保持している。
り、一括指定ビット検出信号が有効のときインクリメン
タ２０９の出力をデータ転送サイクル毎にラッチする。
一括指定ビット検出信号はインクリメンタ２０９のカウ
ント値が”１００１”になった時点で無効”０”になる
ので、ラッチ２０８は、一括指定ビット検出信号が無
効”０”の間は、”１００１”を保持している。
【００２９】インクリメンタ２０９は、ラッチ２０８の
出力に１を加算することによりレジスタ番号”０００
０”〜”１００１”を順次出力する。図６（ｄ）に、イ
ンクリメンタ２０９の入出力論理を示す。同図（ｄ）の
ように「入力」が”１００１”のとき「出力」は”００
００”になり、「入力」が”００００”〜”１０００”
のとき「出力」は１加算された値になる。これによりＲ
０〜Ｒ９のレジスタ番号がデータ転送サイクルに合わせ
て順に出力されることになる。
出力に１を加算することによりレジスタ番号”０００
０”〜”１００１”を順次出力する。図６（ｄ）に、イ
ンクリメンタ２０９の入出力論理を示す。同図（ｄ）の
ように「入力」が”１００１”のとき「出力」は”００
００”になり、「入力」が”００００”〜”１０００”
のとき「出力」は１加算された値になる。これによりＲ
０〜Ｒ９のレジスタ番号がデータ転送サイクルに合わせ
て順に出力されることになる。
【００３０】一括処理継続信号生成回路２１０は、一括
指定レジスタのデータ転送が継続していることを示す一
括処理継続信号を出力する。図６（ｃ）にその回路例を
示す。一括処理継続信号生成回路２１０は、ＯＲゲート
６０４であり、インクリメンタ２０９からのカウント値
が”００００”以外のときに、一括処理継続信号を有効
（”１”）にして出力する。
指定レジスタのデータ転送が継続していることを示す一
括処理継続信号を出力する。図６（ｃ）にその回路例を
示す。一括処理継続信号生成回路２１０は、ＯＲゲート
６０４であり、インクリメンタ２０９からのカウント値
が”００００”以外のときに、一括処理継続信号を有効
（”１”）にして出力する。
【００３１】レジスタ処理完了検出回路２１１は、プラ
イオリティエンコーダ２０２からのビット検出継続信号
と一括処理継続信号との論理和を取って、レジスタ処理
継続信号として出力する。このレジスタ処理継続信号
は、レジスタ指定フィールドで指定された全てのレジス
タ番号が出力される間有効”１”になる。ＡＮＤゲート
２１２は、レジスタ処理継続信号が有効な間、命令レジ
スタへのクロック供給を禁止する。
イオリティエンコーダ２０２からのビット検出継続信号
と一括処理継続信号との論理和を取って、レジスタ処理
継続信号として出力する。このレジスタ処理継続信号
は、レジスタ指定フィールドで指定された全てのレジス
タ番号が出力される間有効”１”になる。ＡＮＤゲート
２１２は、レジスタ処理継続信号が有効な間、命令レジ
スタへのクロック供給を禁止する。
【００３２】ラッチ２１３は、命令解読器１０１により
前記ＭＯＶＭ命令が検出された時点で、ＭＯＶＭ命令中
のレジスタ指定フィールドをラッチする。レジスタ数検
出回路２１４は、ラッチ２１３中のレジスタ指定フィー
ルドに指定されたレジスタ数、及びそのレジスタ数のデ
ータに必要なメモリサイズ（転送データサイズ）を検出
する。図５（ｄ）に、レジスタ数検出回路２１４の入出
力論理を表す図を示す。同図において「入力」は、ラッ
チ２１３中のレジスタ指定フィールドの値である。「入
力」欄のビット７から２については、例えば（１つ”
１”）の表記は100000,010000,001000,000100,000010,0
00001の６通りを省略して、”１”の個数だけを示して
ある。「出力１」はレジスタ数を、「出力２」は転送デ
ータサイズを表す。本実施例では、各レジスタが４バイ
ト長なので、転送データサイズはレジスタ数の４倍であ
る。
前記ＭＯＶＭ命令が検出された時点で、ＭＯＶＭ命令中
のレジスタ指定フィールドをラッチする。レジスタ数検
出回路２１４は、ラッチ２１３中のレジスタ指定フィー
ルドに指定されたレジスタ数、及びそのレジスタ数のデ
ータに必要なメモリサイズ（転送データサイズ）を検出
する。図５（ｄ）に、レジスタ数検出回路２１４の入出
力論理を表す図を示す。同図において「入力」は、ラッ
チ２１３中のレジスタ指定フィールドの値である。「入
力」欄のビット７から２については、例えば（１つ”
１”）の表記は100000,010000,001000,000100,000010,0
00001の６通りを省略して、”１”の個数だけを示して
ある。「出力１」はレジスタ数を、「出力２」は転送デ
ータサイズを表す。本実施例では、各レジスタが４バイ
ト長なので、転送データサイズはレジスタ数の４倍であ
る。
【００３３】セレクタ２１５、セレクタ２１６は、レジ
スタ番号変換回路２０４、インクリメンタ２０９、命令
解読器１０１から出力されるレジスタ番号をレジスタフ
ァイルに出力する。図７（ａ）（ｂ）は、命令解読器１
０１によるＭＯＶＭ命令の制御手順をレジスタトランス
ファーレベルで示した説明図である。
スタ番号変換回路２０４、インクリメンタ２０９、命令
解読器１０１から出力されるレジスタ番号をレジスタフ
ァイルに出力する。図７（ａ）（ｂ）は、命令解読器１
０１によるＭＯＶＭ命令の制御手順をレジスタトランス
ファーレベルで示した説明図である。
【００３４】同図（ａ）において、MOVM [R10-R15,othe
r],(SP)は、全てのレジスタからメモリにデータを退避
する場合を示している。図８に、この命令によって、メ
モリにデータが格納される順序を表した模式図を示す。
（ａ１）の部分は、個別フィールドで指定されたレジス
タデータをメモリに転送する制御内容を表す。例えば
（Ｒ１０→（ＳＰ−４））については、命令解読器１０
１は、レジスタ番号１０のレジスタからデータ読み出し
て、スタックポインタＳＰの内容より４引いた値をアド
レスとするメモリに書き込むことによりデータを転送す
る。このときのレジスタ番号は、レジスタ番号変換回路
２０４により生成され、レジスタファイルに供給され
る。また、このときのメモリアドレスは、専用演算器に
よりＳＰの内容から４を減算させることにより得られ
る。この例では、個別フィールドの全レジスタが指定さ
れいるが、指定されていないレジスタは、レジスタ番号
変換回路２０４によりレジスタ番号が生成されないので
転送されない。
r],(SP)は、全てのレジスタからメモリにデータを退避
する場合を示している。図８に、この命令によって、メ
モリにデータが格納される順序を表した模式図を示す。
（ａ１）の部分は、個別フィールドで指定されたレジス
タデータをメモリに転送する制御内容を表す。例えば
（Ｒ１０→（ＳＰ−４））については、命令解読器１０
１は、レジスタ番号１０のレジスタからデータ読み出し
て、スタックポインタＳＰの内容より４引いた値をアド
レスとするメモリに書き込むことによりデータを転送す
る。このときのレジスタ番号は、レジスタ番号変換回路
２０４により生成され、レジスタファイルに供給され
る。また、このときのメモリアドレスは、専用演算器に
よりＳＰの内容から４を減算させることにより得られ
る。この例では、個別フィールドの全レジスタが指定さ
れいるが、指定されていないレジスタは、レジスタ番号
変換回路２０４によりレジスタ番号が生成されないので
転送されない。
【００３５】（ａ２）の部分は、一括フィールドで指定
されたレジスタデータをメモリに転送する制御内容を表
す。命令解読器１０１の制御内容は、上記と同じであ
る。ただし、レジスタ番号はインクリメンタ２０９によ
り生成される点が上記と異なっている。また命令解読器
１０１は、（ａ１）（ａ２）のデータ転送を通して、ス
タックポインタＳＰの内容からデータ転送毎に４の倍数
（４、８、１２・・・）を順に専用演算器に減算させて
メモリアドレスを生成させる。
されたレジスタデータをメモリに転送する制御内容を表
す。命令解読器１０１の制御内容は、上記と同じであ
る。ただし、レジスタ番号はインクリメンタ２０９によ
り生成される点が上記と異なっている。また命令解読器
１０１は、（ａ１）（ａ２）のデータ転送を通して、ス
タックポインタＳＰの内容からデータ転送毎に４の倍数
（４、８、１２・・・）を順に専用演算器に減算させて
メモリアドレスを生成させる。
【００３６】（ａ３）の部分は、スタックポインタの更
新を意味する。命令解読器１０１は、スタックポインタ
ＳＰの内容から、レジスタ数検出回路２１４により生成
された転送データサイズを専用演算器に減算させ、その
減算値をＳＰに格納する。図７（ｂ）において、MOVM
(SP),[R10-R15,other]は、全てのレジスタにメモリから
データを復帰する場合を示している。図９に、この命令
によって、メモリからデータがレジスタＲ０〜Ｒ１５に
復帰される順序を表した模式図を示す。この命令に対す
る命令解読器１０１の制御は、スタックポインタの更新
が最初に行われる点と、データの転送方向（メモリから
レジスタ）とが異なっているだけである。これ以外は、
上記と同様であるので説明を省略する。
新を意味する。命令解読器１０１は、スタックポインタ
ＳＰの内容から、レジスタ数検出回路２１４により生成
された転送データサイズを専用演算器に減算させ、その
減算値をＳＰに格納する。図７（ｂ）において、MOVM
(SP),[R10-R15,other]は、全てのレジスタにメモリから
データを復帰する場合を示している。図９に、この命令
によって、メモリからデータがレジスタＲ０〜Ｒ１５に
復帰される順序を表した模式図を示す。この命令に対す
る命令解読器１０１の制御は、スタックポインタの更新
が最初に行われる点と、データの転送方向（メモリから
レジスタ）とが異なっているだけである。これ以外は、
上記と同様であるので説明を省略する。
【００３７】図１０は、図７（ａ）のMOVM [R10-R15,ot
her],(SP)命令の実行タイムチャートを示す。図中のａ
〜ｊは、図３に示した以下の信号である。”０ｘ”付き
の数値は１６進数を表す。 ａ：命令レジスタの内容 ｂ：ラッチ２０１中のレジスタ指定フィールド ｃ：プライオリティエンコーダ２０２から出力されるビ
ット位置 ｄ：レジスタ番号変換回路２０４から出力されるレジス
タ番号 ｅ：プライオリティエンコーダ２０２から出力されるビ
ット検出継続信号 ｆ：一括指定ビット検出回路２０５から出力される一括
指定ビット検出信号 ｇ：インクリメンタ２０９から出力されるレジスタ番号 ｈ：一括処理継続信号生成回路２１０から出力される一
括処理継続信号 ｉ：レジスタ処理完了検出回路２１１から出力されるレ
ジスタ処理継続信号 ｊ：セレクタ２１６から出力されるレジスタ番号 図１０のようにＭＯＶＭ命令では、レジスタ指定フィー
ルドに指定された複数のレジスタのデータは転送サイク
ル毎に順に転送される。また、同図では、全てのレジス
タが指定されている場合を示しているが、Ｒ１０〜Ｒ１
５については個別指定フィールドで”０”が設定されて
いる場合には、その転送サイクルが発生しない。また、
一括指定フィールドが”０”である場合にはＲ０〜Ｒ９
の転送サイクルが発生しない。
her],(SP)命令の実行タイムチャートを示す。図中のａ
〜ｊは、図３に示した以下の信号である。”０ｘ”付き
の数値は１６進数を表す。 ａ：命令レジスタの内容 ｂ：ラッチ２０１中のレジスタ指定フィールド ｃ：プライオリティエンコーダ２０２から出力されるビ
ット位置 ｄ：レジスタ番号変換回路２０４から出力されるレジス
タ番号 ｅ：プライオリティエンコーダ２０２から出力されるビ
ット検出継続信号 ｆ：一括指定ビット検出回路２０５から出力される一括
指定ビット検出信号 ｇ：インクリメンタ２０９から出力されるレジスタ番号 ｈ：一括処理継続信号生成回路２１０から出力される一
括処理継続信号 ｉ：レジスタ処理完了検出回路２１１から出力されるレ
ジスタ処理継続信号 ｊ：セレクタ２１６から出力されるレジスタ番号 図１０のようにＭＯＶＭ命令では、レジスタ指定フィー
ルドに指定された複数のレジスタのデータは転送サイク
ル毎に順に転送される。また、同図では、全てのレジス
タが指定されている場合を示しているが、Ｒ１０〜Ｒ１
５については個別指定フィールドで”０”が設定されて
いる場合には、その転送サイクルが発生しない。また、
一括指定フィールドが”０”である場合にはＲ０〜Ｒ９
の転送サイクルが発生しない。
【００３８】以上のように構成された情報処理装置につ
いて、複数のデータをメモリからレジスタに転送する場
合を例にして、その動作を説明する。通常、サブルーチ
ンにおいて汎用レジスタのいくつかは破壊レジスタとし
て用いられ、その他は非破壊レジスタとして用いられ
る。例えばコンパイラによりＲ０〜Ｒ９は破壊レジスタ
として定義された場合、破壊レジスタはサブルーチンに
おいてスタックへの退避及びスタックからの復帰を行う
必要がない。したがって、サブルーチン内で破壊レジス
タの本数（１０本）より多いレジスタを使用する場合の
み、必要本数の非破壊レジスタのスタック退避及び復帰
を行うことになる。
いて、複数のデータをメモリからレジスタに転送する場
合を例にして、その動作を説明する。通常、サブルーチ
ンにおいて汎用レジスタのいくつかは破壊レジスタとし
て用いられ、その他は非破壊レジスタとして用いられ
る。例えばコンパイラによりＲ０〜Ｒ９は破壊レジスタ
として定義された場合、破壊レジスタはサブルーチンに
おいてスタックへの退避及びスタックからの復帰を行う
必要がない。したがって、サブルーチン内で破壊レジス
タの本数（１０本）より多いレジスタを使用する場合の
み、必要本数の非破壊レジスタのスタック退避及び復帰
を行うことになる。
【００３９】例えばサブルーチン内で破壊レジスタの他
に２本のレジスタ（Ｒ１０、Ｒ１１）を使用する場合に
は、サブルーチンの先頭に下記(1)の命令を、サブルー
チンの末尾に下記(2)の命令を配置すればよい。 MOVM [R10,R11],(SP) ----(1) MOVM (SP),[R10,R11] ----(2) これにより、本マイクロコンピュータは、当該サブルー
チン実行開始直後に、非破壊レジスタＲ１０とＲ１１の
みをスタック退避し、サブルーチン実行終了直前にＲ１
０とＲ１１のみをスタックから復帰する。(1)の命令実
行動作は、図１０に示した最初の２サイクルで終了す
る。
に２本のレジスタ（Ｒ１０、Ｒ１１）を使用する場合に
は、サブルーチンの先頭に下記(1)の命令を、サブルー
チンの末尾に下記(2)の命令を配置すればよい。 MOVM [R10,R11],(SP) ----(1) MOVM (SP),[R10,R11] ----(2) これにより、本マイクロコンピュータは、当該サブルー
チン実行開始直後に、非破壊レジスタＲ１０とＲ１１の
みをスタック退避し、サブルーチン実行終了直前にＲ１
０とＲ１１のみをスタックから復帰する。(1)の命令実
行動作は、図１０に示した最初の２サイクルで終了す
る。
【００４０】次に、タスク切り換えに伴うコンテクスト
の退避及び復帰の例を説明する。図１１は、上記コンテ
クスト退避プログラムの一例を示す。同図において(11.
1)は、スタックポインタＳＰの値を、予め定められたコ
ンテクスト退避領域のスタックポインタ退避領域へ退避
する命令である。ここでは、スタックポインタの退避領
域を便宜上0xFFFFFFBCとしておく。(11.2)は、コンテク
スト退避領域として予め定められている固定番地をスタ
ックポインタＳＰにセットする命令である。ここでは、
固定番地として便宜上0x0000 0000としておく。(11.3)
は、全レジスタの内容をコンテクスト退避領域に退避す
るＭＯＶＭ命令である。(11.4)は、タスク切り換えによ
って新たに実行されるタスク用のスタックポインタ値が
退避されていた領域からスタックポインタＳＰにロード
する命令である。ここでは、新たに実行されるタスク用
のスタックポインタ退避領域をされていた領域を便宜上
0xFFFFFFBCとしておく。
の退避及び復帰の例を説明する。図１１は、上記コンテ
クスト退避プログラムの一例を示す。同図において(11.
1)は、スタックポインタＳＰの値を、予め定められたコ
ンテクスト退避領域のスタックポインタ退避領域へ退避
する命令である。ここでは、スタックポインタの退避領
域を便宜上0xFFFFFFBCとしておく。(11.2)は、コンテク
スト退避領域として予め定められている固定番地をスタ
ックポインタＳＰにセットする命令である。ここでは、
固定番地として便宜上0x0000 0000としておく。(11.3)
は、全レジスタの内容をコンテクスト退避領域に退避す
るＭＯＶＭ命令である。(11.4)は、タスク切り換えによ
って新たに実行されるタスク用のスタックポインタ値が
退避されていた領域からスタックポインタＳＰにロード
する命令である。ここでは、新たに実行されるタスク用
のスタックポインタ退避領域をされていた領域を便宜上
0xFFFFFFBCとしておく。
【００４１】このプログラムの実行により全レジスタＲ
０〜Ｒ１５の内容が、コンテクスト退避領域に転送され
る。(11.3)のＭＯＶＭ命令による転送動作は、図１０に
示したタイムチャートと同じであり、１６サイクルで実
行される。以上のように本実施例のよれば、レジスタを
破壊レジスタ、非破壊レジスタにグループ化し、破壊レ
ジスタを１ビットで指定する一括指定フィールドに割り
付けることにより、少ないビット数で多くのレジスタを
指定することが可能となり、レジスタ数が多い場合でも
コードサイズを増加しないようにすることができる。図
１２に、従来のＭＯＶＭ命令と本実施例のＭＯＶＭ命令
とを対比して示す。同図において(1)、(2)、(11.3)は、
既に説明した、本実施例のＭＯＶＭ命令の命令ビットパ
ターンとその命令ニーモニックとを示す。(1')、(2')、
(11.3')は、従来のＭＯＶＭ命令の命令ビットパターン
とその命令ニーモニックとを示す。(1)(2)の命令では、
第３バイトの”0xC0”が２つのレジスタＲ１０、Ｒ１１
を指定しているのに対して、(1')(2')の命令では、第
３、４バイトの”0x0030”がレジスタＲ１０、Ｒ１１を
指定している。また、(11.3)の命令では、第３バイト
の”0xFE”が全レジスタＲ０〜Ｒ１５を指定しているの
に対して、(11.3')の命令では、第３、４バイトの”0xF
FFF”が全レジスタＲ０〜Ｒ１５を指定している。この
ように本実施例では、従来に比べてＭＯＶＭ命令１つで
１バイトのコードサイズの短縮が図られている。プログ
ラムの多くは多数のサブルーチンに細分化されて作成さ
れるのが通常であり、また、ＭＯＶＭ命令はサブルーチ
ンにおけるレジスタ退避・復帰に用いるため頻繁に使用
される。したがって、プログラム全体のコードサイズの
短縮を実現できる。
０〜Ｒ１５の内容が、コンテクスト退避領域に転送され
る。(11.3)のＭＯＶＭ命令による転送動作は、図１０に
示したタイムチャートと同じであり、１６サイクルで実
行される。以上のように本実施例のよれば、レジスタを
破壊レジスタ、非破壊レジスタにグループ化し、破壊レ
ジスタを１ビットで指定する一括指定フィールドに割り
付けることにより、少ないビット数で多くのレジスタを
指定することが可能となり、レジスタ数が多い場合でも
コードサイズを増加しないようにすることができる。図
１２に、従来のＭＯＶＭ命令と本実施例のＭＯＶＭ命令
とを対比して示す。同図において(1)、(2)、(11.3)は、
既に説明した、本実施例のＭＯＶＭ命令の命令ビットパ
ターンとその命令ニーモニックとを示す。(1')、(2')、
(11.3')は、従来のＭＯＶＭ命令の命令ビットパターン
とその命令ニーモニックとを示す。(1)(2)の命令では、
第３バイトの”0xC0”が２つのレジスタＲ１０、Ｒ１１
を指定しているのに対して、(1')(2')の命令では、第
３、４バイトの”0x0030”がレジスタＲ１０、Ｒ１１を
指定している。また、(11.3)の命令では、第３バイト
の”0xFE”が全レジスタＲ０〜Ｒ１５を指定しているの
に対して、(11.3')の命令では、第３、４バイトの”0xF
FFF”が全レジスタＲ０〜Ｒ１５を指定している。この
ように本実施例では、従来に比べてＭＯＶＭ命令１つで
１バイトのコードサイズの短縮が図られている。プログ
ラムの多くは多数のサブルーチンに細分化されて作成さ
れるのが通常であり、また、ＭＯＶＭ命令はサブルーチ
ンにおけるレジスタ退避・復帰に用いるため頻繁に使用
される。したがって、プログラム全体のコードサイズの
短縮を実現できる。
【００４２】なお、本実施例ではレジスタのグループ化
をコンパイラの定義する破壊レジスタ、非破壊レジスタ
としたが、その他の条件でグループ化をしてもよい。ま
た、本実施例は複数レジスタ対象のロード／ストアであ
ったが、複数レジスタを使用する演算命令としてもよ
い。図１３は、本発明の第２実施例における複数レジス
タを転送する命令仕様を表す図である。第１実施例で示
した図１のＭＯＶＭ命令に対して、一括指定ビットが２
ビットになっている点のみが異なっている。以下同じ点
は説明を省略して異なる点を中心に説明する。図１３に
おいて、レジスタ指定フィールドのビット１、ビット０
は、”００”のときＲ０〜Ｒ９のいずれのレジスタも指
定しないことを、”０１”のときＲ０〜Ｒ９を指定する
ことを、”１０”のときＲ５〜Ｒ９を指定すること
を、”１１”のときＲ０〜Ｒ２、Ｒ５、Ｒ６を指定する
ことを意味する。ここで、Ｒ０〜Ｒ４をグループ１、Ｒ
５〜Ｒ９をグループ２、Ｒ０〜Ｒ２、Ｒ５、Ｒ６をグル
ープ３とする。本実施例のＭＯＶＭ命令では、一括指定
フィールドは、Ｒ０〜Ｒ９のレジスタのグループ１、
２、３の何れかを指定することができる。
をコンパイラの定義する破壊レジスタ、非破壊レジスタ
としたが、その他の条件でグループ化をしてもよい。ま
た、本実施例は複数レジスタ対象のロード／ストアであ
ったが、複数レジスタを使用する演算命令としてもよ
い。図１３は、本発明の第２実施例における複数レジス
タを転送する命令仕様を表す図である。第１実施例で示
した図１のＭＯＶＭ命令に対して、一括指定ビットが２
ビットになっている点のみが異なっている。以下同じ点
は説明を省略して異なる点を中心に説明する。図１３に
おいて、レジスタ指定フィールドのビット１、ビット０
は、”００”のときＲ０〜Ｒ９のいずれのレジスタも指
定しないことを、”０１”のときＲ０〜Ｒ９を指定する
ことを、”１０”のときＲ５〜Ｒ９を指定すること
を、”１１”のときＲ０〜Ｒ２、Ｒ５、Ｒ６を指定する
ことを意味する。ここで、Ｒ０〜Ｒ４をグループ１、Ｒ
５〜Ｒ９をグループ２、Ｒ０〜Ｒ２、Ｒ５、Ｒ６をグル
ープ３とする。本実施例のＭＯＶＭ命令では、一括指定
フィールドは、Ｒ０〜Ｒ９のレジスタのグループ１、
２、３の何れかを指定することができる。
【００４３】本実施例のマイクロコンピュータの主要部
の構成は、図２に示した概略ブロック図とほぼ同様であ
るので省略する。ただし、レジスタ指定フィールド解読
器１０５の内部構成の一部分が上記２ビットのレジスタ
指定フィールドを解読するために異なっている。図１４
は、レジスタ指定フィールド解読器の内部構成を示すブ
ロック図である。ラッチ３００が追加されている点と、
一括指定レジスタ番号出力シーケンサ２０６の代わりに
一括指定レジスタ番号出力シーケンサ３０１が設けられ
ている点とが異なっている。
の構成は、図２に示した概略ブロック図とほぼ同様であ
るので省略する。ただし、レジスタ指定フィールド解読
器１０５の内部構成の一部分が上記２ビットのレジスタ
指定フィールドを解読するために異なっている。図１４
は、レジスタ指定フィールド解読器の内部構成を示すブ
ロック図である。ラッチ３００が追加されている点と、
一括指定レジスタ番号出力シーケンサ２０６の代わりに
一括指定レジスタ番号出力シーケンサ３０１が設けられ
ている点とが異なっている。
【００４４】ラッチ３００は、命令解読器１０１により
前記ＭＯＶＭ命令が検出された時点で、ＭＯＶＭ命令中
の一括指定フィールドの２ビットをラッチし、その値を
一括指定レジスタ番号出力シーケンサ３０１に出力す
る。一括指定レジスタ番号出力シーケンサ３０１は、ラ
ッチ３００から入力される一括指定フィールドの値が、
グループ１を指定している場合にはＲ０〜Ｒ４のレジス
タ番号を、グループ２を指定している場合には、Ｒ５〜
Ｒ９のレジスタ番号を、グループ３を指定している場合
には、Ｒ０〜Ｒ２、Ｒ５、Ｒ６のレジスタ番号を順に生
成する。
前記ＭＯＶＭ命令が検出された時点で、ＭＯＶＭ命令中
の一括指定フィールドの２ビットをラッチし、その値を
一括指定レジスタ番号出力シーケンサ３０１に出力す
る。一括指定レジスタ番号出力シーケンサ３０１は、ラ
ッチ３００から入力される一括指定フィールドの値が、
グループ１を指定している場合にはＲ０〜Ｒ４のレジス
タ番号を、グループ２を指定している場合には、Ｒ５〜
Ｒ９のレジスタ番号を、グループ３を指定している場合
には、Ｒ０〜Ｒ２、Ｒ５、Ｒ６のレジスタ番号を順に生
成する。
【００４５】図１５は、一括指定レジスタ番号出力シー
ケンサ３０１の内部構成を示すブロック図である。同図
において図３と同一符号の構成要素は、同じであるので
説明を省略する。インクリメンタ３０２は、図３のイン
クリメンタ２０９に対して０から４までカウントする点
が異なっており、図１５中の入出力論理表が示すように
「入力」”１００”のとき「出力」が”０００”にな
る。
ケンサ３０１の内部構成を示すブロック図である。同図
において図３と同一符号の構成要素は、同じであるので
説明を省略する。インクリメンタ３０２は、図３のイン
クリメンタ２０９に対して０から４までカウントする点
が異なっており、図１５中の入出力論理表が示すように
「入力」”１００”のとき「出力」が”０００”にな
る。
【００４６】レジスタ番号変換回路３０３は、図１５中
の入出力論理表に示すように、ラッチ３００から出力さ
れる一括指定フィールドの値が示すグループ番号に応じ
て、一括指定レジスタ番号出力シーケンサ３０１から出
力されるカウント値を、グループ内のレジスタ番号に変
換して順に出力する。以上のように本実施例では、一括
指定可能なレジスタがグループ分けされているので、用
途に応じて適切なグループを指定することにより、柔軟
なプログラム設計が可能になる。
の入出力論理表に示すように、ラッチ３００から出力さ
れる一括指定フィールドの値が示すグループ番号に応じ
て、一括指定レジスタ番号出力シーケンサ３０１から出
力されるカウント値を、グループ内のレジスタ番号に変
換して順に出力する。以上のように本実施例では、一括
指定可能なレジスタがグループ分けされているので、用
途に応じて適切なグループを指定することにより、柔軟
なプログラム設計が可能になる。
【００４７】なお、上記第１、第２実施例において、Ｍ
ＯＶＭ命令を例に説明したが、転送命令に限らず、複数
レジスタとメモリの連続領域との間で演算を実行する演
算命令に適用してもよい。例えば、ADDM (SP),[R10-R1
5,other]というように、加算命令に適用した場合、命令
解読器１０１が演算器群１０３に対してレジスタデータ
とメモリデータとを加算してからメモリに転送するよう
制御することになる。これにより、たとえばメモリ中の
テーブルデータに対して一括してデータ更新をするなど
柔軟なプログラム設計が可能になる。
ＯＶＭ命令を例に説明したが、転送命令に限らず、複数
レジスタとメモリの連続領域との間で演算を実行する演
算命令に適用してもよい。例えば、ADDM (SP),[R10-R1
5,other]というように、加算命令に適用した場合、命令
解読器１０１が演算器群１０３に対してレジスタデータ
とメモリデータとを加算してからメモリに転送するよう
制御することになる。これにより、たとえばメモリ中の
テーブルデータに対して一括してデータ更新をするなど
柔軟なプログラム設計が可能になる。
【００４８】
【発明の効果】請求項１の発明によれば、複数レジスタ
を指定可能な機械語命令において、少ないビット数で複
数のレジスタを指定することができ、実装されているレ
ジスタ数が多くても、コードサイズの増加を抑制するこ
とができるという効果がある。請求項２の発明によれ
ば、請求項１の効果に加えて、１ビットのフィールドで
複数レジスタを指定できるという効果がある。
を指定可能な機械語命令において、少ないビット数で複
数のレジスタを指定することができ、実装されているレ
ジスタ数が多くても、コードサイズの増加を抑制するこ
とができるという効果がある。請求項２の発明によれ
ば、請求項１の効果に加えて、１ビットのフィールドで
複数レジスタを指定できるという効果がある。
【００４９】請求項３の発明によれば、請求項１の効果
に加えて、グループ化された複数レジスタを一括して指
定できるので、プログラム設計に柔軟性を与えるという
効果がある。請求項４の発明によれば、請求項１ないし
３何れかの効果に加えて、サブルーチンにおけるレジス
タデータ退避及び復帰に好適するという効果があり、特
に、多数のサブルーチンに細分化されたプログラムにお
いてコードサイズの増加を抑制するという効果がある。
に加えて、グループ化された複数レジスタを一括して指
定できるので、プログラム設計に柔軟性を与えるという
効果がある。請求項４の発明によれば、請求項１ないし
３何れかの効果に加えて、サブルーチンにおけるレジス
タデータ退避及び復帰に好適するという効果があり、特
に、多数のサブルーチンに細分化されたプログラムにお
いてコードサイズの増加を抑制するという効果がある。
【００５０】請求項５の発明によれは、請求項１ないし
３何れかの効果に加えて、たとえばメモリ中のテーブル
データに対して一括してデータ更新をするなど柔軟なプ
ログラム設計が可能になる。
３何れかの効果に加えて、たとえばメモリ中のテーブル
データに対して一括してデータ更新をするなど柔軟なプ
ログラム設計が可能になる。
【図１】本発明の第１実施例における複数レジスタを転
送する命令仕様を表す図である。
送する命令仕様を表す図である。
【図２】同実施例におけるマイクロコンピュータの主要
部の構成を示すブロック図である。
部の構成を示すブロック図である。
【図３】同実施例におけるレジスタ指定フィールド解読
器１０５の内部構成を示すブロック図である。
器１０５の内部構成を示すブロック図である。
【図４】同実施例におけるラッチ２０１の具体回路例を
示す。
示す。
【図５】（ａ）プライオリティエンコーダ２０２の入出
力論理を表した説明図を示す。 （ｂ）デコーダ２０３の入出力論理を表した説明図を示
す。 （ｃ）レジスタ番号変換回路２０４の入出力論理を表し
た説明図を示す。 （ｄ）レジスタ数検出回路２１４の入出力論理を表した
説明図を示す。
力論理を表した説明図を示す。 （ｂ）デコーダ２０３の入出力論理を表した説明図を示
す。 （ｃ）レジスタ番号変換回路２０４の入出力論理を表し
た説明図を示す。 （ｄ）レジスタ数検出回路２１４の入出力論理を表した
説明図を示す。
【図６】（ａ）一括指定ビット検出回路２０５の具体的
な回路例を示す。 （ｂ）一括指定ビット検出回路２０５の入出力論理を示
す説明図である。 （ｃ）一括処理継続信号生成回路２１０の回路例を示
す。 （ｄ）インクリメンタ２０９の入出力論理を示す説明図
である。
な回路例を示す。 （ｂ）一括指定ビット検出回路２０５の入出力論理を示
す説明図である。 （ｃ）一括処理継続信号生成回路２１０の回路例を示
す。 （ｄ）インクリメンタ２０９の入出力論理を示す説明図
である。
【図７】同実施例における命令解読器１０１によるＭＯ
ＶＭ命令の制御手順をレジスタトランスファーレベルで
示した説明図である。
ＶＭ命令の制御手順をレジスタトランスファーレベルで
示した説明図である。
【図８】同実施例におけるＭＯＶＭ命令によって、複数
のレジスタデータがメモリに格納される順序を表した模
式図を示す。
のレジスタデータがメモリに格納される順序を表した模
式図を示す。
【図９】同実施例におけるＭＯＶＭ命令によって、メモ
リからに複数のデータがレジスタに格納される順序を表
した模式図を示す。
リからに複数のデータがレジスタに格納される順序を表
した模式図を示す。
【図１０】同実施例におけるＭＯＶＭ命令の実行タイム
チャートを示す。
チャートを示す。
【図１１】同実施例におけるコンテクスト退避プログラ
ムの一例を示す。
ムの一例を示す。
【図１２】従来のＭＯＶＭ命令と本実施例のＭＯＶＭ命
令とを対比した説明図を示す。
令とを対比した説明図を示す。
【図１３】本発明の第２実施例における複数レジスタを
転送する命令仕様を表す図である。
転送する命令仕様を表す図である。
【図１４】同実施例におけるレジスタ指定フィールド解
読器の内部構成を示すブロック図である。
読器の内部構成を示すブロック図である。
【図１５】同実施例におけるレジスタ番号変換回路３０
３の入出力論理表を表した説明図である。
３の入出力論理表を表した説明図である。
【図１６】従来のプロセッサの複数レジスタを転送する
命令において、複数レジスタを指定するためのオペラン
ドのビット割付を示す図である。
命令において、複数レジスタを指定するためのオペラン
ドのビット割付を示す図である。
１００ 命令レジスタ １０１ 命令解読器 １０２ レジスタファイル １０３ 演算器群 １０４ メモリ １０５ レジスタ指定フィールド解読器 ２０１ ラッチ ２０２ プライオリティエンコーダ ２０３ デコーダ ２０４ レジスタ番号変換回路 ２０５ 一括指定ビット検出回路 ２０６ 一括指定レジスタ番号出力シーケンサ ２０７ ＡＮＤゲート ２０８ ラッチ ２０９ インクリメンタ ２１０ 一括処理継続信号生成回路 ２１１ レジスタ処理完了検出回路 ２１２ ＡＮＤゲート ２１３ ラッチ ２１４ レジスタ数検出回路 ２１５ セレクタ ２１６ セレクタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高山 秀一 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平３−260727（ＪＰ，Ａ) 特開 平２−103630（ＪＰ，Ａ) 特開 昭58−24947（ＪＰ，Ａ) 特開 平６−202866（ＪＰ，Ａ) 特開 昭62−242243（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/30 - 9/355 G06F 9/40 - 9/42 390
Claims (5)
- 【請求項１】 レジスタ群中の一部分のレジスタを各々
個別に指定するか否かを示す個別フィールド、およびレ
ジスタ群中の他の部分のレジスタを一括して指定するか
否かを示す一括フィールドからなる第１オペランドと、
メモリの実効アドレスを指定する第２オペランドとを有
する命令であって、両オペランドで指定された複数レジ
スタとメモリとの間のデータ転送を指示する機械語命令
を含むプログラムを実行する情報処理装置であって、 プログラム中の命令を順次解読して前記機械語命令を検
出する解読手段と、 検出された機械語命令の第１オペランド中の個別フィー
ルドと一括フィールドについて、各ビットが論理１か論
理０かを検出する判定手段と、 個別フィールドにおいて論理１と判定されたビットに対
応するレジスタのレジスタ番号を生成する第１生成手段
と、 一括フィールドにおいて論理１と判定された場合、前記
他の部分のレジスタのレジスタ番号を順に生成する第２
生成手段と、 第１生成手段および第２生成手段により生成されたレジ
スタ番号のレジスタと、第２オペランドで指定された実
効アドレスから連続するメモリ領域との間のデータ転送
を実行する転送手段とを備えることを特徴とする情報処
理装置。 - 【請求項２】 請求項１記載の情報処理装置であって、 前記レジスタ群は、ｍ＋ｎ本のレジスタを有し、 前記個別フィールドは、ｍ本のレジスタの各々に対応す
るｍビットからなり、 前記一括フィールドは、ｎ本のレジスタを一括指定する
１ビットからなることを特徴とする情報処理装置。 - 【請求項３】 請求項１記載の情報処理装置であって、 前記レジスタ群は、ｍ＋ｎ個のレジスタを有し、 前記個別フィールドは、ｍ個のレジスタの各々に対応す
るｍビットからなり、 前記一括フィールドは、少なくとも２ビットからなり、 前記第２生成手段は、一括フィールドのビットパターン
に応じてｎ個のレジスタ中の所定の複数レジスタからな
るレジスタグループに対応するレジスタ番号を順次生成
することを特徴とする情報処理装置。 - 【請求項４】 請求項１ないし３記載の何れかの情報処
理装置であって、 前記個別フィールドは、サブルーチン中でデータを保存
しておく必要がある非破壊レジスタに対応し、 前記一括フィールドは、サブルーチン中でデータを保存
しなくてもよい破壊レジスタに対応することを特徴とす
る情報処理装置。 - 【請求項５】 請求項１ないし３記載の何れかの情報処
理装置であって、 前記機械語命令は、第１オペランドで指定された複数の
レジスタデータと第２オペランドで指定された実行アド
レスから連続するメモリ領域のデータとの間で演算を指
示し、 前記情報処理装置は、さらに前記機械語命令で指示され
た演算を実行する演算手段を備え、 前記転送手段は、演算手段による演算結果を、前記複数
のレジスタまたは前記メモリ領域に転送することを特徴
とする情報処理装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7244757A JP2889845B2 (ja) | 1995-09-22 | 1995-09-22 | 情報処理装置 |
| US08/716,946 US5796970A (en) | 1995-09-22 | 1996-09-20 | Information processing apparatus for realizing data transfer for a plurality of registers using instructions of short word length |
| DE69636268T DE69636268T2 (de) | 1995-09-22 | 1996-09-20 | Informationsverarbeitungsgerät zur Datenübertragung zu/von mehreren Registern durch Kurzwortbefehle |
| EP96306888A EP0764900B1 (en) | 1995-09-22 | 1996-09-20 | Information processing apparatus for realizing data transfer to/from a plurality of registers using instructions of short word length |
| KR1019960041278A KR100413651B1 (ko) | 1995-09-22 | 1996-09-20 | 복수레지스터의데이터전송을워드길이가짧은명령으로실현하는정보처리장치및그정보처리방법 |
| CNB961211210A CN1146784C (zh) | 1995-09-22 | 1996-09-21 | 用字长短的指令实现多个寄存器的数据传送的信息处理装置 |
| TW085111587A TW430769B (en) | 1995-09-22 | 1996-09-21 | Information processing apparatus for realizing data transfer for a plurality of registers using instructions of short word length |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7244757A JP2889845B2 (ja) | 1995-09-22 | 1995-09-22 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0991134A JPH0991134A (ja) | 1997-04-04 |
| JP2889845B2 true JP2889845B2 (ja) | 1999-05-10 |
Family
ID=17123452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7244757A Expired - Lifetime JP2889845B2 (ja) | 1995-09-22 | 1995-09-22 | 情報処理装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5796970A (ja) |
| EP (1) | EP0764900B1 (ja) |
| JP (1) | JP2889845B2 (ja) |
| KR (1) | KR100413651B1 (ja) |
| CN (1) | CN1146784C (ja) |
| DE (1) | DE69636268T2 (ja) |
| TW (1) | TW430769B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3630804B2 (ja) * | 1995-11-30 | 2005-03-23 | 三洋電機株式会社 | データ処理装置 |
| US5933627A (en) * | 1996-07-01 | 1999-08-03 | Sun Microsystems | Thread switch on blocked load or store using instruction thread field |
| US7257814B1 (en) | 1998-12-16 | 2007-08-14 | Mips Technologies, Inc. | Method and apparatus for implementing atomicity of memory operations in dynamic multi-streaming processors |
| US7020879B1 (en) | 1998-12-16 | 2006-03-28 | Mips Technologies, Inc. | Interrupt and exception handling for multi-streaming digital processors |
| US6389449B1 (en) | 1998-12-16 | 2002-05-14 | Clearwater Networks, Inc. | Interstream control and communications for multi-streaming digital processors |
| US7529907B2 (en) | 1998-12-16 | 2009-05-05 | Mips Technologies, Inc. | Method and apparatus for improved computer load and store operations |
| JP2001202243A (ja) * | 1999-04-30 | 2001-07-27 | Hitachi Ltd | データ処理装置 |
| EP1050797A1 (en) * | 1999-05-03 | 2000-11-08 | STMicroelectronics S.A. | Execution of instructions in a computer program |
| JP2001236206A (ja) * | 1999-10-01 | 2001-08-31 | Hitachi Ltd | データのロード方法及びその記憶方法、データワードのロード方法及びその記憶方法、並びに、浮動小数点数の比較方法 |
| AU2001226324A1 (en) * | 2000-01-18 | 2001-07-31 | Clearwater Networks, Inc. | Method and apparatus for improved computer load and store operations |
| EP1311947B1 (en) | 2000-07-14 | 2011-01-19 | MIPS Technologies, Inc. | Instruction fetch and dispatch in multithreaded system |
| US6820191B2 (en) * | 2000-12-05 | 2004-11-16 | Faraday Technology Corp. | Apparatus and method for executing an instruction with a register bit mask for transferring data between a plurality of registers and memory inside a processor |
| KR100379151B1 (ko) * | 2001-01-04 | 2003-04-07 | 패러데이 테크놀로지 코퍼레이션 | 프로세서 내부의 블록 데이터 전송 명령을 실행하는 장치및 방법 |
| GB2397667A (en) * | 2003-01-27 | 2004-07-28 | Imagination Tech Ltd | Multiple register load using a very long instruction word |
| GB2402759B (en) * | 2003-06-12 | 2005-12-21 | Advanced Risc Mach Ltd | Data processing apparatus and method for transferring data values between a register file and a memory |
| GB2402763B (en) * | 2003-06-13 | 2006-03-01 | Advanced Risc Mach Ltd | Data access program instruction encoding |
| US20230051855A1 (en) * | 2021-08-13 | 2023-02-16 | Infineon Technologies Ag | Call and return instructions for configurable register context save and restore |
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|---|---|---|---|---|
| US4109310A (en) * | 1973-08-06 | 1978-08-22 | Xerox Corporation | Variable field length addressing system having data byte interchange |
| US4338663A (en) * | 1978-10-25 | 1982-07-06 | Digital Equipment Corporation | Calling instructions for a data processing system |
| US4241399A (en) * | 1978-10-25 | 1980-12-23 | Digital Equipment Corporation | Calling instructions for a data processing system |
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| JP2902402B2 (ja) * | 1987-09-30 | 1999-06-07 | 三菱電機株式会社 | データ処理装置 |
| JPH0748179B2 (ja) * | 1988-10-12 | 1995-05-24 | 日本電気株式会社 | データ処理装置 |
| JPH0353328A (ja) * | 1989-07-20 | 1991-03-07 | Hitachi Ltd | レジスタ退避回復方法ならびに処理装置 |
| JP2504235B2 (ja) * | 1989-11-16 | 1996-06-05 | 三菱電機株式会社 | デ―タ処理装置 |
| JPH03260727A (ja) * | 1990-03-09 | 1991-11-20 | Mitsubishi Electric Corp | レジスタ指定装置 |
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