JPH1027134A - アドレス変換装置およびこれを用いたプロセッサ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】命令数やレジスタフィールドの消費を最低限に
抑えながらシステムの柔軟性を拡大できるアドレス変換
装置およびこれを用いたプロセッサを提供する。 【解決手段】アドレス変換用キャッシュ（バッファ部）
１０は、与えられた論理アドレス９０７に該当するエン
トリーが内部に存在するか否かを判定し、存在するなら
ば対応する物理アドレス９０８を出力する。ＬＲＵ部１
１は、新たなアドレス対を格納する対象となるキャッシ
ュ内エントリーを決定する。外部からの予め定められた
命令が論理アドレスとともに与えられたとき、レジスタ
制御部１２は、出力データ９０４として、キャッシュ中
に当該論理アドレスに該当するエントリーが存在する
（ＴＬＢヒット信号９０６がＨレベル）場合にはそのエ
ントリー番号を出力し、存在しない場合にはＬＲＵ部１
１からのエントリー番号を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サ等の持つアドレス変換機構に関する。

【０００２】

【従来の技術】近年、プロセッサには、アドレス変換機
構が標準的に搭載されつつある。アドレス変換機構を搭
載することで、命令やデータを任意のアドレスに配置す
る事が可能となる。これにより、単一のプロセッサで、
プログラムを変更することなく複数のプログラムを実行
することが可能になる。また、アクセス保護機能付きの
アドレス変換機構を用いれば、命令やデータを他のプロ
グラムによる不正なアクセスから保護することが可能に
なる。実際に搭載しているメモリより多くのメモリ空間
を持つことも可能である。

【０００３】アドレス変換を行う場合、主記憶上にアド
レス変換テーブルを置き、このテーブルの内容を参照し
て変換を行う方法が一般的である。アドレス変換を行う
前のアドレス空間を論理アドレス空間、アドレス変換を
行った後のアドレス空間を物理アドレス空間と呼ぶ。

【０００４】アドレス変換について、図１を用いて説明
する。この図は変換前のアドレスと変換後アドレスの関
係を示した図である。この図において、９０７は変換前
のアドレスであり、９０８は変換後のアドレスである。
以後、変換前のアドレスを論理アドレス、変換後のアド
レスを物理アドレスと呼ぶ。アドレス変換機構を用いる
場合、論理アドレス空間９０７０、物理アドレス空間９
０８０は、それぞれページと呼ばれる単位に分割され
る。それぞれの空間におけるページの大きさは等しい。
また、各ページの先頭は、ページサイズのバウンダリ
（境界）に整列されているものとする。例えば、１ペー
ジの大きさを１６ＫＢとすると、各ページの先頭アドレ
スの下位１４ビットは常に０である。このように定義す
ると物理アドレス９０７は次の式で表すことができる。

【０００５】物理アドレス（９０８）＝ページの先頭ア
ドレス（９０８１）＋オフセット（９０７２） 論理アドレスも同様である。一般に行われているアドレ
ス変換は、ページの先頭アドレスのみを変換するもので
あり、オフセットは変化しない。すなわち、このアドレ
ス変換はページの先頭アドレス（ページ番号）の変換と
とらえることができる。論理アドレス空間と物理アドレ
ス空間の大きさは異なっても良い。

【０００６】次に、アドレス変換テーブルを用いたアド
レス変換について図２を用いて説明する。この図におい
て、９０７は論理アドレスであり、論理ページ番号９０
７１とページ内オフセット９０７２に分割することがで
きる。同様に、９０８は物理アドレスであり、物理ペー
ジ番号９０８１とページ内オフセット９０７２に分割す
ることができる。仮に、論理アドレス９０７の幅を３２
ビット、１ページの大きさを１６ＫＢ（＝２の１４乗
Ｂ）とすると、論理アドレスの下位１４ビットがページ
内オフセット９０７２に、残りの上位１８ビットが論理
ページ番号９０７１になる。物理アドレス９０８につい
ても同様に分割することができる。

【０００７】アドレス変換によってページ内のオフセッ
トは変化しない場合に限定して考えると、アドレス変換
は、論理ページ番号９０７１から物理ページ番号９０８
１への変換ととらえることができる。この変換に、アド
レス変換テーブル２１を使用する。アドレス変換テーブ
ル２１は、主記憶上にあり、論理ページ番号９０７１を
インデックスとして与えると、物理ページ番号９０８１
やその他のページ管理情報を得ることができる。ページ
管理情報には、アドレス変換テーブル２１に格納されて
いる変換情報が有効かどうか、現在の特権レベルでアク
セス可能かなどの情報が含まれる。この主記憶上のアド
レス変換テーブル２１をアクセス毎に参照すれば、アド
レス変換を行うことが可能である。しかし、主記憶への
アクセスは遅いため、この方法ではアドレス変換がネッ
クとなり高速な命令／データアクセスができない。

【０００８】これを解決する方法として、アドレス変換
テーブル２１の一部をプロセッサ内部のキャッシュに格
納する方式が主流となっている。このキャッシュをトラ
ンスレーション・ルックアサイド・バッファ（Ｔｒａｎ
ｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｒ、
以下、ＴＬＢと略す）と呼ぶ。ＴＬＢを用いたアドレス
変換の例を、図３に示す（この図の詳細な説明は、発明
の実施の形態において図６を用いて説明しているものと
重複するためここでは省略する）。ＴＬＢに格納されて
いる一組のアドレス変換情報を、エントリーと呼ぶ。一
般にＴＬＢは、数十から数百のエントリーで構成され
る。このように、ＴＬＢは、主記憶上のアドレス変換テ
ーブル２１に比べて容量が小さいため、ＴＬＢにアドレ
ス変換に必要な情報が入っていない場合がある。この場
合、アドレス変換を行う前に、主記憶上のアドレス変換
テーブルからアドレス変換に必要な情報を読み出し、Ｔ
ＬＢに格納する作業が必要となる。

【０００９】ＴＬＢに無効なエントリーがあれば、その
エントリーが新たに読み込んだ変換情報の格納先とな
る。無効なエントリーが無い場合には、有効なエントリ
ーのうちの１つを選択し、このエントリーに対して新た
に読み込んだ変換情報を上書きする。どのエントリーを
上書きの対象とするかは、エルアールユー（ＬＲＵ：Le
aset Recently Used）法やランダム法などさまざまな方
法がある。このように、ＴＬＢに格納されていない変換
情報を、主記憶から読み出し、ＴＬＢのエントリーへ書
き込む作業をＴＬＢエントリーの更新と呼ぶ。これらの
詳細については、「コンピュータ・アーキテクチャ：Ｊ
ｏｈｎ Ｌ．Ｈｅｎｎｅｓｓｙ、Ｄａｖｉｄ Ａ． Ｐ
ａｔｔｅｒｓｏｎ著：富田眞治 他 訳：日経ＢＰ社：
１９９２年１２月２５日発行」の４３７〜４４３ページ
に説明されている。

【００１０】ＴＬＢエントリーの更新には、ハードウェ
アで行う方法と、ソフトウェアで行う方法がある。

【００１１】ハードウェアで行う方法は、高速にエント
リーの更新ができるという長所があるが、柔軟性に欠け
るという欠点がある。また、この方式では、ＴＬＢエン
トリー更新のための回路が必要であり、ＬＳＩのチップ
面積が大きくなってしまうという欠点もある。

【００１２】一方、ソフトウェアで行う方法は、更新に
多少時間がかかるという欠点があるものの、柔軟性が大
きく、主記憶上のアドレス変換テーブルのフォーマット
や、ＴＬＢ更新のアルゴリズムを自由に決めることがで
きるという長所がある。

【００１３】ＴＬＢエントリーの更新をソフトウェアで
行う場合、更新が必要となった時点で上書きすべきエン
トリーの番号を読み出せる命令または、論理アドレスを
与えて該当するエントリー番号を得る命令が必要であ
る。

【００１４】

【発明が解決しようとする課題】これら２つの命令を両
方ともサポートすると、ソフトウェアに自由度を持たせ
ることができる。すなわちソフトウェアの用途によっ
て、どちらの方法をとるか選択することが可能になる。

【００１５】ＴＬＢ更新時に上書きすべきエントリーを
ハードウェアが決定する方式を実現するためには、ＴＬ
Ｂの更新が必要となった時点で、上書きすべきエントリ
ーの番号を読み出せる命令が必要である。また、主記憶
上のアドレス変換テーブルを更新した場合、対応するＴ
ＬＢのエントリーも更新もしくは無効化しなければ、ア
ドレス変換テーブルとＴＬＢの間で整合がとれなくなっ
てしまう。このためには、論理アドレスを与えて対応す
るエントリー番号を得る命令が必要である。

【００１６】しかし、単純にこれら２つの命令を用意す
ると、命令の種類が増えてしまう。一般に、プロセッサ
が扱うことのできる命令の種類は少ない。これは、ある
決まった長さに命令語を納めなければならないため、命
令の種類を指定するためのフィールドに使用できるビッ
ト数が制限されるためである。

【００１７】本発明は、このような従来の問題に鑑みて
なされたものであり、その目的は、命令数やレジスタフ
ィールドの消費を最低限に抑えながら、システムの柔軟
性を拡大できるアドレス変換装置およびこれを用いたプ
ロセッサを提供することにある。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、本発明によるアドレス変換装置は、第１のアドレス
を第２のアドレスに変換するアドレス変換テーブルの内
容の一部を格納する複数のエントリーを含むアドレス変
換用キャッシュを有し、アドレス変換対象の第１のアド
レスに該当するエントリーが存在する場合には、そのエ
ントリーに格納された第２のアドレスを使用し、当該エ
ントリーが存在しない場合には、前記アドレス変換テー
ブルから当該第１のアドレスに対応する第２のアドレス
を求めてこのアドレス対をいずれかのエントリーに格納
するアドレス変換装置において、与えられた第１のアド
レスに該当するエントリーが前記キャッシュ内に存在す
るか否かを判定する判定手段と、前記アドレス変換テー
ブルから新たなアドレス対を格納する対象となるエント
リーを決定する更新対象エントリー決定手段と、外部か
らの予め定められた指示とともに第１のアドレスが与え
られたとき、前記キャッシュ中に当該第１のアドレスに
該当するエントリーが存在する場合にはそのエントリー
番号を出力し、存在しない場合には前記エントリー決定
手段により決定されたエントリーのエントリー番号を出
力する制御手段とを備えることを特徴とする。

【００１９】この構成により、第１のアドレスに該当す
るエントリーが存在する場合、すなわちキャッシュがヒ
ットした場合とヒットしなかった場合とで別々のエント
リー番号を同一の出力データに出力することができる。
これは単一の命令に応じて実現することができる。

【００２０】これとは別に、両エントリー番号を同時に
出力できる２つのフィールドを出力データに持たせるこ
ともできる。そのための構成として、前記制御手段は、
第１のフィールドと第２のフィールドを含むデータの出
力経路を有し、前記予め定められた指示に応答して、前
記第１のフィールドには、前記与えられた第１のアドレ
スに該当するエントリーのエントリー番号を格納し、前
記第２のフィールドには、前記エントリー決定手段によ
り決定されたエントリーのエントリー番号を格納する。

【００２１】別の形態として、前記制御手段は、第１の
フィールドと第２のフィールドとを含むデータの出力経
路を有し、前記予め定められた指示に応答して、前記第
１のフィールドには、前記与えられた第１のアドレスに
該当するエントリーが存在する場合にそのエントリー番
号を格納し、存在しない場合に前記エントリー決定手段
により決定されたエントリーのエントリー番号を格納
し、前記第２のフィールドには、前記第１のアドレスに
該当するエントリーが前記キャッシュ中に存在するか否
かを示すフラグを格納するようにしてもよい。

【００２２】さらに別の形態として、前記制御手段は、
第１のフィールドと第２のフィールドと第３のフィール
ドとを含むデータの出力経路を有し、前記予め定められ
た指示に応答して、前記第１のフィールドには、前記与
えられた第１のアドレスに該当するエントリーのエント
リー番号を格納し、前記第２のフィールドには、前記エ
ントリー決定手段により決定されたエントリーのエント
リー番号を格納し、前記第３のフィールドには、前記第
１および第２のフィールドのいずれが有効であるかを示
すフラグを格納するようにしてもよい。

【００２３】本発明によるプロセッサは、第１のアドレ
スを第２のアドレスに変換するアドレス変換テーブルの
内容の一部を格納する複数のエントリーを含むアドレス
変換用のキャッシュを内蔵するアドレス変換装置を備
え、前記キャッシュの内容の更新をソフトウェアで行う
プロセッサにおいて、前記アドレス変換装置に対して第
１のアドレスを与えることにより、そのアドレスに該当
するエントリーが前記キャッシュ中に存在する場合に
は、そのエントリー番号を返し、そのアドレスに該当す
るエントリーが前記キャッシュ中に存在しない場合に
は、次に更新される対象となるエントリー番号を返す命
令を持つことを特徴とする。

【００２４】より具体的には、本発明のプロセッサで
は、更新（上書き）すべきエントリーの番号を読み出す
機能と論理アドレスを与えて対応するエントリー番号を
読み出す機能を、単一の命令で実現する仕組みを設け
た。これを実現するために、論理アドレスを指定してキ
ャッシュ（ＴＬＢ）のエントリー番号を読み出す命令を
用意する。以下、この命令をプローブ命令と呼ぶことと
する。この命令は、指定した論理アドレスに該当するエ
ントリーがＴＬＢに存在するかどうかによって、読み出
される値の意味が変化する。すなわち、論理アドレスで
指定した内容に該当するエントリーがＴＬＢに存在した
場合には、戻り値として、該当したエントリーのエント
リー番号が得られる。存在しなかった場合には、上書き
すべきエントリー番号が戻り値として得られる。

【００２５】戻り値として得られた値がどちらの意味を
持つかは、そのエントリー番号を用いてエントリーの内
容を読み出すことで知ることができる。読み出されたエ
ントリーの論理ページ番号がプローブ命令で用いた論理
アドレスと等しければ、プローブ命令で読み出されたエ
ントリー番号は検索された結果、得られた番号である。
等しくなければ上書きすべきエントリーの番号である。

【００２６】なお、前述した種々の形態のアドレス変換
装置を有するプロセッサも提供される。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を詳細
に説明する。

【００２８】図４は、本発明の第１の実施の形態による
ＴＬＢ周辺の回路を示す図である。この図において、１
はＴＬＢ、２はデータを格納するデータメモリ、３は演
算やデータアクセスなどを実行する実行ユニットであ
る。実際には、この他に、命令を格納するためのメモリ
などが必要であるが、本実施の形態においては説明を省
略する。なお、特に指定が無い限り、信号は正論理であ
るものとする。

【００２９】初めに、データメモリ２へのアクセス時の
アドレス変換について説明する。

【００３０】データメモリ２へのリードアクセスでは、
実行ユニット３は、論理アドレス９０７を出力すると共
に、アドレス変換要求９０５とメモリリード要求９０９
をＨレベルにする。論理アドレス９０７とアドレス変換
要求９０５はＴＬＢ１へ接続されている。ＴＬＢ１は、
論理アドレス９０７を物理アドレス９０８へ変換し、デ
ータメモリ２へ出力する。データメモリ２は、物理アド
レス９０８で指定されるメモリの内容を、データ９１１
として実行ユニット３へ出力する。

【００３１】データメモリ２へのライトアクセスでは、
実行ユニット３は、論理アドレス９０７とデータ９１１
を出力すると共に、アドレス変換要求９０５、メモリラ
イト要求９１０をＨレベルにする。論理アドレス９０７
とアドレス変換要求９０５はＴＬＢ１へ接続されてい
る。ＴＬＢ１は、論理アドレス９０７を物理アドレス９
０８へ変換し、データメモリ２へ出力する。データメモ
リ２は、物理アドレス９０８で指定されるメモリへ、デ
ータ９１１により送られてきたデータを書き込む。

【００３２】なお、以上の説明はＴＬＢ１内に、変換に
必要な情報が存在した場合である。この場合には、ＴＬ
Ｂヒット信号９０６がＨレベルになる。ＴＬＢ１に必要
な情報が入っていない場合には、ＴＬＢヒット信号９０
６がＬレベルとなり、実行ユニット３はリード要求９０
９またはライト要求９１０の出力を中止することでアク
セスを中断する。この場合、実行ユニット３は、データ
メモリ２の中のアドレス変換テーブルの内容を読み出
し、その内容を用いてＴＬＢ１を更新する必要がある。
本発明のアドレス変換装置では、ＴＬＢ１へアクセスす
るための命令として、ＴＬＢリード、ＴＬＢライト、Ｔ
ＬＢプローブの３つを用意している。

【００３３】ＴＬＢリード命令は、実行ユニット３がレ
ジスタ番号９００、エントリー番号９０１をＴＬＢ１へ
出力し、エントリー番号９０１で指定されるエントリー
の内容をＴＬＢ１からデータ９０４を介して読み出す命
令である。このときのレジスタ番号９００にはアクセス
対象がＴＬＢエントリーであることを示す値が設定され
る。

【００３４】なお、本明細書において、「データ９０
４」というときは、信号としてのデータそのものを表す
場合と、その信号を搬送する信号線（経路）を表す場合
がある。他の信号についても同様である。

【００３５】ＴＬＢライト命令は、レジスタ番号９０
０、エントリー番号９０１、データ９０４を実行ユニッ
ト３がＴＬＢ１へ出力し、レジスタライト要求９０３を
Ｈレベルに設定することで、エントリー番号９０１で指
定されるＴＬＢエントリーへデータ９０４の内容を書き
込む命令である。このときのレジスタ番号９００にはア
クセス対象がＴＬＢエントリーであることを示す値が設
定される。

【００３６】ＴＬＢプローブ命令では、レジスタ番号９
００、論理アドレス９０７を実行ユニット３がＴＬＢ１
へ出力し、ＴＬＢ１よりプローブ結果をデータ９０４を
介して読み出す命令である。このときのレジスタ番号９
００にはアクセス対象がプローブデータであることを示
す値を出力する。プローブデータの内容は次のように決
定される。論理アドレス９０７に対応するエントリーが
ＴＬＢ１の中にある場合には、そのエントリー番号がプ
ローブデータとして得られる。対応するエントリーが無
い場合には、次にＴＬＢエントリーの更新を行う際に上
書きされるべきＴＬＢエントリーのエントリー番号が得
られる。

【００３７】これらの命令を使ってＴＬＢの更新をする
手順は、以下のようになる。ＴＬＢの更新の原因となっ
た論理アドレスを使ってプローブ命令を実行する。ＴＬ
Ｂの更新の原因となった論理アドレスに対応するエント
リーは、明らかにＴＬＢに格納されていないので、プロ
ーブ命令の結果得られるエントリー番号は、ＴＬＢエン
トリーの更新を行う際に上書きされるべきＴＬＢエント
リーのエントリー番号である。このエントリーに対して
主記憶上のアドレス変換テーブル中の必要な情報を、Ｔ
ＬＢライト命令で書き込むことでＴＬＢの更新は完了す
る。

【００３８】また、これらの命令を組み合わせれば、特
定の論理アドレスに対応したＴＬＢエントリーを無効化
することが可能である。まず、無効化の対象となる論理
アドレスを使って、プローブ命令を実行し、得られたエ
ントリー番号に対して、ＴＬＢリード命令でエントリー
の内容を読み出す。読み出されたエントリー中の論理ペ
ージ番号が、プローブ命令で設定した論理アドレスと一
致した場合には、そのエントリーは無効化すべきエント
リーであるので、無効にするためのデータをＴＬＢライ
ト命令で書き込み、再度プローブ命令を実行する。一致
しない場合には、そのエントリーは無効化すべきエント
リーでは無いのでＴＬＢライト命令による書き込みは行
わない。このように一致しなくなるまで、これら一連の
操作を繰り返すことで、特定の論理アドレスに対応した
ＴＬＢエントリーを無効化することが可能である。この
操作は、プログラムによって主記憶上のアドレス変換テ
ーブルの内容を更新する際に、ＴＬＢとの整合をとる場
合などに行われる。

【００３９】次に、ＴＬＢ１の内部構成を、図５を用い
て説明する。この図において、１０はアドレス変換のた
めの情報の格納や変換処理などを行うバッファ部、１１
はＴＬＢ更新時に上書きすべきエントリー番号を決定す
るためのＬＲＵ部、１２はＴＬＢリードなどの命令を処
理するレジスタ制御部である。データメモリ２へのアク
セス時には、ＴＬＢ１へ入力された論理アドレス９０７
は、論理ページ番号９０７１とオフセット９０７２に分
離される。論理ページ番号９０７１は、バッファ部１０
により物理ページ番号９０８１に変換される。オフセッ
ト９０７２は変換されない。物理ページ番号９０８１と
オフセット９０７２は結合され、物理アドレス９０８と
して出力される。

【００４０】次に、バッファ部１０の構成を、図６を用
いて説明する。この例では、図面の簡略化のためＴＬＢ
のエントリー数を４つとしているが、これよりも多くす
ることも少なくすることも可能である。エントリー１０
０ａから１００ｄは同一の構成をとっており、それぞれ
が独立した論理ページ番号格納装置１０１、物理ページ
番号格納装置１０２、エントリー有効情報格納装置１０
３、比較器１０４、ＡＮＤ回路１０５から構成されてい
る。各エントリーには、一組の変換情報が格納される。

【００４１】データメモリ２のアクセス時には、バッフ
ァ部１０に入力された論理ページ番号９０７１は、各エ
ントリーごとに、比較器１０４により論理ページ番号格
納装置１０１に格納されている内容と比較される。両者
が等しく、しかもエントリー有効情報格納装置１０３に
格納されているデータにより、そのエントリに格納され
ている情報が有効であることが示された場合、ＡＮＤ回
路１０５の出力はＨレベルとなる。ＡＮＤ回路１０５の
出力がＨレベルであれば、そのエントリーの物理ページ
番号格納装置１０２に格納されている内容が、変換後の
物理ページ番号である。４つのエントリーのＡＮＤ回路
１０５の出力のうちどれかが、Ｈレベルであれば、ＴＬ
Ｂヒットとなる。この検出はＯＲ回路１１０によって行
われ、検出結果がＴＬＢヒット信号９０６として出力さ
れる。エンコーダ１１２は、４つのエントリーのＡＮＤ
回路１０５の出力をエンコードし、結果を双方向ドライ
バ１１４へ出力する。メモリアクセス中は、ＴＬＢレジ
スタライト信号９２１は、Ｌレベルに設定されており、
双方向ドライバ１１４へ入力されたエンコード結果はエ
ントリー番号９２３として出力される。また、各エント
リーの物理ページ番号格納装置１０２に格納されている
内容は、セレクタ１１１へ入力されている。セレクタ１
１１は、各エントリーのＡＮＤ回路１０５の出力により
制御されており、ヒットしているエントリーの物理ペー
ジ番号格納装置１０２に格納されている内容が物理ペー
ジ番号９０８１として出力される。

【００４２】ＴＬＢリード命令が発行された場合には、
各エントリー中の論理ページ番号格納装置１０１、物理
ページ番号格納装置１０２、エントリー有効情報格納装
置１０３がセレクタ１１３で選択され、ドライバ１１６
を介して、ＴＬＢエントリーデータ９２２として出力さ
れる。セレクタ１１３は、与えられたエントリー番号９
２３によって制御される。

【００４３】ＴＬＢライト時には、ＴＬＢエントリー書
き込み信号生成回路１１５が、ＴＬＢライト信号９２１
とエントリー番号９２３からＴＬＢ書き込み信号を生成
する。ＴＬＢに書き込むデータは、ＴＬＢエントリーデ
ータ９２２により各エントリーに供給される。書き込み
信号が入力されたエントリーに対して、そのデータが書
き込まれる。このとき、エントリー有効情報格納装置１
０３にＬを書き込めば、そのエントリーを無効化するこ
とができる。

【００４４】次に、ＬＲＵ部１１の構成について、図７
を用いて説明する。ＬＲＵ法とは、ＴＬＢで上書きする
エントリーとして、そのエントリーが一番最近アクセス
された時刻が最も古いエントリーを選択する方法であ
る。図７において、１３０はＬＲＵ法に従って次のサイ
クルにおけるＬＲＵエントリー番号を計算するＬＲＵ更
新回路、１３１はＬＲＵエントリー番号を格納するＬＲ
Ｕエントリー格納回路、１３２はＯＲ回路である。ＬＲ
Ｕ更新回路１３０の構成は、それ自体公知なので図示し
ないが、現在までの更新の履歴情報を格納するレジスタ
１３１の履歴情報と新たにアクセスされたエントリー番
号９２３とに基づいて当該レジスタの履歴情報を更新す
るデコーダにより構成することができる。更新の履歴情
報とは、本例のように例えばエントリー数が４の場合、
アクセスの新しい順（または古い順）に番号を並べたも
のと考えればよい。例えば、エントリー番号１、２、
３、４について、アクセスの新しい順の現在のアクセス
履歴状態が”２４３１”（エントリー２が最も最近アク
セスされた）である場合、ＬＲＵエントリー番号９２４
はアクセス履歴状態の右端の数値で表されるエントリー
１である。この状態で新たにアクセスされたエントリー
番号９２３としてエントリー３が入力されてきたとき、
エントリー３が左端に移ることにより、アクセス履歴状
態は”２４３１”から”３２４１”に更新される。この
更新によりアクセス履歴状態は変化するが、最も古くア
クセスされた右端のエントリーは変わらず、エントリー
１である。さらに、例えば新たにアクセスされたエント
リー番号９２３としてエントリー１が入力されてきたと
き、アクセス履歴状態は”３２４１”から”１３２４”
となる。今度は、右端の数値が変化し、更新されたＬＲ
Ｕエントリー番号９２４はエントリー４となる。このよ
うにしてＬＲＵ更新回路１３０でのＬＲＵ更新が行われ
る。ＬＲＵエントリー格納回路１３１に格納されている
ＬＲＵ情報の更新は、アドレス変換を行った場合とＴＬ
Ｂエントリーに対して書き込みを行った場合にのみ行わ
れる。ＬＲＵ情報の更新要求は、ＯＲ回路１３２によっ
て、アドレス変換要求信号９０５とＴＬＢライト信号９
２１のＯＲをとることで生成される。本実施の形態で
は、上書きすべきエントリーの決定にＬＲＵ法を使用し
ているが、乱数により上書きすべきエントリーを決定す
る乱数法などを使用することも可能である。

【００４５】最後に、レジスタ制御部１２の構成につい
て、図８を用いて説明する。この図において、１２０、
１２３、１２４はセレクタ、１２１、１２２、１２５は
双方向ドライバである。

【００４６】ＴＬＢリードアクセスでは、レジスタライ
ト要求９０３としてＬレベルが入力されるため、ＴＬＢ
ライト信号９２１もＬレベルとなる。このため、ＴＬＢ
エントリーの内容は変化しない。エントリー番号９０１
には、アクセス対象のエントリー番号が設定され、これ
は、そのままエントリー番号９２３へ出力される。バッ
ファ部１０から読み出されたＴＬＢエントリーの内容
は、ＴＬＢエントリーデータ９２２から入力され、ドラ
イバ１２１、セレクタ１２４、ドライバ１２５を経てレ
ジスタデータ９０４へ出力される。

【００４７】ＴＬＢライトアクセスでは、レジスタライ
ト要求９０３としてＨレベルが入力される、レジスタ番
号９００でＴＬＢアクセスであることが指定されている
ため、セレクタ１２０の出力であるＴＬＢライト信号９
２１もＨレベルとなる。エントリー番号９０１には、ア
クセス対象のエントリー番号が設定され、これは、その
ままエントリー番号９２３へ出力される。ＴＬＢエント
リーへの書き込みデータは、レジスタデータ９０４から
入力され、ドライバ１２５、１２１を通って、ＴＬＢエ
ントリーデータ９２２へ出力される。

【００４８】ＴＬＢプローブアクセスでは、レジスタラ
イト要求９０３としてＬレベルが入力されるため、ＴＬ
Ｂライト信号９２１もＬレベルとなる。このため、ＴＬ
Ｂエントリーの内容は変化しない。ＴＬＢプローブに使
用される論理ページ番号は、実行ユニット３から論理ペ
ージ番号９０７１によって、直接バッファ部１０へ入力
されるため、レジスタ制御部１２は通過しない。プロー
ブ結果はバッファ部１０からのエントリー番号９２３
と、ＬＲＵ部１１からのＬＲＵ番号９２４をセレクタ１
２３で選択した結果が、セレクタ１２４、ドライバ１２
５を経由してレジスタデータ９０４へ出力される。セレ
クタ１２３はＴＬＢヒット信号９０６によって制御され
る。指定された論理アドレスに対応したエントリーがＴ
ＬＢに格納されていれば、ＴＬＢヒット信号９０６はＨ
レベルとなり、ヒットしたエントリーのエントリー番号
９２３が、セレクタ１２３の出力に現れる。格納されて
いなければ、ＴＬＢヒット信号９０６はＬとなり、ＬＲ
Ｕ番号９２４がセレクタ１２３の出力に現れる。

【００４９】エントリー番号９２３やＬＲＵ番号９２４
のビット幅が、データ９０４のビット幅と比較して小さ
い場合には、データ９０４に他の情報を合成して同時に
読み出すことが可能である。また、以下に述べる第２〜
４の実施の形態のように、並行して複数のデータを読み
出せるようにすることも可能である。

【００５０】次に、本発明の第２の実施の形態のアドレ
ス変換装置におけるレジスタ制御部１２の構成につい
て、図９を用いて説明する。本実施の形態では、エント
リー番号９２３とＬＲＵ番号９２４が合成されてセレク
タ１２４へ入力されているため、プローブ命令の戻り値
として、これらの値をデータ９０４の別々のフィールド
に同時に読み出すことができる。なお本実施の形態のレ
ジスタ部では、ＴＬＢヒット信号９０６は使用されな
い。

【００５１】次に、本発明の第３の実施の形態のアドレ
ス変換装置におけるレジスタ制御部１２の構成につい
て、図１０を用いて説明する。本実施の形態では、エン
トリー番号９２３とＬＲＵ番号９２４の選択結果である
セレクタ１２３の出力とＴＬＢヒット信号９０６が合成
されてセレクタ１２４へ入力されているため、プローブ
命令の戻り値として、これらの値をデータ９０４の別々
のフィールドに同時に読み出すことができる。

【００５２】次に、本発明の第４の実施の形態のアドレ
ス変換装置におけるレジスタ制御部１２の構成につい
て、図１１を用いて説明する。本実施の形態では、エン
トリー番号９２３とＬＲＵ番号９２４とＴＬＢヒット信
号９０６が合成されてセレクタ１２４へ入力されている
ため、プローブ命令の戻り値として、これらの値をデー
タ９０４の別々のフィールドに同時に読み出すことがで
きる。

【００５３】以上の実施の形態では、データメモリアク
セス用のＴＬＢについて記述したが、図１２に示すよう
に、命令メモリ６用のＴＬＢ５についても同様に本発明
を適用することもできる。すなわち、ＴＬＢ５は、命令
読出制御回路７から出力される命令フェッチ用の論理ア
ドレスを命令メモリ６アクセス用の物理アドレスに変換
するものである。

【００５４】ＴＬＢは、比較的小規模の回路で実現でき
るため、マイクロプロセッサの構成要素としてＬＳＩ内
部に取り込むことが可能である。

【００５５】

【発明の効果】本発明のアドレス変換装置を使用するこ
とで、プロセッサにとって貴重な資源である、命令数や
レジスタフィールドの消費を最低限に抑えながら、シス
テムの柔軟性を拡大できる。

【図面の簡単な説明】

【図１】アドレス変換の原理を示した説明図である。

【図２】アドレス変換テーブルを用いたアドレス変換の
説明図である。

【図３】ＴＬＢを用いたアドレス変換の説明図である。

【図４】ＴＬＢの周辺回路の例を示すブロック図であ
る。

【図５】図４に示したＴＬＢの構成例を示すブロック図
である。

【図６】図５のＴＬＢ内のバッファ部の構成例を示すブ
ロック図である。

【図７】図５のＴＬＢ内のＬＲＵ部の構成例を示すブロ
ック図である。

【図８】図５のＴＬＢ内のレジスタ制御部の構成例を示
すブロック図である。

【図９】第２の実施の形態におけるレジスタ制御部の構
成を示すブロック図である。

【図１０】第３の実施の形態におけるレジスタ制御部の
構成を示すブロック図である。

【図１１】第４の実施の形態におけるレジスタ制御部の
構成を示すブロック図である。

【図１２】命令メモリ用のＴＬＢを有する構成例を示し
たブロック図である。

【符号の説明】

１…ＴＬＢ、２…データメモリ、３…実行ユニット、１
０…バッファ部、１１…ＬＲＵ部、１２…レジスタ制御
部、２１…アドレス変換テーブル、１００ａ〜ｄ…ＴＬ
Ｂエントリー、１０１…論理ページ番号格納装置、１０
２…物理ページ番号格納装置、１０３…エントリー有効
情報格納装置、１０４…比較器、１０５…ＡＮＤ回路、
１１０…ＯＲ回路、１１１…セレクタ、１１２…エンコ
ーダ、１１３…セレクタ、１１４…双方向ドライバ、１
１５…エントリー書き込み信号生成回路、１１６…双方
向ドライバ、１２０…セレクタ、１２１…双方向ドライ
バ、１２２…双方向ドライバ、１２３…セレクタ、１２
４…セレクタ、１２５…双方向ドライバ、１３０…ＬＲ
Ｕ更新回路、１３１…ＬＲＵエントリー番号格納装置、
１３２…ＯＲ回路、９００…レジスタ番号、９０１…エ
ントリー番号、９０３…レジスタライト要求、９０４…
レジスタデータ、９０５…アドレス変換要求、９０６…
ＴＬＢヒット信号、９０７…論理アドレス、９０８…物
理アドレス、９０９…メモリリード要求、９１０…メモ
リライト要求、９１１…メモリデータ、９２１…ＴＬＢ
ライト要求、９２２…ＴＬＢエントリーデータ、９２３
…ＴＬＢエントリー番号、９２４…ＬＲＵ番号、９０７
０…論理アドレス空間、９０７１…論理ページ番号、９
０７２…オフセット、９０８０…物理アドレス空間、９
０８１…物理ページ番号、９０８２…オフセット。

フロントページの続き (72)発明者 西岡 清和 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 野尻 徹 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内

Claims (8)

【特許請求の範囲】
1. 【請求項１】第１のアドレスを第２のアドレスに変換す
   るアドレス変換テーブルの内容の一部を格納する複数の
   エントリーを含むアドレス変換用キャッシュを有し、ア
   ドレス変換対象の第１のアドレスに該当するエントリー
   が存在する場合には、そのエントリーに格納された第２
   のアドレスを使用し、当該エントリーが存在しない場合
   には、前記アドレス変換テーブルから当該第１のアドレ
   スに対応する第２のアドレスを求めてこのアドレス対を
   いずれかのエントリーに格納するアドレス変換装置にお
   いて、 与えられた第１のアドレスに該当するエントリーが前記
   キャッシュ内に存在するか否かを判定する判定手段と、 前記アドレス変換テーブルから新たなアドレス対を格納
   する対象となるエントリーを決定する更新対象エントリ
   ー決定手段と、 外部からの予め定められた指示とともに第１のアドレス
   が与えられたとき、前記キャッシュ中に当該第１のアド
   レスに該当するエントリーが存在する場合にはそのエン
   トリー番号を出力し、存在しない場合には前記エントリ
   ー決定手段により決定されたエントリーのエントリー番
   号を出力する制御手段と、 を備えることを特徴とするアドレス変換装置。
2. 【請求項２】前記制御手段は、第１のフィールドと第２
   のフィールドを含むデータの出力経路を有し、前記予め
   定められた指示に応答して、前記第１のフィールドに
   は、前記与えられた第１のアドレスに該当するエントリ
   ーのエントリー番号を格納し、前記第２のフィールドに
   は、前記エントリー決定手段により決定されたエントリ
   ーのエントリー番号を格納することを特徴とする請求項
   １記載のアドレス変換装置。
3. 【請求項３】前記制御手段は、第１のフィールドと第２
   のフィールドとを含むデータの出力経路を有し、前記予
   め定められた指示に応答して、前記フィールドには、前
   記与えられた第１のアドレスに該当するエントリーが存
   在する場合にそのエントリー番号を格納し、存在しない
   場合に前記エントリー決定手段により決定されたエント
   リーのエントリー番号を格納し、前記第２のフィールド
   には、前記第１のアドレスに該当するエントリーが前記
   キャッシュ中に存在するか否かを示すフラグを格納する
   ことを特徴とする請求項１記載のアドレス変換装置。
4. 【請求項４】前記制御手段は、第１のフィールドと第２
   のフィールドと第３のフィールドとを含むデータの出力
   経路を有し、前記予め定められた指示に応答して、前記
   第１のフィールドには、前記与えられた第１のアドレス
   に該当するエントリーのエントリー番号を格納し、前記
   第２のフィールドには、前記エントリー決定手段により
   決定されたエントリーのエントリー番号を格納し、前記
   第３のフィールドには、前記第１および第２のフィール
   ドのいずれが有効であるかを示すフラグを格納すること
   を特徴とする請求項１記載のアドレス変換装置。
5. 【請求項５】第１のアドレスを第２のアドレスに変換す
   るアドレス変換テーブルの内容の一部を格納する複数の
   エントリーを含むアドレス変換用のキャッシュを内蔵す
   るアドレス変換装置を備え、前記キャッシュの内容の更
   新をソフトウェアで行うプロセッサにおいて、 前記アドレス変換装置に対して第１のアドレスを与える
   ことにより、そのアドレスに該当するエントリーが前記
   キャッシュ中に存在する場合には、そのエントリー番号
   を返し、そのアドレスに該当するエントリーが前記キャ
   ッシュ中に存在しない場合には、次に更新される対象と
   なるエントリー番号を返す命令を持つことを特徴とする
   プロセッサ。
6. 【請求項６】第１のアドレスを第２のアドレスに変換す
   るアドレス変換テーブルの内容の一部を格納する複数の
   エントリーを含むアドレス変換用のキャッシュを内蔵す
   るアドレス変換装置を備え、前記キャッシュの内容の更
   新をソフトウェアで行うプロセッサにおいて、 前記アドレス変換装置に対して第１のアドレスを与える
   ことにより、そのアドレスに該当するエントリーがキャ
   ッシュ中に存在する場合にそのエントリー番号を返すフ
   ィールドと、そのアドレスに該当するエントリーがキャ
   ッシュ中に存在しない場合に次に更新の対象とすべきエ
   ントリー番号を返すフィールドとを含むデータを返す命
   令を持つことを特徴とするプロセッサ。
7. 【請求項７】第１のアドレスを第２のアドレスに変換す
   るアドレス変換テーブルの内容の一部を格納する複数の
   エントリーを含むアドレス変換用のキャッシュを内蔵す
   るアドレス変換装置を備え、前記キャッシュの内容の更
   新をソフトウェアで行うプロセッサにおいて、 前記アドレス変換装置に対して第１のアドレスを与える
   ことにより、そのアドレスに該当するエントリーが前記
   キャッシュ中に存在する場合にはそのエントリー番号を
   返し、そのアドレスに該当するエントリーが前記キャッ
   シュ中に存在しない場合には次に更新される対象となる
   エントリー番号を返すフィールドと、前記アドレスに該
   当するエントリーが前記キャッシュ中に存在するかどう
   かを示すフラグとを含むデータを返す命令を持つことを
   特徴とするプロセッサ。
8. 【請求項８】第１のアドレスを第２のアドレスに変換す
   るアドレス変換テーブルの内容の一部を格納する複数の
   エントリーを含むアドレス変換用のキャッシュを内蔵す
   るアドレス変換装置を備え、前記キャッシュの内容の更
   新をソフトウェアで行うプロセッサにおいて、 前記アドレス変換装置に対して第１のアドレスを与える
   ことにより、そのアドレスに該当するエントリーがキャ
   ッシュ中に存在する場合にそのエントリー番号を返す第
   １のフィールドと、そのアドレスに該当するエントリー
   がキャッシュ中に存在しない場合に次に更新の対象とす
   べきエントリー番号を返す第２のフィールドと、前記第
   １および第２のフィールドのうちいずれが有効であるか
   を示すフラグとを含むデータを返す命令を持つことを特
   徴とするプロセッサ。