JPS61269753A - アドレス変換装置 - Google Patents
アドレス変換装置Info
- Publication number
- JPS61269753A JPS61269753A JP60110373A JP11037385A JPS61269753A JP S61269753 A JPS61269753 A JP S61269753A JP 60110373 A JP60110373 A JP 60110373A JP 11037385 A JP11037385 A JP 11037385A JP S61269753 A JPS61269753 A JP S61269753A
- Authority
- JP
- Japan
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- flag
- space number
- space
- field
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- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はアドレス変換装置に係シ、特に多重論理空間を
有するコンピュータシステムに好適なアドレス変換装置
に関する。
有するコンピュータシステムに好適なアドレス変換装置
に関する。
アドレス変換装置は、ＣＰＵがメモリアクセスの九めに
発するアドレスを論理アドレスとし、このアドレスから
実際にメモリのアクセスに使うアドレス、すなわち物理
アドレスを作シ出す装置である。アドレス変換装置には
いくつかの種類があるが、一般的なものは大型コンピュ
ータ等で多く使われている方式である。（日経工ｌ／ク
トロニクス１９７６年８月２３日号、４１４１、ｐ７２
−８４、「多重記憶の実現手法とＯ８の構造」。この方
式はメモリ上にアドレス変換に必要な情報をテーブルの
形で作っておき、アドレス変換装置が論理アドレスをも
とにして変換テープｗｆ検索し、物理アドレスを作り出
す方式である。コンピュータプログラムでは、一度使わ
れ念アドレスは再び使われる可能性が高いという性質が
るる。そこで、アドレス変換装置は、一度変換した結果
をＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄ
ｅ Ｊ３ｕｆｆｅｒ）と呼ばれるバッファに覚えておき
、次のアクセスからはＴＬＢを検索して、もしあればＴ
ＬＢから直接読出すようにするのが普通である。このよ
うにすると、□テーブルを検索する時間が省けるので、
アドレス変換に要する時間が高速になる。
発するアドレスを論理アドレスとし、このアドレスから
実際にメモリのアクセスに使うアドレス、すなわち物理
アドレスを作シ出す装置である。アドレス変換装置には
いくつかの種類があるが、一般的なものは大型コンピュ
ータ等で多く使われている方式である。（日経工ｌ／ク
トロニクス１９７６年８月２３日号、４１４１、ｐ７２
−８４、「多重記憶の実現手法とＯ８の構造」。この方
式はメモリ上にアドレス変換に必要な情報をテーブルの
形で作っておき、アドレス変換装置が論理アドレスをも
とにして変換テープｗｆ検索し、物理アドレスを作り出
す方式である。コンピュータプログラムでは、一度使わ
れ念アドレスは再び使われる可能性が高いという性質が
るる。そこで、アドレス変換装置は、一度変換した結果
をＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄ
ｅ Ｊ３ｕｆｆｅｒ）と呼ばれるバッファに覚えておき
、次のアクセスからはＴＬＢを検索して、もしあればＴ
ＬＢから直接読出すようにするのが普通である。このよ
うにすると、□テーブルを検索する時間が省けるので、
アドレス変換に要する時間が高速になる。
変換テーブルが１つしかない場合は、論理アドレスから
物理アドレスへの対応は一意に定まる。
物理アドレスへの対応は一意に定まる。
しかしマルチユーザやマルチタスクで使う場合、１つの
テープ／Ｉ／を共同で使つのは管理が複雑なこと、１つ
のタスクに割当てられる論理的なメモリ量が少ないこと
という欠点がある。そこで変換テーブルを複数用意し、
各テーブル毎にユーザあるいはタスクを割当てることが
行なわれている。この場合１つの論理アドレスに対して
、最大ではテ 。
テープ／Ｉ／を共同で使つのは管理が複雑なこと、１つ
のタスクに割当てられる論理的なメモリ量が少ないこと
という欠点がある。そこで変換テーブルを複数用意し、
各テーブル毎にユーザあるいはタスクを割当てることが
行なわれている。この場合１つの論理アドレスに対して
、最大ではテ 。
−プルの数だけの物理アドレスが対応することになる。
これは、論理空間が複数存在することに等しいので、こ
の場合を多重論理空間と呼ぶ。
の場合を多重論理空間と呼ぶ。
多重論理空間では、空間を区別するために空間番号が必
要である。空間番号はプログラム中で明示的に使われる
場合も、テーブルの先頭゛アドレスからアドレス変換装
置の内部で自動的に作る場合もある。
要である。空間番号はプログラム中で明示的に使われる
場合も、テーブルの先頭゛アドレスからアドレス変換装
置の内部で自動的に作る場合もある。
多重倫理空間の中でも、すべての論理アドレスが同一の
物理アドレスに対応するエリアがある。
物理アドレスに対応するエリアがある。
これを共通エリアと呼ぶ。共通エリアはオベレーテイ／
グシステムなど、すべての空間で共通に使う必要のある
プログラムやデータを配置するエリアで多る。
グシステムなど、すべての空間で共通に使う必要のある
プログラムやデータを配置するエリアで多る。
ＴＬＢに空間番号がない場合、空間を切換える毎に共通
エリア以外の論理アドレス’ｋＴＬＢからパージする必
要がある。そ５ Ｌ、ないと、もとの空間と新しい空間
の区別ができなくなるからである。
エリア以外の論理アドレス’ｋＴＬＢからパージする必
要がある。そ５ Ｌ、ないと、もとの空間と新しい空間
の区別ができなくなるからである。
このようにすると、新しい空間からもとの空間にもどっ
たと外回びすべてのアドレスをテーブルで変換しそれｅ
ＴＬＢにセットする作業を行なわなければならない。こ
のため多重論理空間を有するシステムでは、空間切換え
毎のアドレス変換が必要になり、システム全体としての
性能が低下する。
たと外回びすべてのアドレスをテーブルで変換しそれｅ
ＴＬＢにセットする作業を行なわなければならない。こ
のため多重論理空間を有するシステムでは、空間切換え
毎のアドレス変換が必要になり、システム全体としての
性能が低下する。
この対策として、ＴＬＢ内に空間番号を入れる方法が知
られている。例えば、テーブルのボイ／りに空間番号を
対応させることができる。この二つにすると、空間を切
換えてもＴＬＢの内容をパージする必要がなくなる友め
、性能が向上する。
られている。例えば、テーブルのボイ／りに空間番号を
対応させることができる。この二つにすると、空間を切
換えてもＴＬＢの内容をパージする必要がなくなる友め
、性能が向上する。
ここで使っているＴＬＢはセットアソシアティブと呼ば
れる方式で構成されている。この方式では、論理アドレ
スの一部分（これをインデックスと言う）をアドレスと
するメモリが何面か集まって構成されている。この場合
面数を例えば２面とすると、インデックスが同一になる
↓うな論理アドレスは２個までしか入らない。このため
ＴＬＢのエントリがおいていても％ＴＬＢにセットでき
ないアドレスが生じる可能性があり、これが性能を低下
させる要因となる。この方式では、ＴＬＢの各面毎に比
較器が１．ＴＬＢから読出し九空間番号、論理アドレス
をアクセスしたときの値と比較する。そして一致したら
ＴＬＢから読出した物理アドレスを実際のメモリアドレ
スとして出力する。
れる方式で構成されている。この方式では、論理アドレ
スの一部分（これをインデックスと言う）をアドレスと
するメモリが何面か集まって構成されている。この場合
面数を例えば２面とすると、インデックスが同一になる
↓うな論理アドレスは２個までしか入らない。このため
ＴＬＢのエントリがおいていても％ＴＬＢにセットでき
ないアドレスが生じる可能性があり、これが性能を低下
させる要因となる。この方式では、ＴＬＢの各面毎に比
較器が１．ＴＬＢから読出し九空間番号、論理アドレス
をアクセスしたときの値と比較する。そして一致したら
ＴＬＢから読出した物理アドレスを実際のメモリアドレ
スとして出力する。
なおＴＬＢからは、さらに共通エリアかどうかを示すフ
ラグも出力されており、共通エリアであれば空間番号の
比較を行なわず無条件に空間番号が一致したものと見な
す（共通エリアフラグの代りに、特別な空間番号を共通
エリアと見なすようにする方式もある］。
ラグも出力されており、共通エリアであれば空間番号の
比較を行なわず無条件に空間番号が一致したものと見な
す（共通エリアフラグの代りに、特別な空間番号を共通
エリアと見なすようにする方式もある］。
一方、インデックスをなくし面数とエントリ数を一致さ
せる方式がある。これを完全連想方式と呼ぶ。完全連想
方式では、各エンド’Ｊ毎に比較器がつぐ。完全連想方
式は、アクセスされたアドレスをすべてＴＩ、Ｂにセッ
トすることができるため。
せる方式がある。これを完全連想方式と呼ぶ。完全連想
方式では、各エンド’Ｊ毎に比較器がつぐ。完全連想方
式は、アクセスされたアドレスをすべてＴＩ、Ｂにセッ
トすることができるため。
同−エントリ数ではセントアソシアティブ方式よシヒッ
ト率が高く、そのためシステム性能が向上する。しかし
、回路が複雑なため、従来ディスクリート部品でＴＬＢ
″ｆ：構成しているような大型コンピュータでは使われ
ていなかつ次。これに対し、ＴＬＢｔ−ＬＳＩで作ると
規則的な構造でろる九め、比較的容易に実現できる。し
かし比較器が各エントリに１つずつ必要となることから
、回路の大きさや速度１考えると複雑な構造てすること
ができない。ま７ｔＬＳＩ化し九場合エントリ数が余り
多くとれなかつ念。このような理由で従来空間アドレス
を含む完全連想ｆｉＴＬＢｆｌ出ていなかった。
ト率が高く、そのためシステム性能が向上する。しかし
、回路が複雑なため、従来ディスクリート部品でＴＬＢ
″ｆ：構成しているような大型コンピュータでは使われ
ていなかつ次。これに対し、ＴＬＢｔ−ＬＳＩで作ると
規則的な構造でろる九め、比較的容易に実現できる。し
かし比較器が各エントリに１つずつ必要となることから
、回路の大きさや速度１考えると複雑な構造てすること
ができない。ま７ｔＬＳＩ化し九場合エントリ数が余り
多くとれなかつ念。このような理由で従来空間アドレス
を含む完全連想ｆｉＴＬＢｆｌ出ていなかった。
本発明の目的は、多重論理空間を持つシステムにおいて
、空間番号と共通エリアフラグと論理アドレスの各フィ
ールドを持ち、共通エリアフラグがセットされている時
には、空間番号による比較を行なわないようにした完全
連想型ＴＬＢｔ持つアドレス変換装置を提供することに
ある。
、空間番号と共通エリアフラグと論理アドレスの各フィ
ールドを持ち、共通エリアフラグがセットされている時
には、空間番号による比較を行なわないようにした完全
連想型ＴＬＢｔ持つアドレス変換装置を提供することに
ある。
完全連想型ＴＬＢの中で、アドレスの記憶と比較を行な
う連想メモリにおいて、各エントリ毎にあるフィールド
が特定の値の場合、他のフィールドの比較機能を無効と
するような回路を付加することによって、空間番号と共
通エリアフラグの両者を持ち、共通エリアフラグがセッ
トされていない時には空間番号の比較を行ない、リセッ
トされている時には比較を行なわないようにする。
う連想メモリにおいて、各エントリ毎にあるフィールド
が特定の値の場合、他のフィールドの比較機能を無効と
するような回路を付加することによって、空間番号と共
通エリアフラグの両者を持ち、共通エリアフラグがセッ
トされていない時には空間番号の比較を行ない、リセッ
トされている時には比較を行なわないようにする。
以下本発明を実施例にもとづき説明する。第１図は空間
番号と共通エリアフラグを持つ次完全連想ＷＴＬＢのブ
ロック図である。ＴＬＢは連想アレイ部１とデータ部２
とで構成される。連想アレイ部はエントリ番号ＥＮ（０
−ｎ）のエントリの集合であり、各エントリは４つのフ
ィールドからなる。各フィールドはバリッドフラグフィ
ールド１０１％共通エリアフラグフィールド１０２、空
間番号フィールド１０３、論理アドレスフィールド１０
４である。有効フラグフィールド１０１はそのエントリ
が有効かどうかを示す。ま友共通エリアフラグフィール
ド１０２は空間番号フィールド１０３による比較を行な
うかどうかを指定する。
番号と共通エリアフラグを持つ次完全連想ＷＴＬＢのブ
ロック図である。ＴＬＢは連想アレイ部１とデータ部２
とで構成される。連想アレイ部はエントリ番号ＥＮ（０
−ｎ）のエントリの集合であり、各エントリは４つのフ
ィールドからなる。各フィールドはバリッドフラグフィ
ールド１０１％共通エリアフラグフィールド１０２、空
間番号フィールド１０３、論理アドレスフィールド１０
４である。有効フラグフィールド１０１はそのエントリ
が有効かどうかを示す。ま友共通エリアフラグフィール
ド１０２は空間番号フィールド１０３による比較を行な
うかどうかを指定する。
空間番号ＳＮと論理アドレスＬ人が連想アレイ部１に入
力されると、有効フラグフィールド１０１が”１”すな
わち有効となっている二ン） ＩＪについて空間番号Ｓ
Ｎと空間番号フィールド１０３の １値の比
較および論理アドレスＬＡと倫理アドレスフィールド１
０４の値の比較が行なわれる。共通エリアフラグフィー
ルド１０２が１０”の場合は、空間番号と論理アドレス
の両者が一致し次工／トリ、共通エリアフラグフィール
ドが″１”の場合は、空間番号の比較結果は無視され、
論理アドレスが一致し九エントリに対応して一致検出信
号１１、Ｏ〜ｌｌＨのうちの１つが選択される。”一致
検出信号１１０〜ｌｌｎはデータ部２に入力される。デ
ータ部２は物理アドレスフィールド２０１を持っており
、入力され次一致検出信号１１０〜１ｌｒｌのうち選択
された信号線に対応する物理アドレスＰＡが読出される
。
力されると、有効フラグフィールド１０１が”１”すな
わち有効となっている二ン） ＩＪについて空間番号Ｓ
Ｎと空間番号フィールド１０３の １値の比
較および論理アドレスＬＡと倫理アドレスフィールド１
０４の値の比較が行なわれる。共通エリアフラグフィー
ルド１０２が１０”の場合は、空間番号と論理アドレス
の両者が一致し次工／トリ、共通エリアフラグフィール
ドが″１”の場合は、空間番号の比較結果は無視され、
論理アドレスが一致し九エントリに対応して一致検出信
号１１、Ｏ〜ｌｌＨのうちの１つが選択される。”一致
検出信号１１０〜ｌｌｎはデータ部２に入力される。デ
ータ部２は物理アドレスフィールド２０１を持っており
、入力され次一致検出信号１１０〜１ｌｒｌのうち選択
された信号線に対応する物理アドレスＰＡが読出される
。
第２図で、第１図の動作例を説明する。今エントリ０〜
４に図のような内容が入っているとする。
４に図のような内容が入っているとする。
エントリ４は有効フラグＶが口なので比較の対象となら
ない。エントリ１と２は論理アドレスフィールド１０４
が同じ値であるが、共通エリアフラグＣが′″Ｏ”であ
りかつ空間番号フィールド１０３が″５”と１３”とい
うように異なっているので、別学間である。したがって
対応する物理アドレスは各々ＦＡＩ とＰＡＲというよ
うに異なる。ま九エントリ３は共通エリア７ラグＣが＠
１＃であるので空間番号フィールド１０３の値が何であ
っても比較の結果は一致が成立したものと見なされる。
ない。エントリ１と２は論理アドレスフィールド１０４
が同じ値であるが、共通エリアフラグＣが′″Ｏ”であ
りかつ空間番号フィールド１０３が″５”と１３”とい
うように異なっているので、別学間である。したがって
対応する物理アドレスは各々ＦＡＩ とＰＡＲというよ
うに異なる。ま九エントリ３は共通エリア７ラグＣが＠
１＃であるので空間番号フィールド１０３の値が何であ
っても比較の結果は一致が成立したものと見なされる。
入力として空間番号の８Ｎが′″３”、論理アドレスＬ
ＡがＬＡＩであるとすると、エントリ２で一致が成立し
、一致検出信号１１２が選択される。
ＡがＬＡＩであるとすると、エントリ２で一致が成立し
、一致検出信号１１２が選択される。
この結果物理アドレスＰＡｚが出力されることになる。
一方入力の空間番号ＳＮが″１”、論理アドレスＬＡが
ＬＡｓでらる場合、空間番号ＳＮに関して一致するエン
トリはない。しかしエントリ３は共通エリアフラグＣが
＠１”である次めすべての空間番号８Ｎに対して一致が
成立し九ものと見なされる。一方論理アドレスＬＡにつ
いて比較すると、エントリ３がＬｋｓで一致する。こう
して共通エリアを指すエントリ３が選ばれ一致検出信号
１１３が選択される。この結果物理アドレスＰＡｓが出
力される。
ＬＡｓでらる場合、空間番号ＳＮに関して一致するエン
トリはない。しかしエントリ３は共通エリアフラグＣが
＠１”である次めすべての空間番号８Ｎに対して一致が
成立し九ものと見なされる。一方論理アドレスＬＡにつ
いて比較すると、エントリ３がＬｋｓで一致する。こう
して共通エリアを指すエントリ３が選ばれ一致検出信号
１１３が選択される。この結果物理アドレスＰＡｓが出
力される。
第３図はＭＯ８回路を用いて構成した連想アレイ部１の
一実施例である。図の中で、ＭＯＳ）ランジスタ記号の
うち１２２〜１２５，１３３はＮＭＯ８であり、１３２
，１３４はＰＭＯ８である。また１２１，１３１はメモ
リセルであり、すでにある値がセットされているものと
する。共通エリアフラグＣの列はセル１３０の繰返しで
あり。
一実施例である。図の中で、ＭＯＳ）ランジスタ記号の
うち１２２〜１２５，１３３はＮＭＯ８であり、１３２
，１３４はＰＭＯ８である。また１２１，１３１はメモ
リセルであり、すでにある値がセットされているものと
する。共通エリアフラグＣの列はセル１３０の繰返しで
あり。
Ｃの列以外はすべてセル１２０の繰返しから構成されて
いる。ＭＯ８１３２，１３４は一致検出信号１１ｉをあ
らかじめプリチャージ信号ＰＣＧの制御によって１１”
状態（ｖａｃ）にプリチャージしておく几めのものであ
る。
いる。ＭＯ８１３２，１３４は一致検出信号１１ｉをあ
らかじめプリチャージ信号ＰＣＧの制御によって１１”
状態（ｖａｃ）にプリチャージしておく几めのものであ
る。
Ｃフラグが０１の場合、メモリセル１３１の出力Ｑは１
”となるのでＭＯＳゲート１３３はオン状態となってい
る。このとき例えば入力線１２６に＠１”が入つ几とす
ると、入力線１２７にはその反転信号＠０”が現われる
。その結果ＭＯ８１２２はオン、ＭＯ８１２４はオフと
なる。
”となるのでＭＯＳゲート１３３はオン状態となってい
る。このとき例えば入力線１２６に＠１”が入つ几とす
ると、入力線１２７にはその反転信号＠０”が現われる
。その結果ＭＯ８１２２はオン、ＭＯ８１２４はオフと
なる。
ここでメモリセル１２１が仮に”ｏ”であれば、ＭＯ８
１２３はオン、ＭＯ８１２５はオフとなる。
１２３はオン、ＭＯ８１２５はオフとなる。
そのなめ、ＭＯ８１２２とＭＯ８１２３ｔ−通して一致
検出信号１１量は接地電位（″０”）に落される。これ
は不一致と解釈される。一方メモリセル１２１が＠１”
であればＭＯ８１２３がオフとなり、セル１２０の中で
一致信号を接地するパスはなくなる。このことはセル１
２０において一致が成立し念と解釈される。同様の比較
が同一行内の他のセルでも行なわれ、すべてのセルで一
致が成立したときのみ一致検出信号１１ｉは１１”とな
る。
検出信号１１量は接地電位（″０”）に落される。これ
は不一致と解釈される。一方メモリセル１２１が＠１”
であればＭＯ８１２３がオフとなり、セル１２０の中で
一致信号を接地するパスはなくなる。このことはセル１
２０において一致が成立し念と解釈される。同様の比較
が同一行内の他のセルでも行なわれ、すべてのセルで一
致が成立したときのみ一致検出信号１１ｉは１１”とな
る。
次に、Ｃフラグが１１”すなわち共通エリアである場合
、メモリセル１３１Ｈ＠″１”となっている。このため
ＭＯ８１３３がオフとなりこれより左のセルにおける比
較結果は無視される。この左側で空間番号ＳＮを比較す
るようにすれば、Ｃ＝１のどき空間番号の比較を行なわ
ないような構成にすることができる。論理アドレスＬＡ
や有効フラグＶは、Ｃフラグより右に配置すれば％Ｃ７
ラグの値にかかわらず常に比較の対象となる。
、メモリセル１３１Ｈ＠″１”となっている。このため
ＭＯ８１３３がオフとなりこれより左のセルにおける比
較結果は無視される。この左側で空間番号ＳＮを比較す
るようにすれば、Ｃ＝１のどき空間番号の比較を行なわ
ないような構成にすることができる。論理アドレスＬＡ
や有効フラグＶは、Ｃフラグより右に配置すれば％Ｃ７
ラグの値にかかわらず常に比較の対象となる。
上記の説明は、各二ントリ毎に適用されるので、二／ト
リ毎に共通エリアフラグを持ち、共通エリアであれば空
間番号の比較を行なわないようなＴＬＢの連想アレイを
構成することができる。
リ毎に共通エリアフラグを持ち、共通エリアであれば空
間番号の比較を行なわないようなＴＬＢの連想アレイを
構成することができる。
なお第３図において、共通エリアフラグより右。
すなわち共通エリアフラグに影響されない側の一致検出
信号線およびセ）ｖｆ左側に折返す構成も作ることがで
き、論理的に第３図と同一である。
信号線およびセ）ｖｆ左側に折返す構成も作ることがで
き、論理的に第３図と同一である。
また共通エリアフラグの拡張として、連想アレイのフィ
ールドを無効にするフラグを複数設けることも容易であ
る。
ールドを無効にするフラグを複数設けることも容易であ
る。
第４図は共通エリアフラグの拡張方式の１つとシテ、空
間番号の１ビツト毎にマスクフラグを設は念場合のセル
の回路例である。第３図のセル１２０にＮＭＯＳトラン
ジスタ１５２，１５３およびマスクフラグ１５１が追加
されている。マスクフラグ１５１Ｈ’ｌ”のときセル１
２０′による比較を有効にし、１０”のとき無効にする
。このようなマスク付セルを用いれば任意のフィールド
を無効にすることができるのでさらに応用範囲が広がる
。
間番号の１ビツト毎にマスクフラグを設は念場合のセル
の回路例である。第３図のセル１２０にＮＭＯＳトラン
ジスタ１５２，１５３およびマスクフラグ１５１が追加
されている。マスクフラグ１５１Ｈ’ｌ”のときセル１
２０′による比較を有効にし、１０”のとき無効にする
。このようなマスク付セルを用いれば任意のフィールド
を無効にすることができるのでさらに応用範囲が広がる
。
以上述べ念ように、本発明によれば、完全連想型ＴＬＢ
において共通エリアフラグによシ空間番号を有効ま之は
無効にすることができるので、多重論理空間におけるＴ
ＬＢのパージおよび入換え回数を減らすことができ、シ
ステムの性能向上に効果がある。
において共通エリアフラグによシ空間番号を有効ま之は
無効にすることができるので、多重論理空間におけるＴ
ＬＢのパージおよび入換え回数を減らすことができ、シ
ステムの性能向上に効果がある。
第１図は空間番号と共通エリアフラグを持つ友完全連想
ｍＴＬＢのブロック図、第２図は第１図に数値を入れ九
説明図、第３図はＭＯ８回路を用いた連想アレイ部の回
路図、ＷＪ４図はマスクフラグを持つ連想メモリセルの
回路図である。 １・・・連想アレイ部、２・・・データ部、１０１・・
・有効フラグフィールド、１０２・・・共通エリアフラ
グフィールド、１０３・・・空間番号フィールド、１０
４・・・論理アドレスフィールド、２０１．物理アドレ
スフィールド、ｌｌｉ・・・一致検出信号、１２０・・
・第 １ 図 第 Ｚ 図 冨３図 １２り′
ｍＴＬＢのブロック図、第２図は第１図に数値を入れ九
説明図、第３図はＭＯ８回路を用いた連想アレイ部の回
路図、ＷＪ４図はマスクフラグを持つ連想メモリセルの
回路図である。 １・・・連想アレイ部、２・・・データ部、１０１・・
・有効フラグフィールド、１０２・・・共通エリアフラ
グフィールド、１０３・・・空間番号フィールド、１０
４・・・論理アドレスフィールド、２０１．物理アドレ
スフィールド、ｌｌｉ・・・一致検出信号、１２０・・
・第 １ 図 第 Ｚ 図 冨３図 １２り′
Claims (1)
- 【特許請求の範囲】 １、完全連想型ＴＬＢにおいて共通エリアフラグと空間
番号フィールドを持ち、共通エリアフラグの値によって
空間番号フィールドの少くとも一部を無効にすることが
できることを特徴とするアドレス変換装置。 ２、一致検出信号線の中間に配置され共通エリアフラグ
の値によって入又は接とされるスイッチングトランジス
タを有し、もって空間番号フィールドを有効又は無効と
するよう制御できることを特徴とする特許請求の範囲第
１項記載のアドレス変換装置。 ３、連想アレイ部のセルのいくつかはそのセル自身の有
効／無効を示すマスクフラグを同時に有し、空間番号フ
ィールドを各エントリ毎に任意のマスクパターンでマス
クすることができることを特徴とする特許請求の範囲第
１項記載のアドレス変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110373A JPH0685156B2 (ja) | 1985-05-24 | 1985-05-24 | アドレス変換装置 |
| US06/865,840 US4812969A (en) | 1985-05-24 | 1986-05-22 | Address translation unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110373A JPH0685156B2 (ja) | 1985-05-24 | 1985-05-24 | アドレス変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61269753A true JPS61269753A (ja) | 1986-11-29 |
| JPH0685156B2 JPH0685156B2 (ja) | 1994-10-26 |
Family
ID=14534155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60110373A Expired - Lifetime JPH0685156B2 (ja) | 1985-05-24 | 1985-05-24 | アドレス変換装置 |
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